JP2994375B2 - モジュ―ル・アセンブリ及びリワ―クのための相互接続構造及びプロセス - Google Patents
モジュ―ル・アセンブリ及びリワ―クのための相互接続構造及びプロセスInfo
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- 238000000034 method Methods 0.000 title claims description 73
- 230000008569 process Effects 0.000 title description 17
- 229910000679 solder Inorganic materials 0.000 claims description 201
- 238000002844 melting Methods 0.000 claims description 146
- 230000008018 melting Effects 0.000 claims description 145
- 239000000758 substrate Substances 0.000 claims description 143
- 239000000203 mixture Substances 0.000 claims description 100
- 230000005496 eutectics Effects 0.000 claims description 54
- 229910020220 Pb—Sn Inorganic materials 0.000 claims description 47
- 239000000843 powder Substances 0.000 claims description 47
- 229910045601 alloy Inorganic materials 0.000 claims description 45
- 239000000956 alloy Substances 0.000 claims description 45
- 239000002245 particle Substances 0.000 claims description 30
- 229910001128 Sn alloy Inorganic materials 0.000 claims description 26
- 238000010438 heat treatment Methods 0.000 claims description 23
- 239000002184 metal Substances 0.000 claims description 20
- 229910052751 metal Inorganic materials 0.000 claims description 20
- 229910017755 Cu-Sn Inorganic materials 0.000 claims description 9
- 229910017927 Cu—Sn Inorganic materials 0.000 claims description 9
- 229910002846 Pt–Sn Inorganic materials 0.000 claims description 9
- 229910002677 Pd–Sn Inorganic materials 0.000 claims description 8
- 238000004140 cleaning Methods 0.000 claims description 7
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 claims description 7
- 238000009736 wetting Methods 0.000 claims description 7
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 3
- 229910001252 Pd alloy Inorganic materials 0.000 claims description 3
- 229910001260 Pt alloy Inorganic materials 0.000 claims description 3
- 229910052763 palladium Inorganic materials 0.000 claims description 3
- 239000006260 foam Substances 0.000 claims 1
- 230000001052 transient effect Effects 0.000 description 24
- 239000000654 additive Substances 0.000 description 11
- 230000000996 additive effect Effects 0.000 description 7
- 229910000765 intermetallic Inorganic materials 0.000 description 6
- 229910052718 tin Inorganic materials 0.000 description 6
- 239000000155 melt Substances 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 230000004907 flux Effects 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 229910052745 lead Inorganic materials 0.000 description 4
- 230000007246 mechanism Effects 0.000 description 4
- 229910001111 Fine metal Inorganic materials 0.000 description 3
- 229910000978 Pb alloy Inorganic materials 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005304 joining Methods 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 239000008393 encapsulating agent Substances 0.000 description 2
- 230000008029 eradication Effects 0.000 description 2
- 229910000743 fusible alloy Inorganic materials 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 235000015241 bacon Nutrition 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005266 casting Methods 0.000 description 1
- 238000007596 consolidation process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
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- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/0132—Binary Alloys
- H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
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- H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
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- H05K2201/0263—Details about a collection of particles
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Description
【0001】
【発明の属する技術分野】本発明は一般に新たな相互接
続、及び相互接続を形成及び分離する方法に関し、特
に、はんだ接続に関する。本発明は、微細な金属粉末添
加物を含む過渡的液状はんだ界面を有する相互接続構造
を導入することにより、カラム及びボール・グリッド・
アレイ(CGA及びBGA)構造に関連付けられるカー
ド・アセンブリ/リワーク問題を解決する。
続、及び相互接続を形成及び分離する方法に関し、特
に、はんだ接続に関する。本発明は、微細な金属粉末添
加物を含む過渡的液状はんだ界面を有する相互接続構造
を導入することにより、カラム及びボール・グリッド・
アレイ(CGA及びBGA)構造に関連付けられるカー
ド・アセンブリ/リワーク問題を解決する。
【0002】
【従来の技術】セラミックのカラム・グリッド・アレイ
(CGA)・パッケージは、IBM及びOEM(相手先
商品ブランドによる生産)顧客用の、多くの高性能AS
ICチップ及びマイクロプロセッサ・チップに使用され
ている。最廉価な製造及び接着、アセンブリ及びテスト
の間の最小の取り扱い損傷のための好適なプロセスは、
ワイヤCGAプロセス及びボール・グリッド・アレイ
(BGA)・プロセスである。しかしながら、ワイヤC
GA及びBGA構造の接合プロセスに固有なものは、基
板パッドへのカラムまたはボール装着において使用され
る共融界面である。結果的に、これらのパッケージの回
路カード接合及びリワークの間に、通常2つの問題に遭
遇する。第1に、接合の間にカラムを基板に装着するは
んだ組成物が溶融してカラムを傾け、従って相互接続構
造のアライメントを乱し得る。第2に、CGAまたはB
GAを除去するリワークの間、カラムまたはボールが回
路カード上に残留され得る。現在、カラム及びボールは
90/10のPb/Snはんだから形成されるので、チ
ップ端子またはテスト基板パッド上に残るこの共融材料
残留物は、個々に除去されなければならない。これは手
間のかかるプロセスであり、またカード・サイトが、全
てのカラムまたはボールの除去を容易にするために必要
な温度範囲内(200℃−220℃)に保持されなけれ
ばならない時間を、決定的に増加させる。通常、一体型
の真空ノズルを有する可搬高温ガス・ツールが、カード
・サイト上を前後に移動される。高温ガスは回路カード
のランド上の共融はんだを溶融し、真空がボールまたは
カラムをランドから拾い上げる。このプロセスが繰り返
され、特に真空"スイープ"作業の間に、カラムが傾いた
り、基板から分離される。カラムを拾い上げるために繰
り返される局所的な加熱は、回路カードのランドの剥離
を招き、カード全体を使用不能にし得る。その上、この
問題は、パッケージ・サイズが大きくなるほど、及びよ
り多くのカラムまたはボールが基板に追加されるほど助
長される。
(CGA)・パッケージは、IBM及びOEM(相手先
商品ブランドによる生産)顧客用の、多くの高性能AS
ICチップ及びマイクロプロセッサ・チップに使用され
ている。最廉価な製造及び接着、アセンブリ及びテスト
の間の最小の取り扱い損傷のための好適なプロセスは、
ワイヤCGAプロセス及びボール・グリッド・アレイ
(BGA)・プロセスである。しかしながら、ワイヤC
GA及びBGA構造の接合プロセスに固有なものは、基
板パッドへのカラムまたはボール装着において使用され
る共融界面である。結果的に、これらのパッケージの回
路カード接合及びリワークの間に、通常2つの問題に遭
遇する。第1に、接合の間にカラムを基板に装着するは
んだ組成物が溶融してカラムを傾け、従って相互接続構
造のアライメントを乱し得る。第2に、CGAまたはB
GAを除去するリワークの間、カラムまたはボールが回
路カード上に残留され得る。現在、カラム及びボールは
90/10のPb/Snはんだから形成されるので、チ
ップ端子またはテスト基板パッド上に残るこの共融材料
残留物は、個々に除去されなければならない。これは手
間のかかるプロセスであり、またカード・サイトが、全
てのカラムまたはボールの除去を容易にするために必要
な温度範囲内(200℃−220℃)に保持されなけれ
ばならない時間を、決定的に増加させる。通常、一体型
の真空ノズルを有する可搬高温ガス・ツールが、カード
・サイト上を前後に移動される。高温ガスは回路カード
のランド上の共融はんだを溶融し、真空がボールまたは
カラムをランドから拾い上げる。このプロセスが繰り返
され、特に真空"スイープ"作業の間に、カラムが傾いた
り、基板から分離される。カラムを拾い上げるために繰
り返される局所的な加熱は、回路カードのランドの剥離
を招き、カード全体を使用不能にし得る。その上、この
問題は、パッケージ・サイズが大きくなるほど、及びよ
り多くのカラムまたはボールが基板に追加されるほど助
長される。
【0003】従来技術は、これらの欠点を多数の異なる
方法により扱ってきた。1992年7月14日付けのAg
arwalaらによる米国特許第5130779号"SOLDER MA
SS HAVING CONDUCTIVE ENCAPSULATING ARRANGEMENT"で
は、付着されたはんだの固まりに金属層をかぶせること
により、細長のはんだ相互接続が電子キャリア上に形成
される。次に、金属層により覆われた第1のはんだの固
まりに、第2のはんだの固まりを追加することにより、
更に別の細長のはんだ相互接続が形成される。続くはん
だの固まりの融点は、部品の除去を容易にするために、
第1のはんだの固まりとは異なり得る。この異なる融点
は、低融点はんだが高融点はんだの融点より低い温度
で、その対応する基板パッドにリフローすることを可能
にする。金属障壁層の主な目的は、中間融点はんだの低
融点はんだへの移行を阻止することである。従って、低
融点はんだがフローする間、高融点はんだはリフロー・
サイクル以前と同様、固体状態にある。リフローに際し
て電子部品上のカプセル化された高融点はんだと、この
金属障壁層上に付着された低融点はんだとが、金属障壁
層の反対側の低融点はんだの固まりの融点よりも高い、
中間融点を有する新たなはんだの固まりを形成する。従
って、低融点はんだの固まりが、中間融点はんだの固ま
りより先に溶融するので、電子部品は後に分離され得
る。しかしながら、この従来の特許は、リフロー及び基
板パッドへの装着の後に、より高い効果的な融点の界面
を生成する、微細な金属粉末添加物を含む過渡的液状は
んだ界面の生成について述べていない。
方法により扱ってきた。1992年7月14日付けのAg
arwalaらによる米国特許第5130779号"SOLDER MA
SS HAVING CONDUCTIVE ENCAPSULATING ARRANGEMENT"で
は、付着されたはんだの固まりに金属層をかぶせること
により、細長のはんだ相互接続が電子キャリア上に形成
される。次に、金属層により覆われた第1のはんだの固
まりに、第2のはんだの固まりを追加することにより、
更に別の細長のはんだ相互接続が形成される。続くはん
だの固まりの融点は、部品の除去を容易にするために、
第1のはんだの固まりとは異なり得る。この異なる融点
は、低融点はんだが高融点はんだの融点より低い温度
で、その対応する基板パッドにリフローすることを可能
にする。金属障壁層の主な目的は、中間融点はんだの低
融点はんだへの移行を阻止することである。従って、低
融点はんだがフローする間、高融点はんだはリフロー・
サイクル以前と同様、固体状態にある。リフローに際し
て電子部品上のカプセル化された高融点はんだと、この
金属障壁層上に付着された低融点はんだとが、金属障壁
層の反対側の低融点はんだの固まりの融点よりも高い、
中間融点を有する新たなはんだの固まりを形成する。従
って、低融点はんだの固まりが、中間融点はんだの固ま
りより先に溶融するので、電子部品は後に分離され得
る。しかしながら、この従来の特許は、リフロー及び基
板パッドへの装着の後に、より高い効果的な融点の界面
を生成する、微細な金属粉末添加物を含む過渡的液状は
んだ界面の生成について述べていない。
【0004】1994年7月5日付けのCohenらによる
米国特許第5326016号"METHODFOR REMOVING ELEC
TRICAL COMPONENTS FROM PRINTED CIRCUIT BOARDS"で
は、各部品のリードが2つの組成金属から成り、いずれ
の組成金属の融点よりも低い所与の融点を有する接続合
金により、回路基板上の回路に接続される。接続合金の
所与の融点よりも実質的に低い特定の融点を有し、通
常、ワイヤ形態の除去合金が、その特定の融点よりも高
く、接続合金の所与の融点よりも低い温度に加熱され
る。次に、集積回路の各リード上の接続合金が、溶融し
た除去合金と接触され、接続合金の溶融状態を生成する
反応を引き起こす。接続合金が溶融状態に達した後、集
積回路が回路基板から安全に分離される。しかしなが
ら、このプロセスは、界面はんだ内に混合される金属粉
末を使用せず、ボール及びカラムが任意のカード装着ま
たはリワーク以前に基板に接合される。また、このプロ
セスは除去を可能にするため、相互接続接合部の融点を
低下させる。それに対して金属粉末の付加物は界面の融
点を低下させる代わりに、それを上昇させる。金属粉末
の付加物は、基板へのボールまたはカラム装着の間に、
或いはカード・アセンブリまたはリワークの間に溶融し
ない。
米国特許第5326016号"METHODFOR REMOVING ELEC
TRICAL COMPONENTS FROM PRINTED CIRCUIT BOARDS"で
は、各部品のリードが2つの組成金属から成り、いずれ
の組成金属の融点よりも低い所与の融点を有する接続合
金により、回路基板上の回路に接続される。接続合金の
所与の融点よりも実質的に低い特定の融点を有し、通
常、ワイヤ形態の除去合金が、その特定の融点よりも高
く、接続合金の所与の融点よりも低い温度に加熱され
る。次に、集積回路の各リード上の接続合金が、溶融し
た除去合金と接触され、接続合金の溶融状態を生成する
反応を引き起こす。接続合金が溶融状態に達した後、集
積回路が回路基板から安全に分離される。しかしなが
ら、このプロセスは、界面はんだ内に混合される金属粉
末を使用せず、ボール及びカラムが任意のカード装着ま
たはリワーク以前に基板に接合される。また、このプロ
セスは除去を可能にするため、相互接続接合部の融点を
低下させる。それに対して金属粉末の付加物は界面の融
点を低下させる代わりに、それを上昇させる。金属粉末
の付加物は、基板へのボールまたはカラム装着の間に、
或いはカード・アセンブリまたはリワークの間に溶融し
ない。
【0005】1993年8月10日付けのKatzらによる
米国特許第5234149号"DEBONDABLE METALLIC BON
DING METHOD"では、素子またはキャリアを別の基板に接
合する方法が教示され、はんだ接続(ボール)のため
に、接着可能な第1の金属系を素子の側部に提供し、第
2の金属系を基板の側部に提供する。そして、これらの
ソルダ・ボールが加圧されて(但しぬれないで)、電気
コンタクトを形成し、永久的な金属系の接着を生成す
る。ソルダ・ボールは、第2の金属系はぬらさずに、第
1の金属系をぬらすことを容易にする温度に加熱され、
それにより素子が機械的に基板から引き離される。一
方、溶融したソルダ・ボールは、液状フラックス内に浸
される。しかしながら、高融点反応粉末の付加により、
界面はんだ融点を変化させることに関する開示は見られ
ない。
米国特許第5234149号"DEBONDABLE METALLIC BON
DING METHOD"では、素子またはキャリアを別の基板に接
合する方法が教示され、はんだ接続(ボール)のため
に、接着可能な第1の金属系を素子の側部に提供し、第
2の金属系を基板の側部に提供する。そして、これらの
ソルダ・ボールが加圧されて(但しぬれないで)、電気
コンタクトを形成し、永久的な金属系の接着を生成す
る。ソルダ・ボールは、第2の金属系はぬらさずに、第
1の金属系をぬらすことを容易にする温度に加熱され、
それにより素子が機械的に基板から引き離される。一
方、溶融したソルダ・ボールは、液状フラックス内に浸
される。しかしながら、高融点反応粉末の付加により、
界面はんだ融点を変化させることに関する開示は見られ
ない。
【0006】
【発明が解決しようとする課題】従来技術の問題及び欠
点を鑑み、本発明の目的は、素子基板またはモジュール
・アセンブリと回路カードとの間の、相互接続構造を提
供することである。
点を鑑み、本発明の目的は、素子基板またはモジュール
・アセンブリと回路カードとの間の、相互接続構造を提
供することである。
【0007】本発明の別の目的は、高融点はんだよりも
実質的に低い温度(約100℃未満)で、集積回路チッ
プを次のパッケージング・レベルに装着することを可能
にする、低融点はんだ層を提供することである。
実質的に低い温度(約100℃未満)で、集積回路チッ
プを次のパッケージング・レベルに装着することを可能
にする、低融点はんだ層を提供することである。
【0008】更に本発明の別の目的は、低融点合金粉末
/粉末混合物、及び粉末状の高融点合金添加物を含む、
過渡的溶融はんだのための多数の変形を提供することで
ある。
/粉末混合物、及び粉末状の高融点合金添加物を含む、
過渡的溶融はんだのための多数の変形を提供することで
ある。
【0009】更に本発明の別の目的は、比較的もろい相
互接続カラム上で発生し得る取り扱い上の損傷の可能性
を最小化することである。
互接続カラム上で発生し得る取り扱い上の損傷の可能性
を最小化することである。
【0010】更に本発明の他の目的は、本明細書から部
分的に明らかとなろう。
分的に明らかとなろう。
【0011】
【課題を解決するための手段】当業者には明らかとなろ
う上述の及び他の目的及び利点が、本発明により達成さ
れる。本発明はその第1の態様において、第1の基板
と、第2の基板と、第1及び第2の基板間で電気的及び
機械的相互接続を提供するコネクタと、コネクタの一端
における第1のソルダ・ボンドと、第1のソルダ・ボン
ドよりも低い融点を有する、コネクタの他端における第
2のソルダ・ボンドとを含む、相互接続構造を提供す
る。ここで相互接続構造は、細長の導電ピン若しくはカ
ラム、または実質的に球状の導電ボールである。
う上述の及び他の目的及び利点が、本発明により達成さ
れる。本発明はその第1の態様において、第1の基板
と、第2の基板と、第1及び第2の基板間で電気的及び
機械的相互接続を提供するコネクタと、コネクタの一端
における第1のソルダ・ボンドと、第1のソルダ・ボン
ドよりも低い融点を有する、コネクタの他端における第
2のソルダ・ボンドとを含む、相互接続構造を提供す
る。ここで相互接続構造は、細長の導電ピン若しくはカ
ラム、または実質的に球状の導電ボールである。
【0012】相互接続構造の第1のソルダ・ボンドが、
Pb−Sn共晶及びPb−Sn合金の組み合わせを含
み、合金内のPbは、重量比率で合金の約33%乃至5
0%を構成する。Pb−Sn共晶及びPb−Sn合金の
合計は使用される金属合金に応じて、重量比率でソルダ
・ボンドの約80%乃至98%、または約90%乃至9
8%を構成する。80%乃至98%の組み合わせでは、
Pb−Sn合金、Pt−Sn合金、またはCu−Sn合
金が2%乃至20%の重量比率の範囲内で使用される。
それに対して90%乃至98%の組み合わせでは、Pd
合金、Pt合金、またはCu合金が、2%乃至10%の
重量比率の範囲内で使用される。第2のソルダ・ボンド
は、Pb−Sn共晶を含む。
Pb−Sn共晶及びPb−Sn合金の組み合わせを含
み、合金内のPbは、重量比率で合金の約33%乃至5
0%を構成する。Pb−Sn共晶及びPb−Sn合金の
合計は使用される金属合金に応じて、重量比率でソルダ
・ボンドの約80%乃至98%、または約90%乃至9
8%を構成する。80%乃至98%の組み合わせでは、
Pb−Sn合金、Pt−Sn合金、またはCu−Sn合
金が2%乃至20%の重量比率の範囲内で使用される。
それに対して90%乃至98%の組み合わせでは、Pd
合金、Pt合金、またはCu合金が、2%乃至10%の
重量比率の範囲内で使用される。第2のソルダ・ボンド
は、Pb−Sn共晶を含む。
【0013】第2の態様では、本発明は、基板間に接続
を形成する方法を提供する。この方法は、第1の融点を
有する第1のはんだ組成を、第1の融点よりも高い温度
に加熱することにより、コネクタを第1のはんだ組成に
より、第1の基板の導電部分に接着するステップと、コ
ネクタの他端を、第1の融点よりも低い第2の融点を有
する第2のはんだ組成により、第2の基板の導電部分に
接着するステップとを含む。この方法は、2つの方法に
より実施され得る。第1の方法は、第1の基板がリフロ
ーされるように、遮蔽マスクにより第1のはんだ組成を
第1の基板の導電部分に付着し、第1のはんだ組成を溶
融し、第1の基板の導電部分をぬらすことによる。第2
の方法は、第1のはんだ組成のはんだプレフォームが、
第1の基板の導電部分に位置整合するように、キャリア
内にはんだプレフォームを載置することにより、はんだ
プレフォームを第1の基板の導電部分に転移させるステ
ップと、はんだプレフォームを第1のはんだ組成の第1
の融点以上に加熱するステップとを含む。
を形成する方法を提供する。この方法は、第1の融点を
有する第1のはんだ組成を、第1の融点よりも高い温度
に加熱することにより、コネクタを第1のはんだ組成に
より、第1の基板の導電部分に接着するステップと、コ
ネクタの他端を、第1の融点よりも低い第2の融点を有
する第2のはんだ組成により、第2の基板の導電部分に
接着するステップとを含む。この方法は、2つの方法に
より実施され得る。第1の方法は、第1の基板がリフロ
ーされるように、遮蔽マスクにより第1のはんだ組成を
第1の基板の導電部分に付着し、第1のはんだ組成を溶
融し、第1の基板の導電部分をぬらすことによる。第2
の方法は、第1のはんだ組成のはんだプレフォームが、
第1の基板の導電部分に位置整合するように、キャリア
内にはんだプレフォームを載置することにより、はんだ
プレフォームを第1の基板の導電部分に転移させるステ
ップと、はんだプレフォームを第1のはんだ組成の第1
の融点以上に加熱するステップとを含む。
【0014】第3の態様では、本発明はI/Oパッドを
有する基板と、導電ランドを有する回路カードとの間
に、相互接続構造を形成する方法を提供する。この方法
は、第1の融点のはんだ組成を、基板のI/Oパッドに
付着するステップと、相互接続構造が基板のI/Oパッ
ドと位置整合され、アレイを形成する正確な位置に来る
ように、相互接続構造をキャリア内に載置することによ
り、中間アセンブリを形成するステップと、中間アセン
ブリを第1の融点よりも高い温度に加熱するステップ
と、相互接続構造が基板に接着されるように、基板をキ
ャリアから抜き取るステップと、相互接続構造が接着さ
れた基板を洗浄するステップと、相互接続構造が装着さ
れた基板を、回路カードのランドに挿入するステップ
と、第1の融点よりも低い第2の融点のはんだ組成だけ
が溶融状態に変化するように、第2の融点のはんだ組成
を、回路カードのランド及び相互接続構造に付着するス
テップとを含む。
有する基板と、導電ランドを有する回路カードとの間
に、相互接続構造を形成する方法を提供する。この方法
は、第1の融点のはんだ組成を、基板のI/Oパッドに
付着するステップと、相互接続構造が基板のI/Oパッ
ドと位置整合され、アレイを形成する正確な位置に来る
ように、相互接続構造をキャリア内に載置することによ
り、中間アセンブリを形成するステップと、中間アセン
ブリを第1の融点よりも高い温度に加熱するステップ
と、相互接続構造が基板に接着されるように、基板をキ
ャリアから抜き取るステップと、相互接続構造が接着さ
れた基板を洗浄するステップと、相互接続構造が装着さ
れた基板を、回路カードのランドに挿入するステップ
と、第1の融点よりも低い第2の融点のはんだ組成だけ
が溶融状態に変化するように、第2の融点のはんだ組成
を、回路カードのランド及び相互接続構造に付着するス
テップとを含む。
【0015】第4の態様では、本発明は上述の相互接続
構造により接合された2つの基板を分離する方法を提供
する。そこではコネクタの一端が、第1の融点のはんだ
組成により第1の基板に接着され、他端が第1の融点よ
りも低い第2の融点のはんだ組成により、第2の基板に
接着される。この方法は、第2の融点のはんだ組成が溶
融状態に達するように、コネクタが装着された基板を、
第2の融点よりも高く、第1の融点よりも低い温度に加
熱するステップと、コネクタが第1の融点のはんだ組成
により、基板に装着されたまま維持されるように、コネ
クタが装着された基板を分離するステップと、基板から
余分なはんだ異物を洗浄するステップとを含む。
構造により接合された2つの基板を分離する方法を提供
する。そこではコネクタの一端が、第1の融点のはんだ
組成により第1の基板に接着され、他端が第1の融点よ
りも低い第2の融点のはんだ組成により、第2の基板に
接着される。この方法は、第2の融点のはんだ組成が溶
融状態に達するように、コネクタが装着された基板を、
第2の融点よりも高く、第1の融点よりも低い温度に加
熱するステップと、コネクタが第1の融点のはんだ組成
により、基板に装着されたまま維持されるように、コネ
クタが装着された基板を分離するステップと、基板から
余分なはんだ異物を洗浄するステップとを含む。
【0016】
【発明の実施の形態】図1乃至図16を参照しながら、
本発明の好適な実施例について述べるが、これらの図
中、同一の参照番号は本発明の同一の機構を指し示す。
再度、本発明の機構は、必ずしも縮尺通りに示されてい
ないことを述べておく。
本発明の好適な実施例について述べるが、これらの図
中、同一の参照番号は本発明の同一の機構を指し示す。
再度、本発明の機構は、必ずしも縮尺通りに示されてい
ないことを述べておく。
【0017】本発明は相互接続構造、及びそれを形成及
び分離するためのプロセスに関し、主として、電子モジ
ュール・アセンブリと回路基板との間の相互接続構造の
形成ための、表面実装カラムまたはボール・グリッド・
アレイに関する。カラム・グリッド・アレイ(CGA)
は通常、低融点はんだにより、高融点はんだカラムを基
板に接合することにより生成される。或いは、それらは
高融点はんだを、セラミック基板本体上の外部パッド上
に直接鋳込成形することにより生成される。後者のプロ
セスは、基板への接合が高融点であり、カードへのモジ
ュール・アセンブリの装着の間にリフローしないという
点で、幾つかの好ましい特性を有する。前者のプロセス
も基板への接合が低融点であり、従って様々なプロセス
において要求される温度階級に影響することなく、基板
の処理の後段階で生成され得るという点で、利点を有す
る。カラムを後に接合する利点は、比較的もろい相互接
続カラムに対し、取扱い上の損傷が発生する可能性が最
小化されることである。結果的に、カード装着処理の間
に完全には溶融せず、比較的低い温度で装着を可能にす
る接合を提供する、相互接続構造及びプロセスが待望さ
れる。
び分離するためのプロセスに関し、主として、電子モジ
ュール・アセンブリと回路基板との間の相互接続構造の
形成ための、表面実装カラムまたはボール・グリッド・
アレイに関する。カラム・グリッド・アレイ(CGA)
は通常、低融点はんだにより、高融点はんだカラムを基
板に接合することにより生成される。或いは、それらは
高融点はんだを、セラミック基板本体上の外部パッド上
に直接鋳込成形することにより生成される。後者のプロ
セスは、基板への接合が高融点であり、カードへのモジ
ュール・アセンブリの装着の間にリフローしないという
点で、幾つかの好ましい特性を有する。前者のプロセス
も基板への接合が低融点であり、従って様々なプロセス
において要求される温度階級に影響することなく、基板
の処理の後段階で生成され得るという点で、利点を有す
る。カラムを後に接合する利点は、比較的もろい相互接
続カラムに対し、取扱い上の損傷が発生する可能性が最
小化されることである。結果的に、カード装着処理の間
に完全には溶融せず、比較的低い温度で装着を可能にす
る接合を提供する、相互接続構造及びプロセスが待望さ
れる。
【0018】本発明は、はんだ組成が220℃以下の温
度で完全に溶融しないように、また電子モジュールから
分離しないように、従ってBGA/CGA構造が220
℃以下で回路カードに接合されるように、相互接続構造
と電子モジュールとの界面におけるソルダ・ボンドの組
成を提供する。このソルダ・ボンドの好適な組成は、低
融点合金粉末と高融点合金添加物との組み合わせを含
む、過渡的溶融はんだペーストの組成である。BGA/
CGA構造の他端は、Pb/Sn共晶を用いて接着され
る。過渡的溶融はんだペースト内の高融点合金添加物に
より、Pb/Sn共融はんだは低融点を有する。
度で完全に溶融しないように、また電子モジュールから
分離しないように、従ってBGA/CGA構造が220
℃以下で回路カードに接合されるように、相互接続構造
と電子モジュールとの界面におけるソルダ・ボンドの組
成を提供する。このソルダ・ボンドの好適な組成は、低
融点合金粉末と高融点合金添加物との組み合わせを含
む、過渡的溶融はんだペーストの組成である。BGA/
CGA構造の他端は、Pb/Sn共晶を用いて接着され
る。過渡的溶融はんだペースト内の高融点合金添加物に
より、Pb/Sn共融はんだは低融点を有する。
【0019】図1及び図2は、それぞれ、回路カード1
0へのアセンブリ後の、及びリワーク作業中に、モジュ
ールが回路カードから除去された後の、電子モジュール
基板4のワイヤ・カラム・グリッド・アレイ構造1の概
略を示す。電子モジュール基板には、コンデンサ14、
カプセル材15、及びフリップ・チップ25が装着され
る。図3は、回路カード10へのアセンブリ後の、ボー
ル・グリッド・アレイ2の構造を示す。リワークの必要
性は主に、回路カードへの不良のBGA/CGA接合に
より、及び高レベルのチップまたはモジュールに格上げ
することにより駆り立てられる。ボールまたはカラムは
通常、Pb/Sn比が90/10であり、310℃以上
の融点を有する。90/10のPb/Snボールまたは
カラムの両方の界面はPb/Sn共晶である。従って、
それらは高温ガス・リワークの間に規定温度で溶融す
る。モジュールが真空先端により拾い上げられるとき、
非常に多数のボールまたはカラム(カード製造上、通
常、20%乃至60%)が、回路カードのランド上に残
る。これが図2にCGAの場合に対応して示される。こ
の時、新たなモジュールが装着される以前に、カード・
サイトが表面仕上げされ、残りのボールまたはカラムが
除去されなければならない。
0へのアセンブリ後の、及びリワーク作業中に、モジュ
ールが回路カードから除去された後の、電子モジュール
基板4のワイヤ・カラム・グリッド・アレイ構造1の概
略を示す。電子モジュール基板には、コンデンサ14、
カプセル材15、及びフリップ・チップ25が装着され
る。図3は、回路カード10へのアセンブリ後の、ボー
ル・グリッド・アレイ2の構造を示す。リワークの必要
性は主に、回路カードへの不良のBGA/CGA接合に
より、及び高レベルのチップまたはモジュールに格上げ
することにより駆り立てられる。ボールまたはカラムは
通常、Pb/Sn比が90/10であり、310℃以上
の融点を有する。90/10のPb/Snボールまたは
カラムの両方の界面はPb/Sn共晶である。従って、
それらは高温ガス・リワークの間に規定温度で溶融す
る。モジュールが真空先端により拾い上げられるとき、
非常に多数のボールまたはカラム(カード製造上、通
常、20%乃至60%)が、回路カードのランド上に残
る。これが図2にCGAの場合に対応して示される。こ
の時、新たなモジュールが装着される以前に、カード・
サイトが表面仕上げされ、残りのボールまたはカラムが
除去されなければならない。
【0020】図5は、カラム・グリッド・アレイの完成
されたアセンブリ済みの相互接続構造を示す。円柱状の
カラム、または球状などの他の形状の要素から成る相互
接続機構1が、回路カードのランド17を通じて電子モ
ジュール基板4及び回路カード10に接続されるように
示される。カラムの他端は、図5に示されるように、過
渡的溶融はんだ接合部3の融点よりも低い融点のPb/
Sn共融はんだ18を用いて、回路カードのランド17
に接着される。共融はんだの融点は通常、200℃以下
である。説明の都合上、本発明は相互接続機構1を、た
とえ他の形状が許容されるとしてもカラムと呼ぶことに
する。図6は、ボール・グリッド・アレイ2の相互接続
機構を示す。回路カード10は有機組成物で、低融点よ
りも大きな温度許容レベルを有する。
されたアセンブリ済みの相互接続構造を示す。円柱状の
カラム、または球状などの他の形状の要素から成る相互
接続機構1が、回路カードのランド17を通じて電子モ
ジュール基板4及び回路カード10に接続されるように
示される。カラムの他端は、図5に示されるように、過
渡的溶融はんだ接合部3の融点よりも低い融点のPb/
Sn共融はんだ18を用いて、回路カードのランド17
に接着される。共融はんだの融点は通常、200℃以下
である。説明の都合上、本発明は相互接続機構1を、た
とえ他の形状が許容されるとしてもカラムと呼ぶことに
する。図6は、ボール・グリッド・アレイ2の相互接続
機構を示す。回路カード10は有機組成物で、低融点よ
りも大きな温度許容レベルを有する。
【0021】接続は、カラム1を基板4上の入出力(I
/O)パッド5に装着するために使用される、微細金属
粉末添加物を含む過渡的溶融はんだ接合部3により達成
される。I/Oパッド5は通常、はんだ装着のためのぬ
れ性表面を提供するために金属層によりめっきされる。
図4は、I/Oパッド5に接着されたカラム相互接続構
造1を示す。
/O)パッド5に装着するために使用される、微細金属
粉末添加物を含む過渡的溶融はんだ接合部3により達成
される。I/Oパッド5は通常、はんだ装着のためのぬ
れ性表面を提供するために金属層によりめっきされる。
図4は、I/Oパッド5に接着されたカラム相互接続構
造1を示す。
【0022】この過渡的はんだ装着機構を形成するため
に、2つの方法が提案される。
に、2つの方法が提案される。
【0023】第1の方法では、図7を参照すると、過渡
的溶融はんだペースト8が遮蔽マスク30により、I/
Oパッド5に付着される。通常、はんだペーストは金属
マスクを通じて遮蔽される。過渡的溶融はんだペースト
8は、図8に示されるように、低融点合金粉末/粉末混
合物6と、粉末状の高融点合金添加物7とを含み、前者
は例えば、Pb/Sn共融合金粉末、或いは重量比率で
33%乃至50%の鉛、残りがすずのPb/Sn合金粉
末、またはこの組成範囲内の粉末の混合物を含む。この
添加物は、接合過程の間に低融点はんだと反応する性質
を有し、元の混合物よりも高い液相線(初期融点)を有
する最終的な接合組成物を生成する。組成物は、共融温
度よりも高い温度での続くリフロー(カード接合の間に
発生する)が、低融点はんだ組成物の部分的根絶を生じ
るように選択される。更に、接合の間のネック成長、粒
子成長及び凝結による個々の固相粒子間の剛性接触の形
成が、十分な強度を接合部に授け、続くリフローの間の
構造的な完全性の喪失を防止する。遮蔽された電子モジ
ュール基板22が図9に示される。
的溶融はんだペースト8が遮蔽マスク30により、I/
Oパッド5に付着される。通常、はんだペーストは金属
マスクを通じて遮蔽される。過渡的溶融はんだペースト
8は、図8に示されるように、低融点合金粉末/粉末混
合物6と、粉末状の高融点合金添加物7とを含み、前者
は例えば、Pb/Sn共融合金粉末、或いは重量比率で
33%乃至50%の鉛、残りがすずのPb/Sn合金粉
末、またはこの組成範囲内の粉末の混合物を含む。この
添加物は、接合過程の間に低融点はんだと反応する性質
を有し、元の混合物よりも高い液相線(初期融点)を有
する最終的な接合組成物を生成する。組成物は、共融温
度よりも高い温度での続くリフロー(カード接合の間に
発生する)が、低融点はんだ組成物の部分的根絶を生じ
るように選択される。更に、接合の間のネック成長、粒
子成長及び凝結による個々の固相粒子間の剛性接触の形
成が、十分な強度を接合部に授け、続くリフローの間の
構造的な完全性の喪失を防止する。遮蔽された電子モジ
ュール基板22が図9に示される。
【0024】図10を参照すると、カラム1がキャリア
9内に載置される。キャリア内の空洞20は、所望のア
レイ形状を形成するように互いに正確な位置に配置され
る。
9内に載置される。キャリア内の空洞20は、所望のア
レイ形状を形成するように互いに正確な位置に配置され
る。
【0025】図11に示されるように、遮蔽された基板
22上の適切なI/Oパッド5が、キャリア9内のカラ
ム1に位置整合するように、基板22がキャリア9上に
位置決めされ、正確な位置に保持される。
22上の適切なI/Oパッド5が、キャリア9内のカラ
ム1に位置整合するように、基板22がキャリア9上に
位置決めされ、正確な位置に保持される。
【0026】この中間アセンブリは次に、その全ての要
素が200℃乃至250℃の範囲内のピーク温度にさら
され、183℃以上の滞留温度に1分乃至10分間保持
されるように窯炉を通過される(これらの値は典型的な
もので、同様な結果を得るために、より高いまたは低い
値も使用され得る)。
素が200℃乃至250℃の範囲内のピーク温度にさら
され、183℃以上の滞留温度に1分乃至10分間保持
されるように窯炉を通過される(これらの値は典型的な
もので、同様な結果を得るために、より高いまたは低い
値も使用され得る)。
【0027】このリフローに続き、カラム1が装着され
た基板がキャリア9から抜き取られて洗浄され、図12
に示される完成されたモジュール・アセンブリ16が獲
得される。
た基板がキャリア9から抜き取られて洗浄され、図12
に示される完成されたモジュール・アセンブリ16が獲
得される。
【0028】提案される高融点合金添加粉末7は、P
d、Pt、Cu、Pd−Sn金属間化合物、Pt−Sn
金属間化合物、及びCu−Sn金属間化合物、またはこ
れらの任意の組み合わせである。これらの粉末が反応的
であるために、高レベルの純度を有することが重要であ
る。例えばPd粉末は、400℃乃至900℃の純水素
またはフォーミング・ガス内でアニールされ、(固まり
を低減することが必要な場合)ミリングされ、所望の純
度及び粒子サイズを達成する。また、接合部の品質を管
理するために粒子サイズの管理が重要である。例えばP
dの場合、所望の粒子サイズ範囲は、−400メッシュ
乃至+500メッシュである。一般に、4μm乃至37
μmのサイズ範囲の粒子が受け入れられ、サイズ範囲を
より厳格に管理すると、より良好な結果を得ることがで
きる。
d、Pt、Cu、Pd−Sn金属間化合物、Pt−Sn
金属間化合物、及びCu−Sn金属間化合物、またはこ
れらの任意の組み合わせである。これらの粉末が反応的
であるために、高レベルの純度を有することが重要であ
る。例えばPd粉末は、400℃乃至900℃の純水素
またはフォーミング・ガス内でアニールされ、(固まり
を低減することが必要な場合)ミリングされ、所望の純
度及び粒子サイズを達成する。また、接合部の品質を管
理するために粒子サイズの管理が重要である。例えばP
dの場合、所望の粒子サイズ範囲は、−400メッシュ
乃至+500メッシュである。一般に、4μm乃至37
μmのサイズ範囲の粒子が受け入れられ、サイズ範囲を
より厳格に管理すると、より良好な結果を得ることがで
きる。
【0029】一般に、はんだペースト組成は、Pb−S
n共晶とPb−Sn合金との組み合わせであり、合金内
のPbは重量比率で約33%乃至50%を構成する。前
記の内容にもとづき、以下のはんだペースト組成が使用
され得る(全ての割合は金属ベースにもとづき、ペース
トは遮蔽のための所望の稠性(consistency)を達成す
るために、フラックスを加えることにより生成され
る)。 a)重量比率で37%のPb及び63%のSnから成る
Pb−Sn共晶と、Pb(33%乃至50%)−Sn合
金との組み合わせが、はんだペースト組成の総重量の9
0%乃至98%を構成し、粒子サイズ4μm乃至37μ
mのPd粉末が、残りの2%乃至10%を構成する。 b)重量比率で37%のPb及び63%のSnから成る
Pb−Sn共晶と、Pb(33%乃至50%)−Sn合
金との組み合わせが、はんだペースト組成の総重量の8
0%乃至98%を構成し、粒子サイズ4μm乃至37μ
mのPd−Sn粉末が、残りの2%乃至20%を構成す
る。 c)重量比率で37%のPb及び63%のSnから成る
Pb−Sn共晶と、Pb(33%乃至50%)−Sn合
金との組み合わせが、はんだペースト組成の総重量の9
0%乃至98%を構成し、粒子サイズ4μm乃至37μ
mのPt粉末が、残りの2%乃至10%を構成する。 d)重量比率で37%のPb及び63%のSnから成る
Pb−Sn共晶と、Pb(33%乃至50%)−Sn合
金との組み合わせが、はんだペースト組成の総重量の8
0%乃至98%を構成し、粒子サイズ4μm乃至37μ
mのPt−Sn粉末が、残りの2%乃至20%を構成す
る。 e)重量比率で37%のPb及び63%のSnから成る
Pb−Sn共晶と、Pb(33%乃至50%)−Sn合
金との組み合わせが、はんだペースト組成の総重量の9
0%乃至98%を構成し、粒子サイズ4μm乃至37μ
mのCu粉末が、残りの2%乃至10%を構成する。 f)重量比率で37%のPb及び63%のSnから成る
Pb−Sn共晶と、Pb(33%乃至50%)−Sn合
金との組み合わせが、はんだペースト組成の総重量の8
0%乃至98%を構成し、粒子サイズ4μm乃至37μ
mのCu−Sn粉末が、残りの2%乃至20%を構成す
る。
n共晶とPb−Sn合金との組み合わせであり、合金内
のPbは重量比率で約33%乃至50%を構成する。前
記の内容にもとづき、以下のはんだペースト組成が使用
され得る(全ての割合は金属ベースにもとづき、ペース
トは遮蔽のための所望の稠性(consistency)を達成す
るために、フラックスを加えることにより生成され
る)。 a)重量比率で37%のPb及び63%のSnから成る
Pb−Sn共晶と、Pb(33%乃至50%)−Sn合
金との組み合わせが、はんだペースト組成の総重量の9
0%乃至98%を構成し、粒子サイズ4μm乃至37μ
mのPd粉末が、残りの2%乃至10%を構成する。 b)重量比率で37%のPb及び63%のSnから成る
Pb−Sn共晶と、Pb(33%乃至50%)−Sn合
金との組み合わせが、はんだペースト組成の総重量の8
0%乃至98%を構成し、粒子サイズ4μm乃至37μ
mのPd−Sn粉末が、残りの2%乃至20%を構成す
る。 c)重量比率で37%のPb及び63%のSnから成る
Pb−Sn共晶と、Pb(33%乃至50%)−Sn合
金との組み合わせが、はんだペースト組成の総重量の9
0%乃至98%を構成し、粒子サイズ4μm乃至37μ
mのPt粉末が、残りの2%乃至10%を構成する。 d)重量比率で37%のPb及び63%のSnから成る
Pb−Sn共晶と、Pb(33%乃至50%)−Sn合
金との組み合わせが、はんだペースト組成の総重量の8
0%乃至98%を構成し、粒子サイズ4μm乃至37μ
mのPt−Sn粉末が、残りの2%乃至20%を構成す
る。 e)重量比率で37%のPb及び63%のSnから成る
Pb−Sn共晶と、Pb(33%乃至50%)−Sn合
金との組み合わせが、はんだペースト組成の総重量の9
0%乃至98%を構成し、粒子サイズ4μm乃至37μ
mのCu粉末が、残りの2%乃至10%を構成する。 f)重量比率で37%のPb及び63%のSnから成る
Pb−Sn共晶と、Pb(33%乃至50%)−Sn合
金との組み合わせが、はんだペースト組成の総重量の8
0%乃至98%を構成し、粒子サイズ4μm乃至37μ
mのCu−Sn粉末が、残りの2%乃至20%を構成す
る。
【0030】第2の方法では、再度図7を参照して、過
渡的溶融はんだペースト8が遮蔽マスク30によりI/
Oパッド5に付着される。過渡的溶融はんだペースト混
合物が溶融し、I/Oパッド5をぬらすように遮蔽され
た基板がリフローされる。過渡的溶融はんだペースト8
は、図8に示されるように、低融点合金粉末/粉末混合
物6と、粉末状の高融点合金添加物7とを含み、前者は
例えば、Pb/Sn共融合金粉末、或いは重量比率で3
3%乃至50%の鉛、残りがすずのPb/Sn合金粉
末、またはこの組成範囲内の粉末の混合物を含む。この
添加物は、接合過程の間に低融点はんだと結合する性質
を有し、元の混合物よりも高い液相線(初期融点)を有
する最終的な接合組成物を生成する。組成物は、共融温
度よりも高い温度での続くリフロー(カードへの接合の
間に発生する)が、低融点はんだ組成物の部分的根絶を
生じるように選択される。この遮蔽された基板22が、
図9に示される。はんだペーストが溶融し、I/Oパッ
ド5をぬらすように、遮蔽された基板がリフローされ
る。はんだ合金がリフローされた当該基板が、図13に
示される。
渡的溶融はんだペースト8が遮蔽マスク30によりI/
Oパッド5に付着される。過渡的溶融はんだペースト混
合物が溶融し、I/Oパッド5をぬらすように遮蔽され
た基板がリフローされる。過渡的溶融はんだペースト8
は、図8に示されるように、低融点合金粉末/粉末混合
物6と、粉末状の高融点合金添加物7とを含み、前者は
例えば、Pb/Sn共融合金粉末、或いは重量比率で3
3%乃至50%の鉛、残りがすずのPb/Sn合金粉
末、またはこの組成範囲内の粉末の混合物を含む。この
添加物は、接合過程の間に低融点はんだと結合する性質
を有し、元の混合物よりも高い液相線(初期融点)を有
する最終的な接合組成物を生成する。組成物は、共融温
度よりも高い温度での続くリフロー(カードへの接合の
間に発生する)が、低融点はんだ組成物の部分的根絶を
生じるように選択される。この遮蔽された基板22が、
図9に示される。はんだペーストが溶融し、I/Oパッ
ド5をぬらすように、遮蔽された基板がリフローされ
る。はんだ合金がリフローされた当該基板が、図13に
示される。
【0031】或いは、図14を参照すると、高融点はん
だ組成のはんだプレフォーム12が、キャリア13内に
載置され、温度リフローの間に、(フラックスを用い
て)基板をはんだプレフォーム12と密着させることに
より、基板4に転移され、はんだプレフォーム12が溶
融してI/Oパッド5をぬらす。その結果、図示のよう
に、はんだ合金がリフローされた基板11が生成され
る。
だ組成のはんだプレフォーム12が、キャリア13内に
載置され、温度リフローの間に、(フラックスを用い
て)基板をはんだプレフォーム12と密着させることに
より、基板4に転移され、はんだプレフォーム12が溶
融してI/Oパッド5をぬらす。その結果、図示のよう
に、はんだ合金がリフローされた基板11が生成され
る。
【0032】次に、図10に示されるように、カラム1
がキャリア9内に載置される。キャリア内の空洞20
は、所望のアレイを形成するように、互いに正確な位置
に配置される。
がキャリア9内に載置される。キャリア内の空洞20
は、所望のアレイを形成するように、互いに正確な位置
に配置される。
【0033】図15を参照すると、はんだがリフローさ
れた基板上の適切なI/Oパッド5が、キャリア9内の
カラム1に位置整合するように、基板11がキャリア9
上に位置決めされ、正確な位置に保持される。
れた基板上の適切なI/Oパッド5が、キャリア9内の
カラム1に位置整合するように、基板11がキャリア9
上に位置決めされ、正確な位置に保持される。
【0034】この中間アセンブリは次に、その全ての要
素が200℃乃至250℃の範囲内のピーク温度にさら
され、183℃以上の滞留温度に1分乃至10分間保持
されるように窯炉を通過される。
素が200℃乃至250℃の範囲内のピーク温度にさら
され、183℃以上の滞留温度に1分乃至10分間保持
されるように窯炉を通過される。
【0035】このリフローに続き、カラム1が装着され
た基板11がキャリア9から抜き取られて洗浄され、図
12に示される完成されたモジュール・アセンブリ16
が獲得される。
た基板11がキャリア9から抜き取られて洗浄され、図
12に示される完成されたモジュール・アセンブリ16
が獲得される。
【0036】この第2の方法のために提案される高融点
合金添加粉末7は、Pd、Pt、Cu、Pd−Sn金属
間化合物、Pt−Sn金属間化合物、及びCu−Sn金
属間化合物、またはこれらの任意の組み合わせである。
合金添加粉末7は、Pd、Pt、Cu、Pd−Sn金属
間化合物、Pt−Sn金属間化合物、及びCu−Sn金
属間化合物、またはこれらの任意の組み合わせである。
【0037】一般に、はんだペースト組成は、Pb−S
n共晶とPb−Sn合金との組み合わせであり、合金内
のPbは重量比率で約33%乃至50%を構成する。前
記の内容にもとづき、以下のはんだペースト組成が使用
され得る(全ての割合は金属ベースにもとづき、ペース
トは遮蔽のための所望の稠性を達成するために、フラッ
クスを加えることにより生成される)。 a)重量比率で37%のPb及び63%のSnから成る
Pb−Sn共晶と、Pb(33%乃至50%)−Sn合
金との組み合わせが、はんだペースト組成の総重量の9
0%乃至98%を構成し、粒子サイズ4μm乃至37μ
mのPd粉末が、残りの2%乃至10%を構成する。 b)重量比率で37%のPb及び63%のSnから成る
Pb−Sn共晶と、Pb(33%乃至50%)−Sn合
金との組み合わせが、はんだペースト組成の総重量の8
0%乃至98%を構成し、粒子サイズ4μm乃至37μ
mのPd−Sn粉末が、残りの2%乃至20%を構成す
る。 c)重量比率で37%のPb及び63%のSnから成る
Pb−Sn共晶と、Pb(33%乃至50%)−Sn合
金との組み合わせが、はんだペースト組成の総重量の9
0%乃至98%を構成し、粒子サイズ4μm乃至37μ
mのPt粉末が、残りの2%乃至10%を構成する。 d)重量比率で37%のPb及び63%のSnから成る
Pb−Sn共晶と、Pb(33%乃至50%)−Sn合
金との組み合わせが、はんだペースト組成の総重量の8
0%乃至98%を構成し、粒子サイズ4μm乃至37μ
mのPt−Sn粉末が、残りの2%乃至20%を構成す
る。 e)重量比率で37%のPb及び63%のSnから成る
Pb−Sn共晶と、Pb(33%乃至50%)−Sn合
金との組み合わせが、はんだペースト組成の総重量の9
0%乃至98%を構成し、粒子サイズ4μm乃至37μ
mのCu粉末が、残りの2%乃至10%を構成する。 f)重量比率で37%のPb及び63%のSnから成る
Pb−Sn共晶と、Pb(33%乃至50%)−Sn合
金との組み合わせが、はんだペースト組成の総重量の8
0%乃至98%を構成し、粒子サイズ4μm乃至37μ
mのCu−Sn粉末が、残りの2%乃至20%を構成す
る。
n共晶とPb−Sn合金との組み合わせであり、合金内
のPbは重量比率で約33%乃至50%を構成する。前
記の内容にもとづき、以下のはんだペースト組成が使用
され得る(全ての割合は金属ベースにもとづき、ペース
トは遮蔽のための所望の稠性を達成するために、フラッ
クスを加えることにより生成される)。 a)重量比率で37%のPb及び63%のSnから成る
Pb−Sn共晶と、Pb(33%乃至50%)−Sn合
金との組み合わせが、はんだペースト組成の総重量の9
0%乃至98%を構成し、粒子サイズ4μm乃至37μ
mのPd粉末が、残りの2%乃至10%を構成する。 b)重量比率で37%のPb及び63%のSnから成る
Pb−Sn共晶と、Pb(33%乃至50%)−Sn合
金との組み合わせが、はんだペースト組成の総重量の8
0%乃至98%を構成し、粒子サイズ4μm乃至37μ
mのPd−Sn粉末が、残りの2%乃至20%を構成す
る。 c)重量比率で37%のPb及び63%のSnから成る
Pb−Sn共晶と、Pb(33%乃至50%)−Sn合
金との組み合わせが、はんだペースト組成の総重量の9
0%乃至98%を構成し、粒子サイズ4μm乃至37μ
mのPt粉末が、残りの2%乃至10%を構成する。 d)重量比率で37%のPb及び63%のSnから成る
Pb−Sn共晶と、Pb(33%乃至50%)−Sn合
金との組み合わせが、はんだペースト組成の総重量の8
0%乃至98%を構成し、粒子サイズ4μm乃至37μ
mのPt−Sn粉末が、残りの2%乃至20%を構成す
る。 e)重量比率で37%のPb及び63%のSnから成る
Pb−Sn共晶と、Pb(33%乃至50%)−Sn合
金との組み合わせが、はんだペースト組成の総重量の9
0%乃至98%を構成し、粒子サイズ4μm乃至37μ
mのCu粉末が、残りの2%乃至10%を構成する。 f)重量比率で37%のPb及び63%のSnから成る
Pb−Sn共晶と、Pb(33%乃至50%)−Sn合
金との組み合わせが、はんだペースト組成の総重量の8
0%乃至98%を構成し、粒子サイズ4μm乃至37μ
mのCu−Sn粉末が、残りの2%乃至20%を構成す
る。
【0038】上述のいずれかの方法を用いることによ
り、図12に示される結果の電子モジュール・アセンブ
リ16が、電子モジュール基板4に接着された相互接続
構造1を表す。電子モジュール基板側とは反対側の相互
接続構造の端部は、図5に示されるように、回路カード
10のランド17に接着される。相互接続構造は、過渡
的溶融はんだ接合部3よりも低融点のPb/Sn共融は
んだを用い、共融はんだの低融点よりも高く、過渡的は
んだペーストの高融点よりも低い温度で、接続された基
板アセンブリを加熱することにより、回路カードのラン
ド17に接着される。共融はんだの融点は、通常200
℃以下であり、過渡的はんだペーストの融点は、通常2
30℃以上である。図1及び図3にそれぞれ示されるよ
うに、一旦接続された基板が接着されると、アセンブリ
は余分なはんだ異物を洗浄される。
り、図12に示される結果の電子モジュール・アセンブ
リ16が、電子モジュール基板4に接着された相互接続
構造1を表す。電子モジュール基板側とは反対側の相互
接続構造の端部は、図5に示されるように、回路カード
10のランド17に接着される。相互接続構造は、過渡
的溶融はんだ接合部3よりも低融点のPb/Sn共融は
んだを用い、共融はんだの低融点よりも高く、過渡的は
んだペーストの高融点よりも低い温度で、接続された基
板アセンブリを加熱することにより、回路カードのラン
ド17に接着される。共融はんだの融点は、通常200
℃以下であり、過渡的はんだペーストの融点は、通常2
30℃以上である。図1及び図3にそれぞれ示されるよ
うに、一旦接続された基板が接着されると、アセンブリ
は余分なはんだ異物を洗浄される。
【0039】上述のいずれかの方法により、一旦相互接
続構造がアセンブリされると、高融点のソルダ・ボンド
を一端に有し、低融点のソルダ・ボンドを他端に有する
利点が明らかとなる。図16を参照すると、全ての相互
接続構造1が装着された電子モジュール基板4の完全な
分離が、次のステップを含む方法により達成される。す
なわち、相互接続構造1が装着された基板4、10を、
相互接続構造を回路カードのランド17に接着する共融
はんだの融点よりも高く、相互接続構造の他端を電子モ
ジュール基板のI/Oパッド5に接着する過渡的はんだ
ペーストの融点よりも低い温度に加熱することにより、
低融点の共融はんだ組成を溶融状態にするステップと、
コネクタ1が高融点の過渡的はんだペースト組成によ
り、電子モジュール基板4にだけ装着されて維持される
ように、基板4、10を分離するステップと、電子モジ
ュール基板4及び回路カード10から、余分なはんだ異
物を洗浄するステップとを含む。
続構造がアセンブリされると、高融点のソルダ・ボンド
を一端に有し、低融点のソルダ・ボンドを他端に有する
利点が明らかとなる。図16を参照すると、全ての相互
接続構造1が装着された電子モジュール基板4の完全な
分離が、次のステップを含む方法により達成される。す
なわち、相互接続構造1が装着された基板4、10を、
相互接続構造を回路カードのランド17に接着する共融
はんだの融点よりも高く、相互接続構造の他端を電子モ
ジュール基板のI/Oパッド5に接着する過渡的はんだ
ペーストの融点よりも低い温度に加熱することにより、
低融点の共融はんだ組成を溶融状態にするステップと、
コネクタ1が高融点の過渡的はんだペースト組成によ
り、電子モジュール基板4にだけ装着されて維持される
ように、基板4、10を分離するステップと、電子モジ
ュール基板4及び回路カード10から、余分なはんだ異
物を洗浄するステップとを含む。
【0040】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【0041】(1)第1の基板と、第2の基板と、前記
第1及び第2の基板間の電気的及び機械的相互接続を提
供するコネクタと、前記コネクタの一端における第1の
ソルダ・ボンドと、前記第1のソルダ・ボンドよりも低
融点を有する、前記コネクタの他端における第2のソル
ダ・ボンドとを含む、相互接続構造。 (2)前記第2の基板が、前記低融点よりも大きな温度
余裕を有する有機回路カードを含む、前記(1)記載の
相互接続構造。 (3)前記第1の基板が、前記コネクタの一端を受け取
る導電I/Oパッドを有し、前記第2の基板が、前記コ
ネクタの他端を受け取る導電ランドを有する、前記
(1)記載の相互接続構造。 (4)前記ソルダ・ボンドが前記コネクタの表面上に直
接配置される、前記(1)記載の相互接続構造。 (5)前記コネクタが細長の導電ピンまたはカラムであ
る、前記(1)記載の相互接続構造。 (6)前記コネクタが球状の導電ボールである、前記
(1)記載の相互接続構造。 (7)前記第2のソルダ・ボンドがPb−Sn共晶を含
む、前記(1)記載の相互接続構造。 (8)前記第1のソルダ・ボンドが、Pb−Sn共晶と
Pb−Sn合金との組み合わせを含み、前記合金内の前
記Pbが重量比率で前記合金の約33%乃至50%を構
成する、前記(1)記載の相互接続構造。 (9)前記Pb−Sn共晶と前記Pb−Sn合金の合計
が、重量比率で、前記ソルダ・ボンドの約80%乃至9
8%を構成する、前記(8)記載の相互接続構造。 (10)前記Pb−Sn共晶と前記Pb−Sn合金の合
計が、重量比率で、前記ソルダ・ボンドの約90%乃至
98%を構成する、前記(8)記載の相互接続構造。 (11)2%乃至20%の範囲のPd−Sn合金を含
む、前記(9)記載の相互接続構造。 (12)2%乃至20%の範囲のPt−Sn合金を含
む、前記(9)記載の相互接続構造。 (13)2%乃至20%の範囲のCu−Sn合金を含
む、前記(9)記載の相互接続構造。 (14)2%乃至10%の範囲のPd合金を含む、前記
(10)記載の相互接続構造。 (15)2%乃至10%の範囲のPt合金を含む、前記
(10)記載の相互接続構造。 (16)2%乃至10%の範囲のCu合金を含む、前記
(10)記載の相互接続構造。 (17)前記I/Oパッドが金属層によりめっきされ
る、前記(3)記載の相互接続構造。 (18)前記第1の基板が電子モジュールを含む、前記
(1)記載の相互接続構造。 (19)基板間の接続を形成する方法であって、 a)第1の融点を有する第1のはんだ組成を、前記第1
の融点よりも高い温度に加熱することにより、コネクタ
を前記第1のはんだ組成により、第1の基板の導電部分
に接着するステップと、 b)前記コネクタの他端を、前記第1の融点よりも低い
第2の融点を有する第2のはんだ組成により、第2の基
板の導電部分に接着するステップと を含む、方法。 (20)前記第1の基板がリフローされるように、遮蔽
マスクにより、前記第1のはんだ組成を前記第1の基板
の前記導電部分に付着するステップと、前記第1のはん
だ組成を溶融するステップと、前記第1の基板の前記導
電部分をぬらすステップとを含む、前記(19)記載の
方法。 (21)前記第1のはんだ組成のはんだプレフォーム
が、前記第1の基板の前記導電部分に位置整合するよう
に、キャリア内に前記はんだプレフォームを載置するこ
とにより、前記はんだプレフォームを前記第1の基板の
前記導電部分に転移させるステップと、前記はんだプレ
フォームを前記第1のはんだ組成の前記第1の融点以上
に加熱するステップとを含む、前記(19)記載の方
法。 (22)I/Oパッドを有する基板と、導電ランドを有
する回路カードとの間に、相互接続構造を形成する方法
であって、 a)第1の融点のはんだ組成を前記基板のI/Oパッド
に付着するステップと、 b)前記相互接続構造が前記基板のI/Oパッドと位置
整合され、アレイを形成する正確な位置に来るように、
前記相互接続構造をキャリア内に載置することにより、
中間アセンブリを形成するステップと、 c)前記中間アセンブリを前記第1の融点よりも高い温
度に加熱するステップと、 d)前記相互接続構造が前記基板に接着されるように、
前記基板を前記キャリアから抜き取るステップと、 e)前記相互接続構造が接着された前記基板を洗浄する
ステップと、 f)前記相互接続構造が装着された基板を、前記回路カ
ードのランドに挿入するステップと、 g)前記第1の融点よりも低い第2の融点のはんだ組成
だけが溶融状態に変化するように、前記第2の融点のは
んだ組成を、前記回路カードのランド及び前記相互接続
構造に付着するステップと を含む、方法。 (23)前記基板がリフローされるように、遮蔽マスク
により、前記第1の融点のはんだ組成を前記基板の前記
I/Oパッドに付着するステップと、前記第1の融点の
はんだ組成を溶融するステップと、前記基板の前記I/
Oパッドをぬらすステップとを含む、前記(22)記載
の方法。 (24)前記第1の融点のはんだ組成のはんだプレフォ
ームが、前記基板の前記I/Oパッドに位置整合するよ
うに、キャリア内に前記はんだプレフォームを載置する
ことにより、前記はんだプレフォームを前記基板の前記
I/Oパッドに転移させるステップと、前記はんだプレ
フォームを前記第1の融点のはんだ組成の前記第1の融
点以上に加熱するステップとを含む、前記(22)記載
の方法。 (25)前記第1の融点のはんだ組成が、合計90%乃
至98%のPb−Sn共晶及びPb(33%乃至50
%)−Sn合金の組み合わせと、粒子サイズが4μm乃
至37μmの2%乃至10%のPd粉末を含む、前記
(22)記載の方法。 (26)前記第1の融点のはんだ組成が、合計80%乃
至98%のPb−Sn共晶及びPb(33%乃至50
%)−Sn合金の組み合わせと、粒子サイズが4μm乃
至37μmの2%乃至20%のPd−Sn粉末を含む、
前記(22)記載の方法。 (27)前記第1の融点のはんだ組成が、合計90%乃
至98%のPb−Sn共晶及びPb(33%乃至50
%)−Sn合金の組み合わせと、粒子サイズが4μm乃
至37μmの2%乃至10%のPt粉末を含む、前記
(22)記載の方法。 (28)前記第1の融点のはんだ組成が、合計80%乃
至98%のPb−Sn共晶及びPb(33%乃至50
%)−Sn合金の組み合わせと、粒子サイズが4μm乃
至37μmの2%乃至20%のPt−Sn粉末を含む、
前記(22)記載の方法。 (29)前記第1の融点のはんだ組成が、合計90%乃
至98%のPb−Sn共晶及びPb(33%乃至50
%)−Sn合金の組み合わせと、粒子サイズが4μm乃
至37μmの2%乃至10%のCu粉末を含む、前記
(22)記載の方法。 (30)前記第1の融点のはんだ組成が、合計80%乃
至98%のPb−Sn共晶及びPb(33%乃至50
%)−Sn合金の組み合わせと、粒子サイズが4μm乃
至37μmの2%乃至20%のCu−Sn粉末を含む、
前記(22)記載の方法。 (31)前記第2の融点のはんだ組成がPb−Sn共晶
を含む、前記(22)記載の方法。 (32)前記中間アセンブリを加熱するステップが、2
00℃乃至250℃のピーク温度で加熱し、183℃以
上の滞留温度で1分乃至10分間加熱するステップを含
む、前記(22)記載の方法。 (33)コネクタにより接合された2つの基板を引き離
す方法であって、前記コネクタの一端が、第1の融点の
はんだ組成により第1の基板に接着され、前記コネクタ
の他端が、前記第1の融点よりも低い第2の融点のはん
だ組成により、第2の基板に接着されるものにおいて、 a)前記第2の融点のはんだ組成が溶融状態に達するよ
うに、前記コネクタが装着された前記基板を、前記第2
の融点よりも高く、前記第1の融点よりも低い温度に加
熱するステップと、 b)前記コネクタが前記第1の融点のはんだ組成によ
り、前記基板に装着されたまま維持されるように、前記
コネクタが装着された前記基板を分離するステップと、 c)前記基板から余分なはんだ異物を洗浄するステップ
と を含む、方法。
第1及び第2の基板間の電気的及び機械的相互接続を提
供するコネクタと、前記コネクタの一端における第1の
ソルダ・ボンドと、前記第1のソルダ・ボンドよりも低
融点を有する、前記コネクタの他端における第2のソル
ダ・ボンドとを含む、相互接続構造。 (2)前記第2の基板が、前記低融点よりも大きな温度
余裕を有する有機回路カードを含む、前記(1)記載の
相互接続構造。 (3)前記第1の基板が、前記コネクタの一端を受け取
る導電I/Oパッドを有し、前記第2の基板が、前記コ
ネクタの他端を受け取る導電ランドを有する、前記
(1)記載の相互接続構造。 (4)前記ソルダ・ボンドが前記コネクタの表面上に直
接配置される、前記(1)記載の相互接続構造。 (5)前記コネクタが細長の導電ピンまたはカラムであ
る、前記(1)記載の相互接続構造。 (6)前記コネクタが球状の導電ボールである、前記
(1)記載の相互接続構造。 (7)前記第2のソルダ・ボンドがPb−Sn共晶を含
む、前記(1)記載の相互接続構造。 (8)前記第1のソルダ・ボンドが、Pb−Sn共晶と
Pb−Sn合金との組み合わせを含み、前記合金内の前
記Pbが重量比率で前記合金の約33%乃至50%を構
成する、前記(1)記載の相互接続構造。 (9)前記Pb−Sn共晶と前記Pb−Sn合金の合計
が、重量比率で、前記ソルダ・ボンドの約80%乃至9
8%を構成する、前記(8)記載の相互接続構造。 (10)前記Pb−Sn共晶と前記Pb−Sn合金の合
計が、重量比率で、前記ソルダ・ボンドの約90%乃至
98%を構成する、前記(8)記載の相互接続構造。 (11)2%乃至20%の範囲のPd−Sn合金を含
む、前記(9)記載の相互接続構造。 (12)2%乃至20%の範囲のPt−Sn合金を含
む、前記(9)記載の相互接続構造。 (13)2%乃至20%の範囲のCu−Sn合金を含
む、前記(9)記載の相互接続構造。 (14)2%乃至10%の範囲のPd合金を含む、前記
(10)記載の相互接続構造。 (15)2%乃至10%の範囲のPt合金を含む、前記
(10)記載の相互接続構造。 (16)2%乃至10%の範囲のCu合金を含む、前記
(10)記載の相互接続構造。 (17)前記I/Oパッドが金属層によりめっきされ
る、前記(3)記載の相互接続構造。 (18)前記第1の基板が電子モジュールを含む、前記
(1)記載の相互接続構造。 (19)基板間の接続を形成する方法であって、 a)第1の融点を有する第1のはんだ組成を、前記第1
の融点よりも高い温度に加熱することにより、コネクタ
を前記第1のはんだ組成により、第1の基板の導電部分
に接着するステップと、 b)前記コネクタの他端を、前記第1の融点よりも低い
第2の融点を有する第2のはんだ組成により、第2の基
板の導電部分に接着するステップと を含む、方法。 (20)前記第1の基板がリフローされるように、遮蔽
マスクにより、前記第1のはんだ組成を前記第1の基板
の前記導電部分に付着するステップと、前記第1のはん
だ組成を溶融するステップと、前記第1の基板の前記導
電部分をぬらすステップとを含む、前記(19)記載の
方法。 (21)前記第1のはんだ組成のはんだプレフォーム
が、前記第1の基板の前記導電部分に位置整合するよう
に、キャリア内に前記はんだプレフォームを載置するこ
とにより、前記はんだプレフォームを前記第1の基板の
前記導電部分に転移させるステップと、前記はんだプレ
フォームを前記第1のはんだ組成の前記第1の融点以上
に加熱するステップとを含む、前記(19)記載の方
法。 (22)I/Oパッドを有する基板と、導電ランドを有
する回路カードとの間に、相互接続構造を形成する方法
であって、 a)第1の融点のはんだ組成を前記基板のI/Oパッド
に付着するステップと、 b)前記相互接続構造が前記基板のI/Oパッドと位置
整合され、アレイを形成する正確な位置に来るように、
前記相互接続構造をキャリア内に載置することにより、
中間アセンブリを形成するステップと、 c)前記中間アセンブリを前記第1の融点よりも高い温
度に加熱するステップと、 d)前記相互接続構造が前記基板に接着されるように、
前記基板を前記キャリアから抜き取るステップと、 e)前記相互接続構造が接着された前記基板を洗浄する
ステップと、 f)前記相互接続構造が装着された基板を、前記回路カ
ードのランドに挿入するステップと、 g)前記第1の融点よりも低い第2の融点のはんだ組成
だけが溶融状態に変化するように、前記第2の融点のは
んだ組成を、前記回路カードのランド及び前記相互接続
構造に付着するステップと を含む、方法。 (23)前記基板がリフローされるように、遮蔽マスク
により、前記第1の融点のはんだ組成を前記基板の前記
I/Oパッドに付着するステップと、前記第1の融点の
はんだ組成を溶融するステップと、前記基板の前記I/
Oパッドをぬらすステップとを含む、前記(22)記載
の方法。 (24)前記第1の融点のはんだ組成のはんだプレフォ
ームが、前記基板の前記I/Oパッドに位置整合するよ
うに、キャリア内に前記はんだプレフォームを載置する
ことにより、前記はんだプレフォームを前記基板の前記
I/Oパッドに転移させるステップと、前記はんだプレ
フォームを前記第1の融点のはんだ組成の前記第1の融
点以上に加熱するステップとを含む、前記(22)記載
の方法。 (25)前記第1の融点のはんだ組成が、合計90%乃
至98%のPb−Sn共晶及びPb(33%乃至50
%)−Sn合金の組み合わせと、粒子サイズが4μm乃
至37μmの2%乃至10%のPd粉末を含む、前記
(22)記載の方法。 (26)前記第1の融点のはんだ組成が、合計80%乃
至98%のPb−Sn共晶及びPb(33%乃至50
%)−Sn合金の組み合わせと、粒子サイズが4μm乃
至37μmの2%乃至20%のPd−Sn粉末を含む、
前記(22)記載の方法。 (27)前記第1の融点のはんだ組成が、合計90%乃
至98%のPb−Sn共晶及びPb(33%乃至50
%)−Sn合金の組み合わせと、粒子サイズが4μm乃
至37μmの2%乃至10%のPt粉末を含む、前記
(22)記載の方法。 (28)前記第1の融点のはんだ組成が、合計80%乃
至98%のPb−Sn共晶及びPb(33%乃至50
%)−Sn合金の組み合わせと、粒子サイズが4μm乃
至37μmの2%乃至20%のPt−Sn粉末を含む、
前記(22)記載の方法。 (29)前記第1の融点のはんだ組成が、合計90%乃
至98%のPb−Sn共晶及びPb(33%乃至50
%)−Sn合金の組み合わせと、粒子サイズが4μm乃
至37μmの2%乃至10%のCu粉末を含む、前記
(22)記載の方法。 (30)前記第1の融点のはんだ組成が、合計80%乃
至98%のPb−Sn共晶及びPb(33%乃至50
%)−Sn合金の組み合わせと、粒子サイズが4μm乃
至37μmの2%乃至20%のCu−Sn粉末を含む、
前記(22)記載の方法。 (31)前記第2の融点のはんだ組成がPb−Sn共晶
を含む、前記(22)記載の方法。 (32)前記中間アセンブリを加熱するステップが、2
00℃乃至250℃のピーク温度で加熱し、183℃以
上の滞留温度で1分乃至10分間加熱するステップを含
む、前記(22)記載の方法。 (33)コネクタにより接合された2つの基板を引き離
す方法であって、前記コネクタの一端が、第1の融点の
はんだ組成により第1の基板に接着され、前記コネクタ
の他端が、前記第1の融点よりも低い第2の融点のはん
だ組成により、第2の基板に接着されるものにおいて、 a)前記第2の融点のはんだ組成が溶融状態に達するよ
うに、前記コネクタが装着された前記基板を、前記第2
の融点よりも高く、前記第1の融点よりも低い温度に加
熱するステップと、 b)前記コネクタが前記第1の融点のはんだ組成によ
り、前記基板に装着されたまま維持されるように、前記
コネクタが装着された前記基板を分離するステップと、 c)前記基板から余分なはんだ異物を洗浄するステップ
と を含む、方法。
【図1】回路カードへのアセンブリ後の、電子モジュー
ル基板のワイヤ・カラム・グリッド・アレイ構造の概略
図である。
ル基板のワイヤ・カラム・グリッド・アレイ構造の概略
図である。
【図2】回路カードからの除去後の、電子モジュール基
板のワイヤ・カラム・グリッド・アレイ構造の概略図で
ある。
板のワイヤ・カラム・グリッド・アレイ構造の概略図で
ある。
【図3】回路カードへのアセンブリ後の、電子モジュー
ル基板のボール・グリッド・アレイ構造の概略図であ
る。
ル基板のボール・グリッド・アレイ構造の概略図であ
る。
【図4】電子モジュール基板のI/Oパッドに接着され
るカラム相互接続構造の垂直断面図である。
るカラム相互接続構造の垂直断面図である。
【図5】電子モジュール基板及び回路カードに接着され
たカラム・グリッド・アレイの完成された、アセンブリ
済みの相互接続構造の断面図である。
たカラム・グリッド・アレイの完成された、アセンブリ
済みの相互接続構造の断面図である。
【図6】電子モジュール基板及び回路カードに接着され
たボール・グリッド・アレイの完成された、アセンブリ
済みの相互接続構造の断面図である。
たボール・グリッド・アレイの完成された、アセンブリ
済みの相互接続構造の断面図である。
【図7】過渡的な溶融はんだペーストが付着された電子
モジュール基板I/Oパッドの断面図である。
モジュール基板I/Oパッドの断面図である。
【図8】図7の電子モジュール基板I/Oパッドの拡大
図である。
図である。
【図9】過渡的な溶融はんだペーストが付着された遮蔽
された電子モジュール基板I/Oパッドの断面図であ
る。
された電子モジュール基板I/Oパッドの断面図であ
る。
【図10】キャリアにより位置決めされた相互接続カラ
ム構造の断面図である。
ム構造の断面図である。
【図11】カラム・グリッド・アレイに位置整合された
遮蔽された電子モジュール基板の断面図である。
遮蔽された電子モジュール基板の断面図である。
【図12】カラム相互接続構造が装着された電子モジュ
ール・アセンブリの断面図である。
ール・アセンブリの断面図である。
【図13】I/Oパッド上にリフローされた過渡的はん
だペーストを有する電子モジュール基板の断面図であ
る。
だペーストを有する電子モジュール基板の断面図であ
る。
【図14】電子モジュール基板のI/Oパッドに位置整
合されたキャリア内の前もってのはんだプレフォームの
断面図である。
合されたキャリア内の前もってのはんだプレフォームの
断面図である。
【図15】電子モジュール基板のI/Oパッド上にリフ
ローされ、カラム相互接続構造に位置整合された過渡的
はんだペーストの断面図である。
ローされ、カラム相互接続構造に位置整合された過渡的
はんだペーストの断面図である。
【図16】相互接続構造が装着され、回路カードから分
離された電子モジュール基板の断面図である。
離された電子モジュール基板の断面図である。
1 ワイヤ・カラム・グリッド・アレイ構造 2 ボール・グリッド・アレイ構造 3 過渡的溶融はんだ接合部 4 電子モジュール基板 5 I/Oパッド 6 低融点合金粉末/粉末混合物 7 高融点合金添加物 8 過渡的はんだペースト 9、13 キャリア 10 回路カード 12 はんだプレフォーム 14 コンデンサ 15 カプセル材 17 ランド 18 共融はんだ 20 空洞 25 フリップチップ 30 遮蔽マスク
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マリオ・ジェイ・インタランテ アメリカ合衆国12561、ニューヨーク州 ニュー・パルツ、メドウ・ロード 11 (72)発明者 スディプタ・ケイ・レイ アメリカ合衆国12590、ニューヨーク州 ワッピンガーズ・フォールズ、ローリン グ・グリーン・レーン 23 (72)発明者 ウィリアム・イー・サブリンスキ アメリカ合衆国12508、ニューヨーク州 ベーコン、モネル・プレイス 15 (58)調査した分野(Int.Cl.6,DB名) H01L 23/32
Claims (33)
- 【請求項1】第1の基板と、 第2の基板と、 前記第1及び第2の基板間の電気的及び機械的相互接続
を提供するコネクタと、 前記コネクタの一端における第1のソルダ・ボンドと、 前記第1のソルダ・ボンドよりも低融点を有する、前記
コネクタの他端における第2のソルダ・ボンドとを含
む、相互接続構造。 - 【請求項2】前記第2の基板が、前記低融点よりも大き
な温度余裕を有する有機回路カードを含む、請求項1記
載の相互接続構造。 - 【請求項3】前記第1の基板が、前記コネクタの一端を
受け取る導電I/Oパッドを有し、前記第2の基板が、
前記コネクタの他端を受け取る導電ランドを有する、請
求項1記載の相互接続構造。 - 【請求項4】前記ソルダ・ボンドが前記コネクタの表面
上に直接配置される、請求項1記載の相互接続構造。 - 【請求項5】前記コネクタが細長の導電ピンまたはカラ
ムである、請求項1記載の相互接続構造。 - 【請求項6】前記コネクタが球状の導電ボールである、
請求項1記載の相互接続構造。 - 【請求項7】前記第2のソルダ・ボンドがPb−Sn共
晶を含む、請求項1記載の相互接続構造。 - 【請求項8】前記第1のソルダ・ボンドが、Pb−Sn
共晶とPb−Sn合金との組み合わせを含み、前記合金
内の前記Pbが重量比率で前記合金の約33%乃至50
%を構成する、請求項1記載の相互接続構造。 - 【請求項9】前記Pb−Sn共晶と前記Pb−Sn合金
の合計が、重量比率で、前記ソルダ・ボンドの約80%
乃至98%を構成する、請求項8記載の相互接続構造。 - 【請求項10】前記Pb−Sn共晶と前記Pb−Sn合
金の合計が、重量比率で、前記ソルダ・ボンドの約90
%乃至98%を構成する、請求項8記載の相互接続構
造。 - 【請求項11】2%乃至20%の範囲のPd−Sn合金
を含む、請求項9記載の相互接続構造。 - 【請求項12】2%乃至20%の範囲のPt−Sn合金
を含む、請求項9記載の相互接続構造。 - 【請求項13】2%乃至20%の範囲のCu−Sn合金
を含む、請求項9記載の相互接続構造。 - 【請求項14】2%乃至10%の範囲のPd合金を含
む、請求項10記載の相互接続構造。 - 【請求項15】2%乃至10%の範囲のPt合金を含
む、請求項10記載の相互接続構造。 - 【請求項16】2%乃至10%の範囲のCu合金を含
む、請求項10記載の相互接続構造。 - 【請求項17】前記I/Oパッドが金属層によりめっき
される、請求項3記載の相互接続構造。 - 【請求項18】前記第1の基板が電子モジュールを含
む、請求項1記載の相互接続構造。 - 【請求項19】基板間の接続を形成する方法であって、 a)第1の融点を有する第1のはんだ組成を、前記第1
の融点よりも高い温度に加熱することにより、コネクタ
を前記第1のはんだ組成により、第1の基板の導電部分
に接着するステップと、 b)前記コネクタの他端を、前記第1の融点よりも低い
第2の融点を有する第2のはんだ組成により、第2の基
板の導電部分に接着するステップと を含む、方法。 - 【請求項20】前記第1の基板がリフローされるよう
に、遮蔽マスクにより、前記第1のはんだ組成を前記第
1の基板の前記導電部分に付着するステップと、 前記第1のはんだ組成を溶融するステップと、 前記第1の基板の前記導電部分をぬらすステップとを含
む、請求項19記載の方法。 - 【請求項21】前記第1のはんだ組成のはんだプレフォ
ームが、前記第1の基板の前記導電部分に位置整合する
ように、キャリア内に前記はんだプレフォームを載置す
ることにより、前記はんだプレフォームを前記第1の基
板の前記導電部分に転移させるステップと、 前記はんだプレフォームを前記第1のはんだ組成の前記
第1の融点以上に加熱するステップとを含む、請求項1
9記載の方法。 - 【請求項22】I/Oパッドを有する基板と、導電ラン
ドを有する回路カードとの間に、相互接続構造を形成す
る方法であって、 a)第1の融点のはんだ組成を前記基板のI/Oパッド
に付着するステップと、 b)前記相互接続構造が前記基板のI/Oパッドと位置
整合され、アレイを形成する正確な位置に来るように、
前記相互接続構造をキャリア内に載置することにより、
中間アセンブリを形成するステップと、 c)前記中間アセンブリを前記第1の融点よりも高い温
度に加熱するステップと、 d)前記相互接続構造が前記基板に接着されるように、
前記基板を前記キャリアから抜き取るステップと、 e)前記相互接続構造が接着された前記基板を洗浄する
ステップと、 f)前記相互接続構造が装着された基板を、前記回路カ
ードのランドに挿入するステップと、 g)前記第1の融点よりも低い第2の融点のはんだ組成
だけが溶融状態に変化するように、前記第2の融点のは
んだ組成を、前記回路カードのランド及び前記相互接続
構造に付着するステップと を含む、方法。 - 【請求項23】前記基板がリフローされるように、遮蔽
マスクにより、前記第1の融点のはんだ組成を前記基板
の前記I/Oパッドに付着するステップと、 前記第1の融点のはんだ組成を溶融するステップと、 前記基板の前記I/Oパッドをぬらすステップとを含
む、請求項22記載の方法。 - 【請求項24】前記第1の融点のはんだ組成のはんだプ
レフォームが、前記基板の前記I/Oパッドに位置整合
するように、キャリア内に前記はんだプレフォームを載
置することにより、前記はんだプレフォームを前記基板
の前記I/Oパッドに転移させるステップと、 前記はんだプレフォームを前記第1の融点のはんだ組成
の前記第1の融点以上に加熱するステップとを含む、請
求項22記載の方法。 - 【請求項25】前記第1の融点のはんだ組成が、合計9
0%乃至98%のPb−Sn共晶及びPb(33%乃至
50%)−Sn合金の組み合わせと、粒子サイズが4μ
m乃至37μmの2%乃至10%のPd粉末を含む、請
求項22記載の方法。 - 【請求項26】前記第1の融点のはんだ組成が、合計8
0%乃至98%のPb−Sn共晶及びPb(33%乃至
50%)−Sn合金の組み合わせと、粒子サイズが4μ
m乃至37μmの2%乃至20%のPd−Sn粉末を含
む、請求項22記載の方法。 - 【請求項27】前記第1の融点のはんだ組成が、合計9
0%乃至98%のPb−Sn共晶及びPb(33%乃至
50%)−Sn合金の組み合わせと、粒子サイズが4μ
m乃至37μmの2%乃至10%のPt粉末を含む、請
求項22記載の方法。 - 【請求項28】前記第1の融点のはんだ組成が、合計8
0%乃至98%のPb−Sn共晶及びPb(33%乃至
50%)−Sn合金の組み合わせと、粒子サイズが4μ
m乃至37μmの2%乃至20%のPt−Sn粉末を含
む、請求項22記載の方法。 - 【請求項29】前記第1の融点のはんだ組成が、合計9
0%乃至98%のPb−Sn共晶及びPb(33%乃至
50%)−Sn合金の組み合わせと、粒子サイズが4μ
m乃至37μmの2%乃至10%のCu粉末を含む、請
求項22記載の方法。 - 【請求項30】前記第1の融点のはんだ組成が、合計8
0%乃至98%のPb−Sn共晶及びPb(33%乃至
50%)−Sn合金の組み合わせと、粒子サイズが4μ
m乃至37μmの2%乃至20%のCu−Sn粉末を含
む、請求項22記載の方法。 - 【請求項31】前記第2の融点のはんだ組成がPb−S
n共晶を含む、請求項22記載の方法。 - 【請求項32】前記中間アセンブリを加熱するステップ
が、200℃乃至250℃のピーク温度で加熱し、18
3℃以上の滞留温度で1分乃至10分間加熱するステッ
プを含む、請求項22記載の方法。 - 【請求項33】コネクタにより接合された2つの基板を
引き離す方法であって、前記コネクタの一端が、第1の
融点のはんだ組成により第1の基板に接着され、前記コ
ネクタの他端が、前記第1の融点よりも低い第2の融点
のはんだ組成により、第2の基板に接着されるものにお
いて、 a)前記第2の融点のはんだ組成が溶融状態に達するよ
うに、前記コネクタが装着された前記基板を、前記第2
の融点よりも高く、前記第1の融点よりも低い温度に加
熱するステップと、 b)前記コネクタが前記第1の融点のはんだ組成によ
り、前記基板に装着されたまま維持されるように、前記
コネクタが装着された前記基板を分離するステップと、 c)前記基板から余分なはんだ異物を洗浄するステップ
と を含む、方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/014804 | 1998-01-28 | ||
US09/014,804 US6235996B1 (en) | 1998-01-28 | 1998-01-28 | Interconnection structure and process module assembly and rework |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11274380A JPH11274380A (ja) | 1999-10-08 |
JP2994375B2 true JP2994375B2 (ja) | 1999-12-27 |
Family
ID=21767849
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11016538A Expired - Fee Related JP2994375B2 (ja) | 1998-01-28 | 1999-01-26 | モジュ―ル・アセンブリ及びリワ―クのための相互接続構造及びプロセス |
Country Status (2)
Country | Link |
---|---|
US (2) | US6235996B1 (ja) |
JP (1) | JP2994375B2 (ja) |
Families Citing this family (51)
Publication number | Priority date | Publication date | Assignee | Title |
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JP4239310B2 (ja) * | 1998-09-01 | 2009-03-18 | ソニー株式会社 | 半導体装置の製造方法 |
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-
1998
- 1998-01-28 US US09/014,804 patent/US6235996B1/en not_active Expired - Lifetime
-
1999
- 1999-01-26 JP JP11016538A patent/JP2994375B2/ja not_active Expired - Fee Related
-
2001
- 2001-02-16 US US09/785,787 patent/US6574859B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6574859B2 (en) | 2003-06-10 |
US20010005314A1 (en) | 2001-06-28 |
US6235996B1 (en) | 2001-05-22 |
JPH11274380A (ja) | 1999-10-08 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991012 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |