DE4026569A1 - Zentraleinheit - Google Patents

Description

Die Erfindung betrifft eine Zentraleinheit nach dem Oberbe­ griff des Anspruchs 1 oder des Anspruchs 7, und betrifft darüber hinaus eine Zentraleinheit, welche eine vorherbe­ stimmte Anzahl Bits verarbeitet, welche sich von der Anzahl Bits unterscheidet, welche während eines Operationszyklus in einem Speicher gespeichert sind, welcher über einen Bus mit der Zentraleinheit verbunden ist. Ferner betrifft die Erfindung ein System mit der vorerwähnten Zentraleinheit.

Eine Zentraleinheit wird zusammen mit Speichern, wie einem Festwertspeicher (ROM) oder einem Randomspeicher (RAM), ver­ wendet, welche über einen Bus mit der Zentraleinheit ver­ bunden sind. In einigen Systemen unterscheidet sich die An­ zahl Bits, welche von der Zentraleinheit verarbeitet worden ist, von der Anzahl Bits, welche von den Speichern während eines Operationszyklus verarbeitet worden ist. Beispiels­ weise verarbeitet die Zentraleinheit 8 Daten-Bits und jeder Speicher speichert Daten für jeweils 16 Bits. In diesem Fall werden für jeweils 8 Bits Daten aus jedem Speicher gelesen oder in jeden Speicher geschrieben.

In Fig. 1 ist eine Prozedur zum Durchführen einer Additions­ operation in einem System dargestellt, in welchem eine Zen­ traleinheit Daten für jeweils 8 Bits verarbeitet, und ein Speicher Daten für jeweils 16 Bits speichert. Während eines Zyklus 1 wird ein Operationscode abgerufen. Ein Datenbus, welcher wechselseitig die Zentraleinheit und den Speicher verbindet, überträgt Daten für jeweils 8 Bits. Während eines Zyklus 2 werden niederwertige 8-Bit-Daten (die nachstehend der Einfachheit halber als L-Daten bezeichnet werden) von 16-Bits-Daten, welche der Additionsoperation zu unterziehen sind, aus dem Speicher gelesen und über den Bus an die Zen­ traleinheit übertragen. Während eines Zyklus 3 werden höher­ wertige 8-Bit-Daten (die nachstehend der Einfachheit halber als H-Daten bezeichnet werden) der 16 Bit-Daten aus dem Speicher gelesen und über den Bus an die Zentraleinheit über­ tragen. Der Zyklus 3 weist auch eine Prozedur auf, um einen Binärwert von 1 zu den L-Daten zu addieren. Während eines Zyklus 4 wird das während des Zyklus 3 erhaltene Additions­ ergebnis in den Speicher geschrieben, und ein Übertragsignal, welches einen Übertrag in dem Additionsergebnis anzeigt, wird zu den H-Daten addiert. Während eines Zyklus 5 werden die H-Daten in den Speicher geschrieben.

Die vorstehend beschriebene Vorgehensweise hat jedoch den folgenden Nachteil. Selbst wenn der Übertrag während des Zy­ klus 4 gleich null ist, d. h. selbst wenn kein Übertrag bei der Operation an den L-Daten generiert wird, wird null (0) zu den H-Daten addiert, welche dann während des Zyklus 5 in den Speicher geschrieben werden. Das heißt, dieselben Daten wie die Daten, welche während des Zyklus 3 aus dem Speicher gelesen worden sind, werden während des Zyklus 5 in den Spei­ cher geschrieben. Folglich ist der Zyklus 5 unwirtschaftlich und damit unnötig, und es dauert eine lange Zeit, um die Operation zu beenden und das Operationsergebnis zu erhalten.

In einer Inkrement-Operation (bei einem Befehl) wird ein Übertrag einmal für jeweils 256 Zyklen erzeugt. Folglich sind die restlichen 255-Zyklen unwirtschaftlich.

Gemäß der Erfindung soll daher eine Zentraleinheit geschaf­ fen werden, bei welcher das vorstehend beschriebene Problem beseitigt ist, und welche mit einer höheren Operationsge­ schwindigkeit arbeitet. Gemäß der Erfindung ist dies bei einer Zentraleinheit nach dem Oberbegriff des Anspruchs 1 oder des Anspruchs 7 durch die Merkmale im kennzeichnenden Teil des jeweiligen Anspruchs erreicht. Vorteilhafte Wei­ terbildungen sind Gegenstand der auf den jeweiligen Anspruch unmittelbar oder mittelbar rückbezogenen Unteransprüche.

Darüber hinaus soll gemäß der Erfindung ein System mit der vorerwähnten Zentraleinheit geschaffen werden. Gemäß der Erfindung ist dies bei einem System erreicht, welche eine Zentraleinheit, einen Festwertspeicher mit Programmen, wel­ che eine Operation der Zentraleinheit steuern, einen Random­ speicher und einen Bus aufweist, welcher wechselseitig die Zentraleinheit, den Festwertspeicher und den Randomspeicher ankoppelt, und welche m Bits, (wobei m eine ganze Zahl ist) überträgt, welche weniger als n Bits (wobei n eine ganze Zahl ist) sind, welche von der Zentraleinheit während eines Operationszyklus verarbeitet worden sind; hierbei weist die vorgesehene Zentraleinheit die Konfiguration gemäß An­ spruch 1 oder 7 auf.

Nachfolgend wird die Erfindung anhand von bevorzugten Aus­ führungsformen unter Bezugnahme auf die anliegenden Zeichnun­ gen im einzelnen erläutert. Es zeigen

Fig. 1 ein Flußdiagramm einer Prozedur für eine Additions­ operation, welche in einem System mit einer herkömm­ lichen Zentraleinheit durchgeführt worden ist;

Fig. 2 ein Blockdiagramm eines Systems mit einer Zentral­ einheit gemäß der Erfindung;

Fig. 3 ein Diagramm, welches ein Format eines Befehls dar­ stellt;

Fig. 4 ein Diagramm, welches eine Lese-Modifizier-Schreib- Prozedur darstellt;

Fig. 5 ein Blockdiagramm einer Zentraleinheit gemäß einer bevorzugten Ausführungsform der Erfindung;

Fig. 6 und 7 Zeitdiagramme, welche die Arbeitsweise der Zen­ traleinheit in Fig. 5 wiedergeben,

Fig. 8 ein Flußdiagramm der Arbeitsweise der in Fig. 5 dargestellten Zentraleinheit;

Fig. 9 ein Diagramm der in Fig. 6 wiedergegebenen Arbeits­ weise;

Fig. 10 ein Diagramm der in Fig. 7 wiedergegebenen Arbeits­ weise, und

Fig. 11 ein Diagramm, in welcher die Arbeitsweise einer zweiten bevorzugten Ausführungsform der Erfindung dargestellt ist.

In Fig. 2 ist ein System mit einer zweiten Zentraleinheit gemäß einer bevorzugten Ausführungsform der Erfindung darge­ stellt. Das in Fig. 2 dargestellte System weist eine Zentral­ einheit (CPU) 100, einen Festwertspeicher (ROM) 200 und einen Randomspeicher (RAM) 300 auf. Diese Einrichtungen sind wechselseitig über einen Adressenbus 400, einen Datenbus 410 und einen Steuerbus 420 verbunden. Ein Taktsignal CLK und ein Rücksetzsignal werden von einer externen (nicht dar­ gestellten)Einrichtung an die Zentraleinheit 100 gesendet.

In Fig. 3 ist ein Format eines Befehls dargestellt, wie bei­ spielsweise einer Inkrement- oder eine Dekrement-Operation. Das in Fig. 3 dargestellte Befehlsformat hat Bezug zu einer sogenannten Lese-Modifizier-Schreib-(read modify write) Operation und ist beispielsweise aus einem Operationscode aus zwei Bytes und aus einem Operanden von einem Byte zu­ sammengesetzt. Der Operationscode enthält einen Operanden von beispielsweise 8 Bits. Bekanntlich werden bei der soge­ nannten Lese-Modifizier-Schreib-Operation Daten aus einem Speicherbereich gelesen und verarbeitet, und die verarbei­ tenden Daten werden dann wieder in denselben Speicherbereich geschrieben.

In Fig. 4 ist ein Zyklus der Ausführung eines Operationscode dargestellt. Grundsätzlich ist die Ausführung einer Opera­ tion mit sechs Maschinen-bzw. Operationszyklen beendet. Ein Operationscode und ein Operand werden eingegeben und während der ersten zwei Operationszyklen analysiert (decodiert). Die L-Daten und die H-Daten werden beispielsweise aus dem RAM- Speicher 300 während der zweiten zwei Operationszyklen ausge­ lesen. Die L-Daten und die H-Daten werden beispielsweise in den RAM-Speicher 300 während der letzten zwei Operationszyk­ len geschrieben. Wenn, wie im einzelnen später noch beschrie­ ben wird, die H-Daten, welche während des vierten Operations­ zyklus gelesen worden sind, dieselben sind, wie diejenigen, welche während des sechsten (letzten) Operationszyklus ein­ zuschreiben sind, kann dieser sechste (letzte) Operationszy­ klus weggelassen werden, und der nächste Operationscode kann eingegeben und analysiert werden. Diese Prozedur ist ein we­ sentliches Merkmal der Erfindung.

Fig. 5 ist ein Blockdiagramm der in Fig. 2 dargestellten Zentraleinheit (CPU) 100. Die Zentraleinheit 100 weist einen Steuerteil und einen Operationsteil auf. Der Steuerteil ist aus einem Befehls-Vordecoder 10, einem Operationscode-Be­ fehlsregister 12, einer Zeitsteuereinheit 7, einem UND-Feld 16, einem ODER-Feld 18, einem Ausführungs-Steuerinterface 20 (das nachstehend der Einfachheit halber als EC-Interface be­ zeichnet wird) und einer Steuereinheit 22 gebildet. Der Operationsteil der Zentraleinheit 100 weist ein Dateneingabe- Halteregister (DIL) 30, ein Datenausgabe-Halteregister (DOL) 32, eine Arithmetik-Logik-Einheit (ALU) 34, einen Aufwärts­ zähler (IC) 36, eine ALU-Schiebeeinheit 38, ein Register (RLT) 40, eine Adressen-Recheneinheit 42, und eine Gruppe von Universalregistern 44 auf.

Ein Befehls-Vordecoder 12 vordecodiert einen Operations- (Befehls-)code, welcher von dem Dateneingaberegister 30 ab­ gegeben wird. Beispielsweise unterscheidet der Befehls-Vor­ decoder 10 einen undefinierten Operationscode von definier­ ten Operationscodes. Das vordecodierte Ergebnis (der Opera­ tionscode) wird über das Operationscode-Register 12 in das UND-Feld 16 eingegeben. Das UND-Feld 16 und das ODER-Feld 18 bilden eine programmierbare Logik-Anordnung (Decoder) und legen alle Operations-Prozeduren fest. Die Zeitsteuereinheit 14 definiert 16 Operationszyklen 0 bis F, wobei jeder Zyklus ferner in einen F-(ersten) und einen S-(zweiten) Teil unter­ teilt ist. Das UND-Feld 16 wird durch die Kombination des Operationscodes aus dem Operationscode-Befehlsregister 12 und eines Zeitsteuersignals adressiert, das von der Zeitsteu­ ereinheit 14 erzeugt und abgegeben worden ist. Die Zeitsteu­ ereinheit 14 wird durch ein Ausgangssignal des ODER-Felds 18 und ein Übertragsignal AC gesteuert, das von der ALU-Ein­ heit 34 über deren Übertrag-Ausgangsanschluß geliefert wird. Das Ausgangssignal des ODER-Feld 18 wird über das EC-Inter­ face 20, welches an den Operationsteil anschließt, auch an den Operationsteil geliefert. Die Steuereinheit 22 weist ver­ schiedene Steuereinheiten auf, welche Unterbrechungssignale über den Steuerbus 420 erhalten, und welche Lese/Schreib- Taktsignale erzeugen und diese Signale an den Steuerbus 420 übertragen.

Das Dateneingaberegister 30 erhält 8-Bit-Daten von dem Da­ tenbus 400 (Fig. 2) und speichert dieselben vorübergehend. Dann gibt das Dateneingaberegister 30 die Daten an den Be­ fehls-Vordecoder 10, einen internen Bus DB oder einen inter­ nen Bus MB ab. Das Datenausgaberegister 32 erhält Daten, welche von dem internen Bus DB oder MB abzugeben sind, und speichert sie vorübergehend. Dann gibt der Datenausgabe­ puffer 32 die Daten an den Datenbus 400 (Fig. 2) ab. Die ALU-Einheit 34 empfängt Daten von dem internen Bus DB und einen Binärwert von 1 von dem Aufwärtszähler 36 und führt vorherbestimmte Operationen einschließlich UND, ODER, EXOR- (Exclusive ODER-) und Summieroperationen durch. Wenn ein Übertrag erzeugt wird, wird er als das Übertragsignal AC an die Zeitsteuereinheit 14 abgegeben. Das Operationsergebnis wird in die ALU-Schiebeeinheit 38 und dann in das Register 40 eingegeben. Die Gruppe von Universalregistern 44 schafft Daten, welche für eine Datenoperation oder einen Datentrans­ fer zu verwenden sind und speichert vorübergehend die Ergeb­ nisse der Datenoperation oder des Datentransfers. Die Adres­ senberechnungseinheit 42 hat einen (nicht dargestellten) Programmzähler und berechnet eine Adresse, welche über den Adressenbus 410 an den ROM-Speicher 200 oder an den RAM- Speicher 300 abgegeben wird.

Nunmehr wird die Arbeitsweise der in Fig. 5 dargestellten Zentraleinheit anhand von Fig. 6 und 7 beschrieben. Fig. 6 betrifft eine sogenannte Lese-Modifizier-Schreib-Operation, welche einen Operationszyklus zum Schreiben von 8-Bit H-Da­ ten hat. Fig. 7 betrifft eine verbesserte Lese-Modifizier- Schreiboperation, welche keinen Operationszyklus zum Schrei­ ben von 8 Bit H-Daten hat. Die in Fig. 6 und 7 dargestellten Symbole sind folgendermaßen definiert:
PC: Programmzähler-Wert
OP-Code: ein Operationscode, welcher eine Inkrement­ operation anzeigt
Operand: Operand 12H (in der hexadezimalen Darstellung) für die Inkrement-Operation
RDL: L-Daten Lesen (8-Bit-Daten aus einem Speicher­ bereich desRAM-Speichers 300 lesen, welcher beispiels­ weise durch die Adresse 000012H gekennzeichnet ist.)
RDH: H-Daten lesen (8 Bit-Daten aus einem Speicher­ bereich des RAM-Speichers 300 lesen, welcher beispielsweise durch eine Adresse 000013H gekennzeichnet ist)
WDL: L-Daten lesen ( 8 Bit-Daten in den Speicherbereich lesen, welcher durch eine Adresse 000012H gekennzeichnet ist)
WDH: H-Daten schreiben (8 Bit-Daten in den Speicher­ bereich schreiben, welcher durch die Adresse 000013H ge­ kennzeichnet ist
EA: effektive Adresse (000012H)
OS-FS, OF-FF: 16 Zyklen 0 bis F der Zeitsteuereinheit 14; jeder der Zyklen ist in einen F-(ersten) und einen S- (zweiten) Teil unterteilt.

Das Taktsignal CLK (Fig. 6(a)) wird an die Steuereinheit 22 der Zentraleinheit 10 angelegt, welche einen Systemtakt S1 erzeugt (Fig. 6(b)), welcher eine Frequenz hat, welche das Zweifache derjenigen des Taktsignals CLK ist. Während des Zyklus OF der Zeitsteuereinheit 14 wird der Operationscode der Inkrement-Operation in dem Eingangsdatenregister ge­ speichert gehalten. Während eines Zyklus OS wirde keine Pro­ zedur durchgeführt. Während eines Zyklus 1F werden die fol­ genden Prozeduren ausgeführt. Daten (niederwertige 8-Bit- Daten) in dem Eingangsdatenregister 30 werden an den inter­ nen Bus DB abgegeben und dann in ein niederwertiges 8 Bit- Effektiv-Adressenregister (ADL) geschrieben, das in der Adressenberechnungseinheit 42 vorgesehen ist. Eine Adresse OOH wird an den internen Bus MB abgegeben und in ein mittel­ wertiges 8 Bit-Effektiv-Adressen-Register (MDH) geschrieben, welches in der Adressenrecheneinheit 42 vorgesehen ist. Eine Adresse OOH wird in ein höherwertiges 8 Bit-Effektiv-Regi­ ster (TR) in der Adressenrecheneinheit 42 gesetzt. Eine Effektivadresse EA (000012H) wird an den Adressenbus 410 ab­ gegeben. Dann springt der Zyklus der Zeitsteuereinheit 14 auf den Zyklus 6F. Während eines Zyklus 1S wird keine Proze­ dur durchgeführt.

Während des Zyklus 6F der Zeitsteuereinheit 14 wird die Effektivadresse um +1 in der Adressenrecheneinheit 42 inkre­ mentiert, und eine inkrementierte Effektivadresse wird an den Adressenbus 410 abgegeben. Dann wird die Zeitsteuerein­ heit 14 auf den Zyklus D gesetzt. Während des Zyklus 6S werden dann die Daten in dem Eingabedatenregister 30 an den internen Bus DB abgegeben, und der Aufwärtszähler 36 wird auf 01 gesetzt. Dann addiert die ALU-Einheit 34 die Daten, welche von dem internen Bus DB zugeführt worden sind, und 01, was von dem Aufwärtszähler 36 erzeugt und abgegeben wor­ den ist. Das heißt, die Daten, die von dem Dateneingabere­ gister 30 ausgelesen worden sind, werden um +1 inkrementiert.

Während eines Zyklus DF, welcher auf den Zyklus 6S folgt, wird die Effektivadresse EA so, wie sie ist, ausgegeben. Der Schreibzyklus startet von diesem Zyklus DF aus. Das Opera­ tionsergebnis, welches in dem Register 40 gespeichert ist, das von der ALU-Einheit 34 über das ALU-Schieberegister 38 versorgt worden ist, wird an den internen Bus MB abgegeben und wird dann in den Datenausgabepuffer 32 geschrieben. Die­ ser Datenwert ist die verarbeitete niedrigwertige 8 Bit- Effektivadresse. Während des Zyklus DS werden Daten in dem Dateneingaberegister 30 an den internen Bus DB abgegeben. Der Aufwärtszähler 36 wird auf 00 gesetzt. Das bei der vor­ herigen ALU-Operation erzeugte Übertragsignal AC wird in einen Übertrag-Eingabeanschluß der ALU-Einheit 34 eingegeben und zu dem niedrigstwertigen Bit der H-Daten addiert. Die ALU-Einheit 34 addiert die Daten von dem internen Bus DB und die Daten von dem Aufwärtszähler 36.

Während eines Zyklus EF, welcher auf den Zyklus DS folgt, inkrementiert die Adressenrecheneinheit 52 die Effektiv­ adresse EA um +1 und gibt die inkrementierte Effektivadresse an den Adressenbus 410 ab. Während eines anschließenden Zy­ klus ES wird keine Prozedur durchgeführt.

Während eines Zyklus FF, welcher auf den Zyklus ES folgt, wird das Rechenergebnis in dem Register 40 an den internen Bus MB abgegeben und wird dann in das Datenabgaberegister 32 geschrieben. Der Zählwert des Programmzählers wird aus­ gegeben. Dann kehrt der Zyklus der Zeitsteuereinheit 14 auf den null-ten Zyklus 0F zurück, während welchem Zyklus der nächste Operationscode abgerufen wird.

Wenn kein Übertrag während des vorerwähnten Zyklus DS erzeugt wird, wird die Zeitsteuereinheit 14 von diesem Ergebnis durch das Übertragsignal AC informiert. Dadurch wird der Zy­ klus der Zeitsteuereinheit 14 anstelle des vorerwähnten Zy­ klus EF in einen Zyklus AF geändert. Während des Zyklus AF wird das Operationsergebnis in dem Register 40 an den in­ ternen Bus MB abgegeben. Andererseits wird die Zeitsteuer­ einheit 14 auf den null-ten Zyklus 0F gesetzt. Während eines Zyklus AS wird keine Prozedur durchgeführt. Während des Zyk­ lus 0F wird der nächste Operationscode abgerufen. Auf diese Weise wird, wie in Fig. 7 dargestellt, das Schreiben von H- Daten unterlassen, so daß die Operation im Vergleich zu der in Fig. 6 dargestellten Operation schnell durchgeführt wird.

Fig. 8 ist ein Flußdiagramm, in welchem die Operation in Fig. 6 und 7 dargestellt ist. Während des vorerwähnten Zyklus DS erhält die Zeitsteuereinheit 14 das Übertragsig­ nal AC und setzt fest, daß ein Übertrag von 1 erzeugt wird. In Wirklichheit wird die Zeitsteuereinheit 14 entsprechend dem Wert des Übertragsignals programmiert. Wenn bei der vor­ erwähnten Operation der Übertrag erzeugt wird, geht die Zeit­ steuereinheit 14 von dem Zyklus DS auf einen Zyklus EF über. Wenn dagegen kein Übertrag erzeugt wird, springt die Zeit­ steuereinheit 14 auf den Zyklus AF.

Fig. 9 ist ein Diagramm, in welchem die in Fig. 6 dargestell­ te Operation wiedergegeben ist, während Fig. 10 ein Dia­ gramm ist, das die in Fig. 7 dargestellte Operation wieder­ gibt. In Fig. 9 und 10 ist mit einem Bezugszeichen AB ein interner Bus bezeichnet, welcher in der Adressenberechnungs­ einheit 42 vorgesehen ist, und wechselseitig die vorerwähnten Register DL und ADH verbindet. (Das Register TD ist zwischen die internen Buse DB und MB geschaltet).

Wenn eine Dekrement-Operation eingegeben wird, arbeitet die vorerwähnte Zentraleinheit (CPU) 100 in ähnlicher Weise wie bei der Inkrement-Operation. Wenn in diesem Fall L-Daten berechnet werden und kein Borgsignal von der ALU-Einheit 34 erzeugt wird, wird das Schreiben von H-Daten unterlassen, d. h. nur verarbeitete L-Daten werden in denselben Speicher­ bereich des RAM-Speichers 300 geschrieben.

In der vorerwähnten Ausführungsform sind der Datenbus 400 und der Adressenbus 410 solche des 8 Bit-Typs, und die Zen­ traleinheit 100 ist eine 16 Bit-Zentraleinheit. Die Erfin­ dung ist jedoch nicht auf diese Konfiguration beschränkt. Beispielsweise schließt die Erfindung auch eine Anordnung ein, in welcher der Datenbus 400 und der Adressenbus 410 solche eines 16-Bit-Typs sind, und die Zentraleinheit 100 eine 32 Bit-Zentraleinheit ist.

In einem Flußdiagramm der Fig. 11 ist die Operation eines Systems mit einer solchen Anordnung dargestellt. Während eines Zyklus 0F wird ein Operationscode abgerufen. Während eines Zyklus 1F werden niederwertige 16 Bit(L) -Daten aus dem RAM-Speicher 300 gelesen. Während eines Zyklus 6F wer­ den höherwertige 16 Bit(H)-Daten aus dem RAM-Speicher 300 gelesen, und die L-Daten werden zu 16 Bit-Registerdaten Reg addiert. Das Operationsergebnis der L-Daten wird in den RAM- Speicher 300 geschrieben. In diesem Fall kann ein Übertrag erzeugt werden. Während eines Zyklus DS wird bestimmt, daß ein Übertrag von 1 erzeugt wird. Wenn das Ergebnis ja ist, werden die H-Daten in den RAM-Speicher 300 geschrieben. Wenn dagegen das Ergebnis nein ist, wird der zyklus EF unterlassen.

Zu Fig. 1

Zyklus 1 Operationscode abrufen
Zyklus 2 Niederwertige 8-Bit-Daten (L-Daten) lesen
Zyklus 3 Höherwertige 8-Bit-Daten (H-Daten) lesen; L-Daten = L-Daten + 1
Zyklus 4 Operationsergebnis an L-Daten einschreiben:
H-Daten = H-Daten + Übertrag
Zyklus 5 Operationsergebnis an H-Daten einschreiben
6 Nächsten Operationscode abrufen

Zu Fig. 8

OF Operationscode abrufen
1F Niederwertige 8-Bit-Daten (L-Daten) lesen
6F Höherwertige 8-Bit-Daten (H-Daten) lesen;
L-Daten = L-Daten + 1
DF Operationsergebnis an L-Daten schreiben:
H-Daten = H-Daten + Übertrag
DS Übertrag = 1?
EF Operationsergebnis an H-Daten einschreiben
OF Nächsten Operationscode abrufen

Zu Fig. 11

OF Operationscode abrufen
1F Niederwertige 16-Bit-Daten (L-Daten) lesen
6F Höherwertige 16-Bit-Daten (H-Daten) lesen
L-Daten = L-Daten + Reg
DF Operationsergebnis an L-Daten schreiben:
H-Daten = H-Daten + Übertrag
DS Übertrag = l ?
EF Operationsergebnis an H-Daten einschreiben
OF Nächsten Operationscode abrufen

Claims (14)

1. Zentraleinheit, welche an einen Bus angekoppelt ist, über welchen m Bits (wobei m eine ganze Zahl ist), welche weniger als n Bits (wobei n ebenfalls eine ganze Zahl ist) sind, wel­ che durch die Zentraleinheit während eines Operationszyklus verarbeitet worden sind, an einen Speicher überträgt, wel­ cher an den Bus anzukoppeln ist, wobei die Zentraleinheit aufweist:
eine programmierbare Logik-Anordnung (16, 18);
einen mit der programmierbaren Logik-Anordnung verbundenen Vordecoder (10) zum Vordecodieren eines Operationscodes und zum Abgeben eines vordecodierten Operationscodes, wobei auf die programmierbare Logik-Anordnung durch eine Kombination aus einem Zeitsteuersignal und dem vordecodierten Operations­ code Zugriff erfolgt;
eine Dateneingabe-/Ausgabeeinrichtung (30, 32), welche mit dem Vordecoder verbunden ist und durch das Ausgangssignal der programmierbaren Logik-Anordnung gesteuert ist, um Da­ ten einzugeben, welche von dem Speicher über den Bus für je­ weils m Bits zugeführt worden sind, und um Daten an den Spei­ cher über den Bus für jeweils m Bits abzugeben, und
eine Verarbeitungseinrichtung (34), welche von dem Ausgangs­ signal der programmierbaren Logik-Anordnung gesteuert wor­ den ist, um die vorherbestimmte Operation an höherwertigen m-Bit-Daten von den Daten aus durchzuführen, die aus n Bit zusammengesetzt sind, und die aus dem Speicher durch die Ein­ gabe-/Ausgabeeinrichtung ausgelesen sind, um die vorherbe­ stimmte Operation an höherwertigen m-Bit-Daten von den Daten aus durchzuführen die aus n Bit zusammengesetzt sind, und um ein Übertragsignal abzugeben, wenn die vorherbestimmte Opera­ tion an den niederwertigen m-Bit-Daten zu einem Übertrag führt, wobei die vorherbestimmte Operation durch den vorde­ codierten Operationscode spezifiziert ist, dadurch gekennzeichnet, daß die Zentraleinheit eine Zeitsteuereinrichtung (14) aufweist, welche mit der programmierbaren Logik-Anordnung (16, 18) verbunden ist, um das Zeitsteuersignal zu erzeugen, welches einen Operations­ zyklus der Zentraleinheit auf der Basis eines Ausgangssig­ nals von der programmierbaren Logik-Anordnung und des Über­ tragsignals festlegt, und
daß, wenn der Operationscode ein Lese-Modifizier-Schreib- Befehl ist und wenn die Verarbeitungseinrichtung (34) das Übertragsignal abgibt, die programmierbare Logikanordnung (16, 18) die Eingabe-/Ausgabeeinrichtung (30, 32) so steuert, daß nur ein Ergebnis der vorherbestimmten Operation an den niederwertigen m-Bit-Daten in den Speicher geschrieben wird und ein spezifischer Operationszyklus, während welchem ein Ergebnis der vorherbestimmten Operation an den höherwerti­ gen m-Bit-Daten in den Speicher geschrieben wird, unterlassen wird.

2. Zentraleinheit nach Anspruch 1, dadurch gekenn­ zeichnet, daß, wenn die Verarbeitungseinrichtung das Übertragsignal abgibt, die programmierbare Logik-Anordnung (16, 18) die Eingabe-/Ausgabeeinrichtung (30, 32) so steuert, daß die Eingabe-/Ausgabeeinrichtung einen nächsten Opera­ tionscode eingibt.

3. Zentraleinheit nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Verarbeitungseinrichtung eine Arithmetik-Logik-Einheit (34) mit einem Übertrag-Abgabean­ schluß aufweist, über welchen das Übertragsignal abgegeben wird.

4. Zentraleinheit nach Anspruch 3, dadurch gekenn­ zeichnet, daß der Übertrag-Abgabeanschluß der Arith­ metik-Logik-Einheit mit der Zeitsteuereinheit verbunden ist.

5. Zentraleinheit nach Anspruch 3, dadurch gekenn­ zeichnet, daß die Arithmetik-Logik-Einheit einen Übertrag-Eingabeanschluß zum Aufnehmen des Übertragsignals hat, und
daß die Arithmetic-Logik-Einheit das Übertragsignal zu den höherwertigen m-Bit-Daten addiert, wenn das Ergebnis der vorherbestimmten Operation an den niederwertigen m-Bit- Daten zu dem Übertrag führt.

6. Zentraleinheit nach Anspruch 1, gekenn­ zeichnet durch eine Einrichtung (42) zum Erzeugen eines Adressensignals, welches über einen Adressenbus dem Speicher zuzuführen ist.

7. Zentraleinheit, welche an einen Bus angekoppelt ist, über welchen m Bits (wobei m eine ganze Zahl ist), welche weniger als n Bits (wobei n ebenfalls eine ganze Zahl ist) sind, wel­ che durch die Zentraleinheit während eines Operationszyklus verarbeitet worden sind, an einen Speicher überträgt, wel­ cher an den Bus anzukoppeln ist, wobei die Zentraleinheit aufweist:
eine programmierbare Logik-Anordnung (16, 18);
einen mit der programmierbaren Logik-Anordnung verbundenen Vordecoder (10) zum Vordecodieren eines Operationscodes und zum Abgeben eines vordecodierten Operationscodes, wobei auf die programmierbare Logik-Anordnung durch eine Kombination aus einem Zeitsteuersignal und dem vordecodierten Operations­ code Zugriff erfolgt;
eine Dateneingabe-/Ausgabeeinrichtung (30, 32), welche mit dem Vordecoder verbunden ist und durch das Ausgangssignal der programmierbaren Logik-Anordnung gesteuert ist, um Da­ ten einzugeben, welche von dem Speicher über den Bus für je­ weils m Bits zugeführt worden sind, und um Daten an den Spei­ cher über den Bus für jeweils m Bits abzugeben, und
eine Verarbeitungseinrichtung (34), welche von dem Ausgangs­ signal der programmierbaren Logik-Anordnung gesteuert wor­ den ist, um die vorherbestimmte Operation an höherwertigen m-Bit-Daten von den Daten aus durchzuführen, die aus n Bit zusammengesetzt sind, und die aus dem Speicher durch die Ein­ gabe-/Ausgabeeinrichtung ausgelesen sind, um die vorherbe­ stimmte Operation an höherwertigen m-Bit-Daten von den Daten aus durchzuführen die aus n Bit zusammengesetzt sind, und um ein Borgsignal abzugeben, wenn die vorherbestimmte Opera­ tion an den niederwertigen m-Bit-Daten zu einem Borgen führt, wobei die vorherbestimmte Operation durch den vorde­ codierten Operationscode spezifiziert ist, dadurch gekennzeichnet, daß die Zentraleinheit eine Zeitsteuereinrichtung (14) aufweist, welche mit der programmierbaren Logik-Anordnung (16, 18) verbunden ist, um das Zeitsteuersignal zu erzeugen, welches einen Operations­ zyklus der Zentraleinheit auf der Basis eines Ausgangssig­ nals von der programmierbaren Logik-Anordnung und des Borg­ signals festlegt, und
daß, wenn der Operationscode ein Lese-Modifizier-Schreib- Befehl ist und wenn die Verarbeitungseinrichtung (34) das Übertragsignal abgibt, die programmierbare Logikanordnung (16, 18) die Eingabe-/Ausgabeeinrichtung (30, 32) so steuert, daß nur ein Ergebnis der vorherbestimmten Operation an den niederwertigen m-Bit-Daten in den Speicher geschrieben wird und ein spezifischer Operationszyklus, während welchem ein Ergebnis der vorherbestimmten Operation an den höherwerti­ gen m-Bit-Daten in den Speicher geschrieben wird, unterlassen wird.

8. System mit
einer Zentraleinheit (100);
einem Festwertspeicher (200) mit Programmen, welche eine Operation der Zentraleinheit steuern;
einen Randomspeicher (300), und
einem Bus (400, 410, 420), welcher wechselseitig die Zentral­ einheit, den Festwertspeicher und den Randomspeicher ankop­ pelt, und welcher m Bits (wobei m eine ganze Zahl ist) über­ trägt, welche weniger als n Bits (wobei n ebenfalls eine ganze Zahl ist) sind, welche von der Zentraleinheit während eines Operationszyklus verarbeitet worden sind, wobei die Zentraleinheit aufweist:
eine programmierbare Logik-Anordnung (16,18);
einen mit der programmierbaren Logik-Anordnung verbundenen Vordecoder (10) zum Vordecodieren eines Operationscodes und zum Abgeben eines vordecodierten Operationscodes, wobei auf die programmierbare Logik-Anordnung durch eine Kombination aus einem Zeitsteuersignal und dem vordecodierten Operations­ code Zugriff erfolgt;
eine Dateneingabe-/Ausgabeeinrichtung (30, 32), welche mit dem Vordecoder verbunden ist und durch das Ausgangssignal der programmierbaren Logik-Anordnung gesteuert ist, um Da­ ten einzugeben, welche von dem Speicher über den Bus für je­ weils m Bits zugeführt worden sind, und um Daten an den Spei­ cher über den Bus für jeweils m Bits abzugeben, und
eine Verarbeitungseinrichtung (34), welche von dem Ausgangs­ signal der programmierbaren Logik-Anordnung gesteuert wor­ den ist, um die vorherbestimmte Operation an höherwertigen m-Bit-Daten von den Daten aus durchzuführen, die aus n Bit zusammengesetzt sind, und die aus dem Speicher durch die Ein­ gabe-/Ausgabeeinrichtung ausgelesen sind, um die vorherbe­ stimmte Operation an höherwertigen m-Bit-Daten von den Daten aus durchzuführen die aus n Bit zusammengesetzt sind, und um ein Übertragsignal abzugeben, wenn die vorherbestimmte Opera­ tion an den niederwertigen m-Bit-Daten zu einem Übertrag führt, wobei die vorherbestimmte Operation durch den vorde­ codierten Operationscode spezifiziert ist, dadurch gekennzeichnet, daß die Zentraleinheit eine Zeitsteuereinrichtung (14) aufweist, welche mit der programmierbaren Logik-Anordnung (16, 18) verbunden ist, um das Zeitsteuersignal zu erzeugen, welches einen Operations­ zyklus der Zentraleinheit auf der Basis eines Ausgangssig­ nals von der programmierbaren Logik-Anordnung und des Über­ tragsignals festlegt, und
daß, wenn der Operationscode ein Lese-Modifizier-Schreib- Befehl ist und wenn die Verarbeitungseinrichtung (34) das Übertragsignal abgibt, die programmierbare Logikanordnung (16, 18) die Eingabe-/Ausgabeeinrichtung (30, 32) so steuert, daß nur ein Ergebnis der vorherbestimmten Operation an den niederwertigen m-Bit-Daten in den Speicher geschrieben wird und ein spezifischer Operationszyklus, während welchem ein Ergebnis der vorherbestimmten Operation an den höherwerti­ gen m-Bit-Daten in den Speicher geschrieben wird, unterlassen wird.

9. System nach Anspruch 8, dadurch gekennzeich­ net, daß, wenn die Verarbeitungseinrichtung das Übertrag­ signal abgibt, die programmierbare Logik-Anordnung (16, 18) die Eingabe-/Ausgabeeinrichtung (30, 32) so steuert, daß die Eingabe-/Ausgabeeinrichtung einen nächsten Operationscode eingibt.

10. System nach Anspruch 8, dadurch gekennzeich­ net, daß die Verarbeitungseinrichtung eine Arithmetik-Lo­ gik-Einheit (34) mit einem Übertrag-Abgabeanschluß aufweist, über welchen das Übertragsignal abgegeben wird.

11. System nach Anspruch 10, dadurch gekennzeich­ net, daß der Übertrag-Abgabeanschluß der Arithmetik-Logik- Einheit mit der Zeitsteuereinheit verbunden ist.

12. System nach Anspruch 10, dadurch gekennzeich­ net, daß die Arithmetik-Logik-Einheit einen Übertrag-Einga­ beanschluß zum Aufnehmen des Übertragsignals hat, und daß die Arithmetic-Logik-Einheit das Übertragsignal zu den höherwertigen m-Bit-Daten addiert, wenn das Ergebnis der vor­ herbestimmten Operation an den niederwertigen m-Bit-Daten zu dem Übertrag führt.

13. System nach Anspruch 8, gekennzeich­ net durch eine Einrichtung (42) zum Erzeugen eines Adres­ sensignals, welches über den Bus dem Speicher zuzuführen ist.

14. System mit
einer Zentraleinheit (100);
einem Festwertspeicher (200) mit Programmen, welche eine Operation der Zentraleinheit steuern;
einen Randomspeicher (300), und
einem Bus (400, 410, 420), welcher wechselseitig die Zentral­ einheit, den Festwertspeicher und den Randomspeicher ankop­ pelt, und welcher m Bits (wobei m eine ganze Zahl ist) über­ trägt, welche weniger als n Bits (wobei n ebenfalls eine ganze Zahl ist) sind, welche von der Zentraleinheit während eines Operationszyklus verarbeitet worden sind, wobei die Zentraleinheit aufweist:
eine programmierbare Logik-Anordnung (16,18);
einen mit der programmierbaren Logik-Anordnung verbundenen Vordecoder (10) zum Vordecodieren eines Operationscodes und zum Abgeben eines vordecodierten Operationscodes, wobei auf die programmierbare Logik-Anordnung durch eine Kombination aus einem Zeitsteuersignal und dem vordecodierten Operations­ code Zugriff erfolgt;
eine Dateneingabe-/Ausgabeeinrichtung (30, 32), welche mit dem Vordecoder verbunden ist und durch das Ausgangssignal der programmierbaren Logik-Anordnung gesteuert ist, um Da­ ten einzugeben, welche von dem Speicher über den Bus für je­ weils m Bits zugeführt worden sind, und um Daten an den Spei­ cher über den Bus für jeweils m Bits abzugeben, und
eine Verarbeitungseinrichtung (34), welche von dem Ausgangs­ signal der programmierbaren Logik-Anordnnung gesteuert wor­ den ist, um die vorherbestimmte Operation an höherwertigen m-Bit-Daten von den Daten aus durchzuführen, die aus n Bit zusammengesetzt sind, und die aus dem Speicher durch die Ein­ gabe-/Ausgabeeinrichtung ausgelesen sind, um die vorherbe­ stimmte Operation an höherwertigen m-Bit-Daten von den Daten aus durchzuführen die aus n Bit zusammengesetzt sind, und um ein Borgsignal abzugeben, wenn die vorherbestimmte Opera­ tion an den niederwertigen m-Bit-Daten zu einem Borgen führt, wobei die vorherbestimmte Operation durch den vorde­ codierten Operationscode spezifiziert ist, dadurch gekennzeichnet, daß die Zentraleinheit eine Zeitsteuereinrichtung (14) aufweist, welche mit der programmierbaren Logik-Anordnung verbunden ist, um das Zeit­ steuersignal zu erzeugen, welches einen Operationszyklus der Zentraleinheit auf der Basis eines Ausgangssignals von der programmierbaren Logik-Anordnung und des Borgsignals fest­ legt, und
daß, wenn der Operationscode ein Lese-Modifizier-Schreib-Be­ fehl ist und wenn die Verarbeitungseinrichtung das Übertrag­ signal abgibt, die programmierbare Logikanordnung die Einga­ be-/Ausgabeeinrichtung so steuert, daß nur ein Ergebnis der vorherbestimmten Operation an den niederwertigen m-Bit-Daten in den Speicher geschrieben wird und ein spezifischer Opera­ tionszyklus, während welchem ein Ergebnis der vorherbestimm­ ten Operation an den höherwertigen m-Bit-Daten in den Spei­ cher geschrieben wird, unterlassen wird.