JP2991121B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特にチタンシリサイド層を用いた電
極あるいは配線の構造およびその製法に関する。The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a structure of an electrode or a wiring using a titanium silicide layer and a method for manufacturing the same.

【０００２】[0002]

【従来の技術】半導体素子の微細化および高密度化は依
然として精力的に進められている。そして、現在では
０．１５μｍ程度の寸法基準で設計されるメモリデバイ
スあるいはロジックデバイス等の超高集積の半導体デバ
イスが開発試作されている。このような半導体デバイス
の高集積化に伴って、ゲート電極幅あるいは拡散層幅の
寸法の縮小およびその膜厚あるいは層厚の低減が特に重
要になってくる。2. Description of the Related Art Miniaturization and high density of semiconductor devices are still being vigorously pursued. At present, an ultra-highly integrated semiconductor device such as a memory device or a logic device designed on the basis of a dimension of about 0.15 μm is being developed and prototyped. With such high integration of semiconductor devices, it has become particularly important to reduce the size of the gate electrode width or diffusion layer width and the thickness or layer thickness thereof.

【０００３】このなかで、ゲート電極あるいは配線幅の
縮小およびその膜厚の低減は、必然的にこれらの電気抵
抗の増加をまねき、回路動作の遅延を引き起こすように
なる。そこで、微細化された半導体素子においては、ゲ
ート電極材料あるいは配線材料に用いられる高融点金属
シリサイドの低抵抗化技術は必須の技術として重要視さ
れている。特に、高融点金属としてチタン金属を用いた
シリサイド化技術は、シリサイド層の抵抗を最も低くで
きるため、微細構造の絶縁ゲート電界効果トランジスタ
（以下、ＭＯＳトランジスタと呼称する）にとり必須と
なる。[0003] Among them, a reduction in the width of the gate electrode or the wiring and a reduction in the film thickness inevitably lead to an increase in the electric resistance, thereby causing a delay in circuit operation. Therefore, in a miniaturized semiconductor element, a technique for reducing the resistance of a high melting point metal silicide used for a gate electrode material or a wiring material is regarded as an essential technique. In particular, the silicidation technique using titanium metal as the refractory metal is indispensable for an insulated gate field effect transistor (hereinafter, referred to as a MOS transistor) having a fine structure because the resistance of the silicide layer can be minimized.

【０００４】しかし、一般にこのチタン金属は反応性が
高く、チタンシリサイド層形成あるいはチタンポリサイ
ド層形成の制御が難しい。このために、チタン金属のシ
リサイド化において種々の検討がなされている。However, this titanium metal generally has high reactivity, and it is difficult to control the formation of a titanium silicide layer or the formation of a titanium polycide layer. For this reason, various studies have been made on silicidation of titanium metal.

【０００５】以下、チタンシリサイド層の従来の形成技
術として、特開平２−３５７１７号公報に記載されてい
る技術を図７および図８に基づいて説明する。図７およ
び図８は、チタンシリサイド層をポリサイドゲート電極
としてＭＯＳトランジスタのゲート電極に適用する場合
の工程順の断面図である。Hereinafter, as a conventional technique for forming a titanium silicide layer, a technique described in Japanese Patent Application Laid-Open No. 2-35717 will be described with reference to FIGS. 7 and 8 are cross-sectional views in the order of steps when a titanium silicide layer is applied to a gate electrode of a MOS transistor as a polycide gate electrode.

【０００６】図７（ａ）に示すように、シリコン基板１
０１の表面に選択的に素子分離絶縁膜１０２が形成され
る。そして、素子分離絶縁膜１０２の形成されていない
領域にゲート絶縁膜１０３が形成される。次に、全面に
減圧での化学気相成長（ＣＶＤ）法によってリン不純物
を含む多結晶シリコン膜１０４が堆積される。[0006] As shown in FIG. 7 (a), the silicon substrate 1
The element isolation insulating film 102 is selectively formed on the surface of the semiconductor device 01. Then, a gate insulating film 103 is formed in a region where the element isolation insulating film 102 is not formed. Next, a polycrystalline silicon film 104 containing a phosphorus impurity is deposited on the entire surface by a chemical vapor deposition (CVD) method under reduced pressure.

【０００７】次に、この多結晶シリコン膜１０４は９０
０℃程度の熱処理を施される。これにより、多結晶シリ
コン膜の結晶粒は成長し安定化する。Next, the polycrystalline silicon film 104
Heat treatment at about 0 ° C. is performed. Thereby, the crystal grains of the polycrystalline silicon film grow and stabilize.

【０００８】次に、図７（ｂ）に示すようにスパッタ法
によってチタンシリサイド膜１０５が形成される。次
に、再び熱処理が施されチタンシリサイド膜１０５が低
抵抗化される。そして、図７（ｃ）に示すように、多結
晶シリコン膜１０４およびチタンシリサイド膜１０５が
選択的にエッチングされ、ゲートポリシリコン層１０６
とゲートシリサイド層１０７が形成される。このように
して、ゲートポリシリコン層１０６とゲートシリサイド
層１０７とで構成されるポリサイドゲート電極が形成さ
れる。次に、図７（ｄ）に示すようにこのポリサイドゲ
ート電極および素子分離絶縁膜１０２をマスクにしてヒ
素等の不純物がイオン注入され不純物活性化のための熱
処理が施され、シリコン基板１０１の表面に拡散層１０
８が形成される。これらの拡散層１０８がＭＯＳトラン
ジスタのソースおよびドレインとなる。Next, as shown in FIG. 7B, a titanium silicide film 105 is formed by a sputtering method. Next, heat treatment is performed again to lower the resistance of the titanium silicide film 105. Then, as shown in FIG. 7C, the polycrystalline silicon film 104 and the titanium silicide film 105 are selectively etched to form a gate polysilicon layer 106.
And a gate silicide layer 107 are formed. Thus, a polycide gate electrode composed of the gate polysilicon layer 106 and the gate silicide layer 107 is formed. Next, as shown in FIG. 7D, impurities such as arsenic are ion-implanted using the polycide gate electrode and the element isolation insulating film 102 as a mask, and a heat treatment for activating the impurities is performed. Diffusion layer 10 on the surface
8 are formed. These diffusion layers 108 become the source and drain of the MOS transistor.

【０００９】以上のようにして、ポリシリコン層とチタ
ンシリサイド層とで構成されるチタンポリサイドをゲー
ト電極とするＭＯＳトランジスタが形成される。As described above, a MOS transistor having a gate electrode of titanium polycide formed of a polysilicon layer and a titanium silicide layer is formed.

【００１０】[0010]

【発明が解決しようとする課題】上述したような従来の
チタンシリサイド層の形成方法では、ソースおよびドレ
インの拡散層の不純物活性化のための熱処理工程あるい
は層間絶縁膜の平坦化のための熱処理工程で、チタンシ
リサイド層の凝集あるいはチタンシリサイド層中でのシ
リコン析出が起こる。このチタンシリサイド層の凝集や
シリコン析出のため、ポリシリコン層とチタンシリサイ
ド層とで構成されるゲート電極の抵抗値がばらつくよう
になる。In the conventional method of forming a titanium silicide layer as described above, a heat treatment step for activating impurities in the source and drain diffusion layers or a heat treatment step for flattening the interlayer insulating film. Then, aggregation of the titanium silicide layer or precipitation of silicon in the titanium silicide layer occurs. Due to the aggregation of the titanium silicide layer and the deposition of silicon, the resistance of the gate electrode composed of the polysilicon layer and the titanium silicide layer varies.

【００１１】チタンシリサイド層は、７００℃程度の熱
処理では電気抵抗率の高い結晶構造すなわちＣ４９構造
のシリサイド層である。しかし、このようなチタンシリ
サイド層は、８５０℃程度の熱処理では電気抵抗率の低
い結晶構造すなわちＣ５４構造のシリサイド層に相転移
する。The titanium silicide layer has a crystal structure having a high electrical resistivity when heat-treated at about 700 ° C., that is, a silicide layer having a C49 structure. However, such a titanium silicide layer undergoes a phase transition to a crystal structure having a low electrical resistivity, that is, a silicide layer having a C54 structure by heat treatment at about 850 ° C.

【００１２】しかし、従来の技術ではチタンシリサイド
層の電気抵抗の低減には限界がある。これについて、図
８に基づいて説明する。図８は、拡散層の不純物活性化
のための熱処理すなわち８５０℃での熱処理後のゲート
電極の断面を模式的に示したものである。However, there is a limit to the reduction in electric resistance of the titanium silicide layer in the conventional technology. This will be described with reference to FIG. FIG. 8 schematically shows a cross section of the gate electrode after a heat treatment for activating impurities in the diffusion layer, that is, a heat treatment at 850 ° C.

【００１３】図８に示すように、ゲートポリシリコン層
にはリン不純物を含有するシリコン結晶粒１０９が形成
されている。そして、ゲートチタンシリサイド層にはＣ
５４構造のチタンシリサイド結晶粒１１０が形成され
る。また、このチタンシリサイド結晶粒１１０の間に
は、上記８５０℃の熱処理で形成されるシリコン析出物
１１１が形成される。このシリコン析出物１１１には、
ゲートポリシリコン層のリン不純物あるいはソース／ド
レイン用のイオン不純物が含有されるが、このシリコン
析出物の電気抵抗は非常に高くなる。このように、チタ
ンシリサイド層の熱処理でＣ５４構造にしても、このシ
リコン析出物のために抵抗値は低減しなくなる。As shown in FIG. 8, silicon crystal grains 109 containing a phosphorus impurity are formed in the gate polysilicon layer. The gate titanium silicide layer has C
Titanium silicide crystal grains 110 having a 54 structure are formed. Further, silicon precipitates 111 formed by the heat treatment at 850 ° C. are formed between the titanium silicide crystal grains 110. This silicon precipitate 111 includes:
Although the gate polysilicon layer contains phosphorus impurities or source / drain ionic impurities, the electrical resistance of the silicon precipitate becomes extremely high. As described above, even if the titanium silicide layer is heat-treated to have a C54 structure, the resistance is not reduced due to the silicon precipitate.

【００１４】本発明の目的は、チタンシリサイド層の抵
抗値の低下を容易にすると共に抵抗値のバラツキを低減
し、安定したシリサイド層の形成を可能にする半導体装
置およびその製造方法を提供することにある。An object of the present invention is to provide a semiconductor device and a method of manufacturing the same, which facilitate formation of a stable silicide layer by easily reducing the resistance value of a titanium silicide layer and reducing the variation in the resistance value. It is in.

【００１５】[0015]

【課題を解決するための手段】このために本発明の半導
体装置では、半導体基板上の所定の領域に、チタンとは
異なる種類の高融点金属を含有するチタンシリサイド層
が形成されている。For this purpose, in the semiconductor device of the present invention, a titanium silicide layer containing a refractory metal different from titanium is formed in a predetermined region on a semiconductor substrate.

【００１６】ここで、前記チタンとは異なる高融点金属
がタングステンであり、前記チタンシリサイド層中のタ
ングステン濃度は０．１ａｔ％〜１０ａｔ％の範囲に設
定されている。Here, the refractory metal different from titanium is tungsten, and the tungsten concentration in the titanium silicide layer is set in the range of 0.1 at% to 10 at%.

【００１７】また、前記チタンとは異なる種類の高融点
金属は前記チタンシリサイド層の結晶粒界に固着してい
る。Further, a high melting point metal different from titanium is fixed to the crystal grain boundary of the titanium silicide layer.

【００１８】このようなチタンシリサイド層はポリシリ
コン層上に積層して形成され、絶縁ゲート電界効果トラ
ンジスタのゲート電極となっている。Such a titanium silicide layer is formed by being laminated on a polysilicon layer, and serves as a gate electrode of an insulated gate field effect transistor.

【００１９】あるいは、前記チタンシリサイド層は絶縁
膜上に形成され、シリサイド配線となっている。Alternatively, the titanium silicide layer is formed on an insulating film to form a silicide wiring.

【００２０】本発明の半導体装置の製造方法は、半導体
基板上に絶縁膜を介してポリシリコン層を堆積させる工
程と、チタンとは異なる種類の高融点金属を含有するチ
タン・シリコン合金をターゲットにしたスパッタ法で、
チタンとは異なる前記高融点金属を含有するチタンシリ
サイド層を前記ポリシリコン層に積層して形成する工程
と、前記チタンシリサイド層に熱処理を施す工程とを含
む。ここで、前記チタンとは異なる種類の高融点金属が
タングステンであり、前記チタンシリサイド層中のタン
グステン濃度が０．１ａｔ％〜１０ａｔ％の範囲になる
ように設定されるとよい。 According to the method of manufacturing a semiconductor device of the present invention, there is provided a step of depositing a polysilicon layer on a semiconductor substrate via an insulating film, and using a titanium-silicon alloy containing a refractory metal of a type different from titanium as a target. The sputtering method
A step of laminating and forming a titanium silicide layer containing the refractory metal different from titanium on the polysilicon layer; and a step of subjecting the titanium silicide layer to a heat treatment. Here, a different kind of high melting point metal from titanium is used.
Tungsten, and the titanium in the titanium silicide layer
Gusten concentration is in the range of 0.1 at% to 10 at%
It is good to be set as follows.

【００２１】上記工程で、チタンとは異なる種類の高融
点金属がタングステンの場合、前記熱処理の温度が８０
０℃以上になるように設定される。In the above process, when the high melting point metal different from titanium is tungsten, the temperature of the heat treatment is set to 80.
It is set to be 0 ° C. or higher.

【００２２】あるいは、本発明の半導体装置の製造方法
は、半導体基板上に形成された絶縁膜表面に、チタンと
は異なる種類の高融点金属を含有するチタン・シリコン
合金をターゲットにしたスパッタ法で、チタンとは異な
る前記高融点金属を含有するチタンシリサイド層を形成
する工程と、前記チタンシリサイド層に熱処理を施す工
程とを含む。ここで、前記チタンとは異なる種類の高融
点金属がタングステンであり、前記チタンシリサイド層
中のタングステン濃度が０．１ａｔ％〜１０ａｔ％の範
囲になるように設定されるとよい。そして、チタンとは
異なる高融点金属がタングステンの場合、前記熱処理の
温度は８５０℃以上になるように設定される。Alternatively, a method of manufacturing a semiconductor device according to the present invention is a sputtering method in which a surface of an insulating film formed on a semiconductor substrate is targeted with a titanium-silicon alloy containing a refractory metal different from titanium. Forming a titanium silicide layer containing the high melting point metal different from titanium, and performing a heat treatment on the titanium silicide layer. Here, a different type of high-melting titanium
The point metal is tungsten, and the titanium silicide layer
Tungsten concentration in the range of 0.1 at% to 10 at%
It is good to set so that it may be surrounded. When the refractory metal different from titanium is tungsten, the temperature of the heat treatment is set to be 850 ° C. or higher.

【００２３】本発明のように、チタンシリサイド層にチ
タンとは別種の高融点金属、例えばタングステンが混入
すると、このタングステン等の高融点金属はその後の熱
処理でチタンシリサイド結晶の粒界に固着するようにな
る。As in the present invention, when a high melting point metal other than titanium, for example, tungsten is mixed into the titanium silicide layer, the high melting point metal such as tungsten is fixed to the grain boundary of the titanium silicide crystal by a subsequent heat treatment. become.

【００２４】そして、８００〜８５０℃程度の熱処理を
受けたチタンシリサイド層には低抵抗となるＣ５４構造
のチタンシリサイド結晶粒が形成される。また、このチ
タンシリサイド結晶粒の間には、上記の熱処理でシリコ
ンが析出しようとする。しかし、この場合にはチタンシ
リサイド層とシリコン析出物の結晶粒界にタングステン
等の高融点金属が固着するため、シリコン析出が抑制さ
れるようになる。そして、無秩序なシリコン析出が抑制
されチタンシリサイド層の層抵抗のバラツキは低減す
る。また、結晶界面に固着するタングステンは結晶界面
の表面エネルギーを高くするため、シリコン析出結晶の
粗大化を抑制する。そして、チタンシリサイド層の層抵
抗の増大は抑えられる。In the titanium silicide layer which has been subjected to the heat treatment at about 800 to 850 ° C., titanium silicide crystal grains having a C54 structure having a low resistance are formed. Further, silicon tends to precipitate between the titanium silicide crystal grains by the above-described heat treatment. However, in this case, a high-melting-point metal such as tungsten adheres to the crystal grain boundary between the titanium silicide layer and the silicon precipitate, so that silicon precipitation is suppressed. Then, disordered silicon deposition is suppressed, and variations in the layer resistance of the titanium silicide layer are reduced. In addition, since tungsten fixed to the crystal interface increases the surface energy of the crystal interface, it suppresses the coarsening of the precipitated silicon crystal. Then, an increase in the layer resistance of the titanium silicide layer is suppressed.

【００２５】また、チタンシリサイド層に含有されるチ
タンとは異なる高融点金属は、熱処理工程でチタンシリ
サイド層の凝集を抑制する働きを有し、高温の熱処理で
の抵抗増大を防止するようになる。Further, the high melting point metal different from titanium contained in the titanium silicide layer has a function of suppressing aggregation of the titanium silicide layer in the heat treatment step, and prevents an increase in resistance due to high temperature heat treatment. .

【００２６】[0026]

【発明の実施の形態】次に、本発明の第１の実施の形態
を図１乃至図３に基づいて説明する。図１は本発明をＭ
ＯＳトランジスタのゲート電極に適用する場合であり、
その製造工程順の断面図である。また、図２はチタンシ
リサイド層に混入されるタングステン量とチタンポリサ
イド層の層抵抗との関係を示すグラフである。そして、
図３はこのチタンポリサイド層の層抵抗の熱処理温度依
存性を示すグラフである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, a first embodiment of the present invention will be described with reference to FIGS. FIG.
This is applied to the gate electrode of an OS transistor.
It is sectional drawing of the order of the manufacturing process. FIG. 2 is a graph showing the relationship between the amount of tungsten mixed in the titanium silicide layer and the layer resistance of the titanium polycide layer. And
FIG. 3 is a graph showing the heat treatment temperature dependence of the layer resistance of the titanium polycide layer.

【００２７】図１（ａ）に示すように、従来の技術と同
様に、例えば導電型がＰ型のシリコン基板１上に選択的
に素子分離絶縁膜２が形成される。ここで、この素子分
離絶縁膜２は膜厚が３００ｎｍのシリコン酸化膜であ
る。そして、素子分離絶縁膜２の形成されていないシリ
コン基板上にゲート絶縁膜３が形成される。このゲート
絶縁膜３は膜厚が８ｎｍのシリコン酸化膜である。As shown in FIG. 1A, an element isolation insulating film 2 is selectively formed on a P-type silicon substrate 1, for example, as in the prior art. Here, the element isolation insulating film 2 is a silicon oxide film having a thickness of 300 nm. Then, the gate insulating film 3 is formed on the silicon substrate on which the element isolation insulating film 2 is not formed. This gate insulating film 3 is a silicon oxide film having a thickness of 8 nm.

【００２８】次に、全面に減圧ＣＶＤ法でリン不純物を
含む膜厚が５０ｎｍの多結晶シリコン膜４が堆積され
る。Next, a 50 nm-thick polycrystalline silicon film 4 containing a phosphorus impurity is deposited on the entire surface by low pressure CVD.

【００２９】次に、図１（ｂ）に示すようにスパッタ法
によって膜厚が１００ｎｍのＷ（タングステン）含有チ
タンシリサイド膜５が形成される。ここで、Ｗ含有チタ
ンシリサイド膜５に含まれるＷの濃度は１ａｔ（原子）
％である。このＷ含有チタンシリサイド膜５のスパッタ
では、スパッタのターゲットとして２ａｔ％のＷ原子を
含有しシリコンとチタンの組成比が２〜３のチタン・シ
リコン合金が用いられる。また、スパッタ電力は１〜５
ｋＷ、ガス圧力は１〜２０ｍＴｏｒｒ、基板温度は２０
０〜５００℃にそれぞれ設定される。Next, as shown in FIG. 1B, a W (tungsten) -containing titanium silicide film 5 having a thickness of 100 nm is formed by a sputtering method. Here, the concentration of W contained in the W-containing titanium silicide film 5 is 1 at (atom).
%. In the sputtering of the W-containing titanium silicide film 5, a titanium-silicon alloy containing 2 at% of W atoms and having a composition ratio of silicon to titanium of 2 to 3 is used as a sputtering target. The sputtering power is 1 to 5
kW, gas pressure is 1-20 mTorr, substrate temperature is 20
It is set to 0 to 500 ° C., respectively.

【００３０】次に、図１（ｃ）に示すように、フォトリ
ソグラフィ技術とドライエッチング技術とでＷ含有チタ
ンシリサイド膜５および多結晶シリコン膜４とが順次に
エッチングされパターニングされる。そして、ゲートポ
リシリコン層６とゲートシリサイド層７とが形成され
る。このようにして、ＭＯＳトランジスタのポリサイド
ゲート電極が形成される。このポリサイドゲート電極は
チタンポリサイド層で形成されることになる。Next, as shown in FIG. 1C , the W- containing titanium silicide film 5 and the polycrystalline silicon film 4 are sequentially etched and patterned by a photolithography technique and a dry etching technique. Then, a gate polysilicon layer 6 and a gate silicide layer 7 are formed. Thus, a polycide gate electrode of the MOS transistor is formed. This polycide gate electrode is formed of a titanium polycide layer.

【００３１】次に、図１（ｄ）に示すように、このポリ
サイドゲート電極および素子分離絶縁膜２をマスクにし
てヒ素等の不純物がイオン注入され、不純物活性化のた
めの熱処理が８５０℃でなされる。ここで、この熱処理
は急速急冷のランプ・アニールである。この熱処理によ
り、ゲートシリサイド層７がＣ５４構造に変換されると
共にシリコン基板１の表面に拡散層８が形成されること
になる。そして、拡散層８がＭＯＳトランジスタのソー
スおよびドレインとなる。以上のようにして、本発明の
チタンポリサイド層をゲート電極とするＭＯＳトランジ
スタが形成されるようになる。Then, as shown in FIG. 1D, impurities such as arsenic are ion-implanted using the polycide gate electrode and the element isolation insulating film 2 as a mask, and a heat treatment for activating the impurities is performed at 850 ° C. Made in. Here, this heat treatment is rapid quenching lamp annealing. By this heat treatment, the gate silicide layer 7 is converted into the C54 structure, and the diffusion layer 8 is formed on the surface of the silicon substrate 1. Then, the diffusion layer 8 becomes a source and a drain of the MOS transistor. As described above, a MOS transistor using the titanium polycide layer of the present invention as a gate electrode is formed.

【００３２】この実施の形態では、Ｗ含有チタンシリサ
イド膜５および多結晶シリコン膜４がパターニングさ
れ、ゲートシリサイド層７およびゲートポリシリコン層
６が形成された後にＣ５４構造にするための熱処理が施
される。In this embodiment, the W-containing titanium silicide film 5 and the polycrystalline silicon film 4 are patterned, and after the gate silicide layer 7 and the gate polysilicon layer 6 are formed, a heat treatment for forming a C54 structure is performed. You.

【００３３】このＣ５４に変換するための熱処理は、Ｗ
含有チタンシリサイド膜５および多結晶シリコン膜４の
パターニング前に行われてもよい。すなわち、図１
（ｂ）に示すように、ゲート絶縁膜３上に多結晶シリコ
ン膜４およびＷ含有チタンシリサイド膜５が積層して形
成された後に８００℃でのランプ・アニールがなされて
もよい。The heat treatment for converting to C54 is W
It may be performed before the patterning of the containing titanium silicide film 5 and the polycrystalline silicon film 4. That is, FIG.
As shown in (b), after the polycrystalline silicon film 4 and the W-containing titanium silicide film 5 are formed on the gate insulating film 3 by lamination, lamp annealing at 800 ° C. may be performed.

【００３４】上述したような本発明によるチタンシリサ
イド層の形成方法では、チタンシリサイド層の凝集やシ
リコン析出が減少するため、ポリシリコン層とチタンシ
リサイド層とで構成されるゲート電極の抵抗値のバラツ
キが低減される。例えば、Ｗがチタンシリサイド層に１
ａｔ％含有される場合では、膜厚１００ｎｍの層抵抗値
は２〜２．５Ω／□の範囲内に抑えられる。これに対
し、Ｗを含まないチタンシリサイド層の場合には、同様
の層抵抗は２〜２５Ω／□と大きくばらつくようにな
る。In the method of forming a titanium silicide layer according to the present invention as described above, since the aggregation of the titanium silicide layer and the deposition of silicon are reduced, the resistance value of the gate electrode composed of the polysilicon layer and the titanium silicide layer varies. Is reduced. For example, if W is 1 in the titanium silicide layer
In the case where the content is at%, the layer resistance value at a film thickness of 100 nm is suppressed within the range of 2 to 2.5 Ω / □. On the other hand, in the case of a titanium silicide layer containing no W, the same layer resistance greatly varies from 2 to 25 Ω / □.

【００３５】また、このようなチタンシリサイド層で
は、電気抵抗率の低い結晶構造すなわちＣ５４構造のシ
リサイド層にした場合にシリコン析出が少なく、チタン
シリサイド層の抵抗は低減するようになる。Further, in such a titanium silicide layer, when a crystal structure having a low electric resistivity, that is, a silicide layer having a C54 structure is formed, silicon precipitation is small, and the resistance of the titanium silicide layer is reduced.

【００３６】このようなＷ含有の効果は、チタンシリサ
イド膜中のＷの濃度によって変わってくる。これについ
て図２に従って説明する。The effect of containing W changes depending on the concentration of W in the titanium silicide film. This will be described with reference to FIG.

【００３７】図２は、ポリシリコン層上に膜厚１００ｎ
ｍのチタンシリサイド層が形成され、８５０℃の炉内で
３０分間熱処理がなされた後のポリサイドゲート電極の
層抵抗について示す。ここで、ポリサイドゲート電極の
層抵抗はチタンシリサイド層の層抵抗にほぼ等しくなっ
ている。これは、チタンシリサイド層の層抵抗がポリシ
リコン層のそれの１／１０以下であるためである。FIG. 2 shows a film having a thickness of 100 n on the polysilicon layer.
The layer resistance of the polycide gate electrode after forming a titanium silicide layer of m and performing a heat treatment in a furnace at 850 ° C. for 30 minutes is shown. Here, the layer resistance of the polycide gate electrode is substantially equal to the layer resistance of the titanium silicide layer. This is because the layer resistance of the titanium silicide layer is 1/10 or less of that of the polysilicon layer.

【００３８】図２から判るように、チタンシリサイド層
中のＷ含有濃度が０．０５ａｔ％ではポリサイドゲート
電極の層抵抗は２〜２０Ω／□とＷが含有されない場合
と同程度にばらつく。Ｗ含有濃度が０．１ａｔ％になる
と、ポリサイドゲート電極の層抵抗のバラツキは急激に
減少し２〜６Ω／□程度になる。そして、Ｗ含有濃度が
さらに大きくなると層抵抗のバラツキはほとんどなくな
る。As can be seen from FIG. 2, when the W content concentration in the titanium silicide layer is 0.05 at%, the layer resistance of the polycide gate electrode varies from 2 to 20 Ω / □, which is about the same as when W is not contained. When the W content concentration is 0.1 at%, the variation in the layer resistance of the polycide gate electrode is rapidly reduced to about 2 to 6 Ω / □. When the W-containing concentration is further increased, the variation in the layer resistance is almost eliminated.

【００３９】また、このポリサイドゲート電極の平均し
た層抵抗は、Ｗの含有濃度が１ａｔ％程度までは減少し
１ａｔ％近辺で最小値を示すようになる。そして、Ｗの
含有濃度が１ａｔ％を越えて増加すると、ポリサイドゲ
ート電極の層抵抗は徐々に増加するようになる。この層
抵抗の増加は、チタンシリサイド層中の一部のチタンが
タングステンに置き換えられるためと考えられる。The average layer resistance of the polycide gate electrode decreases until the W concentration is reduced to about 1 at%, and reaches a minimum value near 1 at%. When the concentration of W exceeds 1 at%, the layer resistance of the polycide gate electrode gradually increases. It is considered that this increase in the layer resistance is due to the fact that part of titanium in the titanium silicide layer is replaced by tungsten.

【００４０】上述したように、層抵抗のバラツキを低減
するためには、Ｗの含有濃度は０．１ａｔ％以上になる
ようにするのがよい。この程度の層抵抗のバラツキは半
導体装置にとって全く問題にならない。また、低い層抵
抗値を確保するためには、Ｗの含有濃度は１０ａｔ％以
下になるようにするのがよい。この濃度以下では、Ｗが
含有されない場合のポリサイドゲート電極の層抵抗以下
の値が確保できるようになる。As described above, in order to reduce the variation in the layer resistance, it is preferable that the W content concentration is 0.1 at% or more. Such a variation in the layer resistance does not cause any problem for the semiconductor device. Further, in order to ensure a low layer resistance value, it is preferable that the W content concentration is 10 at% or less. Below this concentration, a value below the layer resistance of the polycide gate electrode when W is not contained can be secured.

【００４１】このＷ含有チタンシリサイド層の層抵抗
は、シリサイド化の熱処理温度に依存する。図３は、ポ
リシリコン層上に形成されたＷ含有チタンシリサイド層
の層抵抗とシリサイド化の温度（ランプ・アニールの温
度）との関係を示すグラフである。ここで、層抵抗はこ
のポリサイドゲート電極の層抵抗であるが、チタンシリ
サイド層の層抵抗と同一と考えてよい。The layer resistance of this W-containing titanium silicide layer depends on the heat treatment temperature for silicidation. FIG. 3 is a graph showing the relationship between the layer resistance of the W-containing titanium silicide layer formed on the polysilicon layer and the temperature of silicidation (temperature of lamp annealing). Here, the layer resistance is the layer resistance of the polycide gate electrode, and may be considered to be the same as the layer resistance of the titanium silicide layer.

【００４２】図３から判るように、チタンシリサイド層
の層抵抗は８００℃で急激に変化する。処理温度が８０
０℃以下では温度とともに緩やかに減少し、８００℃で
大幅に低下し、それ以上の温度ではほとんど変化しなく
なる。このような層抵抗のシリサイド化の温度依存性は
チタンシリサイド層の膜厚にはよらない。また、Ｗ含有
濃度が０．１〜１０ａｔ％の範囲では、Ｗ濃度にも依存
しない。As can be seen from FIG. 3, the layer resistance of the titanium silicide layer changes rapidly at 800.degree. Processing temperature is 80
At 0 ° C. or lower, the temperature gradually decreases with temperature. At 800 ° C., the temperature gradually decreases. Such temperature dependency of silicidation of the layer resistance does not depend on the thickness of the titanium silicide layer. Further, when the W content concentration is in the range of 0.1 to 10 at%, it does not depend on the W concentration.

【００４３】本発明の効果は以下のようにして生じるも
のと考えられる。すなわち、図４に示すように、ポリシ
リコン層にはリン不純物を含有するシリコン結晶粒９が
形成されている。そして、８５０℃程度の熱処理を受け
たチタンシリサイド層にはＣ５４構造のチタンシリサイ
ド結晶粒１０が形成される。また、このチタンシリサイ
ド結晶粒１０の間には、上記８５０℃の熱処理で形成さ
れるシリコン析出物１１が形成される。しかし、この場
合にはチタンシリサイド層１０とシリコン析出物１１の
結晶粒界にタングステン１２が固着する。It is considered that the effect of the present invention is produced as follows. That is, as shown in FIG. 4, silicon crystal grains 9 containing phosphorus impurities are formed in the polysilicon layer. Then, titanium silicide crystal grains 10 having a C54 structure are formed in the titanium silicide layer that has been subjected to the heat treatment at about 850 ° C. Further, between the titanium silicide crystal grains 10, a silicon precipitate 11 formed by the heat treatment at 850 ° C. is formed. However, in this case, tungsten 12 adheres to the crystal grain boundary between titanium silicide layer 10 and silicon precipitate 11.

【００４４】この結晶粒界に固着するタングステン１２
は無秩序なシリコン析出を抑制するようになるため、チ
タンシリサイド層の層抵抗のバラツキは低減する。ま
た、結晶粒界に固着するタングステンは結晶粒界の表面
エネルギーを高くするため、シリコン析出結晶の粗大化
を抑制する。そして、チタンシリサイド層の層抵抗の増
大が抑えられる。Tungsten 12 adhered to the crystal grain boundary
Will suppress disordered silicon deposition, thereby reducing the variation in the layer resistance of the titanium silicide layer. In addition, since tungsten fixed to the crystal grain boundaries increases the surface energy of the crystal grain boundaries, it suppresses coarsening of silicon precipitated crystals. Then, an increase in the layer resistance of the titanium silicide layer is suppressed.

【００４５】このようなチタンシリサイド層中でのタン
グテンの効果は、他の高融点金属でもみられる。例え
ば、タングステンの代わりにモリブデン、ジルコニウム
あるいはハフニウムをチタンシリサイド層に含有させて
も同様の効果が生じる。但し、これらの場合には、必要
とされる含有濃度は高融点金属の種類で異なる。The effect of tungsten in such a titanium silicide layer can be seen in other refractory metals. For example, the same effect can be obtained even if molybdenum, zirconium or hafnium is contained in the titanium silicide layer instead of tungsten. However, in these cases, the required content concentration differs depending on the type of the high melting point metal.

【００４６】次に、本発明の第２の実施の形態を図５お
よび図６に基づいて説明する。これは、Ｗ含有のチタン
シリサイド層が配線として用いられる場合である。ここ
で、図５はこの配線の形成工程順の断面図であり、図６
はこのチタンシリサイド層の層抵抗の熱処理温度依存性
を示すグラフである。Next, a second embodiment of the present invention will be described with reference to FIGS. This is the case where a W-containing titanium silicide layer is used as a wiring. Here, FIG. 5 is a cross-sectional view in the order of forming the wiring, and FIG.
Is a graph showing the heat treatment temperature dependence of the layer resistance of the titanium silicide layer.

【００４７】図５（ａ）に示すように、例えば導電型が
Ｐ型のシリコン基板１上に選択的に素子分離絶縁膜２が
形成される。ここで、この素子分離絶縁膜２は膜厚が３
００ｎｍのシリコン酸化膜である。そして、素子分離絶
縁膜２の形成されていないシリコン基板表面に拡散層８
が形成される。そして、全体を被覆する層間絶縁膜１３
が形成される。ここで、この層間絶縁膜１３はＣＶＤ法
で堆積され化学的機械研磨（ＣＭＰ）法等で平坦化され
た膜厚５００ｎｍのシリコン酸化膜である。As shown in FIG. 5A, for example, an element isolation insulating film 2 is selectively formed on a silicon substrate 1 having a P-type conductivity. Here, the element isolation insulating film 2 has a thickness of 3
This is a 00 nm silicon oxide film. Then, a diffusion layer 8 is formed on the surface of the silicon substrate on which the element isolation insulating film 2 is not formed.
Is formed. Then, the interlayer insulating film 13 covering the whole
Is formed. Here, the interlayer insulating film 13 is a 500 nm-thick silicon oxide film deposited by a CVD method and planarized by a chemical mechanical polishing (CMP) method or the like.

【００４８】次に、図５（ｂ）に示すように拡散層８上
の層間絶縁膜１３にコンタクト孔１４が形成される。Next, as shown in FIG. 5B, a contact hole 14 is formed in the interlayer insulating film 13 on the diffusion layer 8.

【００４９】次に、図５（ｃ）に示すようにスパッタ法
によって膜厚が２００ｎｍのＷ含有チタンシリサイド膜
５が形成される。ここで、Ｗ含有チタンシリサイド膜５
に含まれるＷの濃度は２ａｔ％である。このＷ含有チタ
ンシリサイド膜５のスパッタでは、スパッタのターゲッ
トとして３ａｔ％のＷ原子を含有しシリコンとチタンの
組成比が２〜３のチタン・シリコン合金が用いられる。
なお、第１の実施の形態と同様に、スパッタ電力は１〜
５ｋＷ、ガス圧力は１〜２０ｍＴｏｒｒ、基板温度は２
００〜５００℃にそれぞれ設定される。Next, as shown in FIG. 5C, a W-containing titanium silicide film 5 having a thickness of 200 nm is formed by a sputtering method. Here, the W-containing titanium silicide film 5
Is 2 at%. In the sputtering of the W-containing titanium silicide film 5, a titanium-silicon alloy containing 3 at% of W atoms and having a composition ratio of silicon to titanium of 2 to 3 is used as a sputtering target.
In addition, as in the first embodiment, the sputtering power is 1 to
5 kW, gas pressure 1-20 mTorr, substrate temperature 2
The temperature is set at 00 to 500 ° C, respectively.

【００５０】次に、図５（ｄ）に示すように、フォトリ
ソグラフィ技術とドライエッチング技術とでＷ含有チタ
ンシリサイド膜５がパターニングされ、シリサイド配線
層１５が形成される。このシリサイド配線層１５は拡散
層８に電気接続され、層間絶縁膜１３上に配設される。
例えば、このようなシリサイド配線層はＤＲＡＭのビッ
ト線として使用される。Next, as shown in FIG. 5D, the W-containing titanium silicide film 5 is patterned by photolithography and dry etching to form a silicide wiring layer 15. This silicide wiring layer 15 is electrically connected to diffusion layer 8 and is provided on interlayer insulating film 13.
For example, such a silicide wiring layer is used as a bit line of a DRAM.

【００５１】次に、８５０℃の熱処理が施される。ここ
で、この熱処理は急速急冷のランプ・アニールである。
この熱処理により、シリサイド配線層７がＣ５４構造に
変換される。以上のようにして、本発明のチタンシリサ
イド層を配線層とする半導体装置が形成される。Next, a heat treatment at 850 ° C. is performed. Here, this heat treatment is rapid quenching lamp annealing.
By this heat treatment, the silicide wiring layer 7 is converted into a C54 structure. As described above, a semiconductor device using the titanium silicide layer of the present invention as a wiring layer is formed.

【００５２】このように配線層を形成することで、低抵
抗でしかもそのバラツキの小さいシリサイド配線層が形
成できるようになる。By forming the wiring layer in this manner, a silicide wiring layer having low resistance and small variation can be formed.

【００５３】このようにして形成されたシリサイド配線
層の層抵抗は、シリサイド化の熱処理温度に依存する。
図６は、シリコン酸化膜上に形成されたＷ含有チタンシ
リサイド層の層抵抗とシリサイド化の温度（ランプ・ア
ニールの温度）との関係を示すグラフである。The layer resistance of the silicide wiring layer thus formed depends on the heat treatment temperature for silicidation.
FIG. 6 is a graph showing the relationship between the layer resistance of the W-containing titanium silicide layer formed on the silicon oxide film and the silicidation temperature (temperature of lamp annealing).

【００５４】図６から判るように、チタンシリサイド層
の層抵抗は８５０℃で急激に変化する。すなわち、処理
温度が８５０℃以下では温度の上昇とともに緩やかに減
少し、８５０℃になると大幅に低下し、それ以上の温度
ではほとんど変化しなくなる。このような層抵抗のシリ
サイド化の温度依存性はチタンシリサイド層の膜厚には
よらない。また、Ｗ含有濃度が０．１〜１０ａｔ％の範
囲では、Ｗ濃度にも依存しない。このシリサイド化の温
度依存性より、シリサイド配線層の形成の場合にはシリ
サイド化の温度が８５０℃以上になるようにするとよい
ことが判る。As can be seen from FIG. 6, the layer resistance of the titanium silicide layer changes rapidly at 850 ° C. That is, when the processing temperature is 850 ° C. or lower, the temperature gradually decreases as the temperature increases, and when the processing temperature reaches 850 ° C., the temperature largely decreases. Such temperature dependency of silicidation of the layer resistance does not depend on the thickness of the titanium silicide layer. Further, when the W content concentration is in the range of 0.1 to 10 at%, it does not depend on the W concentration. From the temperature dependence of silicidation, it can be seen that in the case of forming a silicide wiring layer, the silicidation temperature should be 850 ° C. or higher.

【００５５】また、この実施の形態の場合でもチタンシ
リサイド層中のＷ含有濃度は、０．１〜１０ａｔ％の範
囲に設定されるのがよい。これは、第１の実施の形態で
説明したように、シリサイド配線層の抵抗のバラツキが
抑えられるとともに抵抗値が小さくなるためである。Also in the case of this embodiment, the W content concentration in the titanium silicide layer is preferably set in the range of 0.1 to 10 at%. This is because, as described in the first embodiment, the variation in the resistance of the silicide wiring layer is suppressed and the resistance value is reduced.

【００５６】また、このようなタングテンの効果は、第
１の実施の形態で説明したように他の高融点金属でもみ
られる。例えば、タングステンの代わりにモリブデン、
ジルコニウムあるいはハフニウムをチタンシリサイド層
に含有させても同様の効果が生じる。Further, the effect of such tongues can be seen in other refractory metals as described in the first embodiment. For example, molybdenum instead of tungsten,
The same effect is obtained even when zirconium or hafnium is contained in the titanium silicide layer.

【００５７】以上の実施の形態で説明した、チタンシリ
サイド層に他の高融点金属を微量に添加した場合の効果
は、チタンシリサイド層の熱処理でシリコン析出が起こ
る場合だけに限定されるものではない。このシリコン析
出が生じるのは、ＴｉＳｉXの組成でＸ値が２を越える
場合であるが、Ｘ値が２以下で熱処理が施されてもシリ
コン析出が生じないの場合でも、この高融点金属を微量
に添加する効果は同様にある。この場合の添加されたタ
ングステン等の高融点金属は、チタンシリサイド層が凝
集するのを抑制し層抵抗を安定化させるものと思われ
る。The effect of adding a small amount of another refractory metal to the titanium silicide layer, described in the above embodiment, is not limited to the case where silicon deposition occurs during the heat treatment of the titanium silicide layer. . This silicon precipitation occurs when the X value exceeds 2 in the composition of TiSi X. Even when the X value is 2 or less and no silicon precipitation occurs even when heat treatment is performed, this high melting point metal is used. The effect of adding a small amount is also the same. It is considered that the added high melting point metal such as tungsten in this case suppresses the aggregation of the titanium silicide layer and stabilizes the layer resistance.

【００５８】[0058]

【発明の効果】上述したような本発明のチタンシリサイ
ド層の形成方法では、チタンシリサイド層中に予めＷ等
のチタンとは異なる高融点金属が含有される。According to the method of forming a titanium silicide layer of the present invention as described above, a high melting point metal different from titanium such as W is previously contained in the titanium silicide layer.

【００５９】このために、半導体装置の製造工程で８０
０℃〜８５０℃程度の熱処理を受け、チタンシリサイド
層が電気抵抗率の低い結晶構造すなわちＣ５４構造のシ
リサイド層に相転移した後でも、その層抵抗値のバラツ
キは小さく抑えられる。For this reason, 80 in the manufacturing process of the semiconductor device.
Even after the titanium silicide layer undergoes a heat treatment at about 0 ° C. to 850 ° C. and undergoes a phase transition to a crystal structure having a low electric resistivity, that is, a silicide layer having a C54 structure, the variation in the layer resistance value can be kept small.

【００６０】また、チタンシリサイド層中のタングステ
ン等の高融点金属の含有濃度を最適化することで、チタ
ンシリサイド層の層抵抗値は小さくなる。By optimizing the concentration of the high melting point metal such as tungsten in the titanium silicide layer, the layer resistance of the titanium silicide layer is reduced.

【００６１】このようにして、本発明は、半導体素子が
微細化されゲート電極あるいは配線幅の縮小およびその
膜厚の低減がなされても、高性能で微細なＭＯＳトラン
ジスタを提供できるようになる。そして、高性能で高集
積化された半導体装置の実現を容易にする。As described above, the present invention can provide a high-performance and fine MOS transistor even when a semiconductor element is miniaturized and a gate electrode or a wiring width is reduced and its film thickness is reduced. Further, it is easy to realize a high-performance and highly integrated semiconductor device.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施の形態を説明するための製
造工程順の断面図である。FIG. 1 is a sectional view illustrating a first embodiment of the present invention in the order of manufacturing steps.

【図２】チタンポリサイド層の層抵抗のＷ含有濃度依存
性を示すグラフである。FIG. 2 is a graph showing the dependency of the layer resistance of a titanium polycide layer on the W content concentration.

【図３】上記チタンポリサイド層のアニール温度依存性
を示すグラフである。FIG. 3 is a graph showing the annealing temperature dependence of the titanium polycide layer.

【図４】本発明の効果を説明するためのポリサイドゲー
ト電極の断面図である。FIG. 4 is a cross-sectional view of a polycide gate electrode for explaining the effect of the present invention.

【図５】本発明の第２の実施の形態を説明するための製
造工程順の断面図である。FIG. 5 is a sectional view illustrating a second embodiment of the present invention in the order of manufacturing steps.

【図６】チタンシリサイド層のアニール温度依存性を示
すグラフである。FIG. 6 is a graph showing the annealing temperature dependence of a titanium silicide layer.

【図７】従来の技術を説明するための製造工程順の断面
図である。FIG. 7 is a cross-sectional view in the order of manufacturing steps for explaining a conventional technique.

【図８】上記技術で形成したポリサイドゲート電極の断
面図である。FIG. 8 is a sectional view of a polycide gate electrode formed by the above technique.

【符号の説明】[Explanation of symbols]

１，１０１ シリコン基板 ２，１０２ 素子分離絶縁膜 ３，１０３ ゲート絶縁膜 ４，１０４ 多結晶シリコン膜 ５ Ｗ含有チタンシリサイド膜 ６，１０６ ゲートポリシリコン層 ７，１０７ ゲートシリサイド層 ８，１０８ 拡散層 ９，１０９ シリコン結晶粒 １０，１１０ チタンシリサイド結晶粒 １１，１１１ シリコン析出物 １２ タングステン １３ 層間絶縁膜 １４ コンタクト孔 １５ シリサイド配線層 １０５ チタンシリサイド膜 DESCRIPTION OF SYMBOLS 1,101 Silicon substrate 2,102 Element isolation insulating film 3,103 Gate insulating film 4,104 Polycrystalline silicon film 5 W containing titanium silicide film 6,106 Gate polysilicon layer 7,107 Gate silicide layer 8,108 Diffusion layer 9 , 109 silicon crystal grain 10, 110 titanium silicide crystal grain 11, 111 silicon precipitate 12 tungsten 13 interlayer insulating film 14 contact hole 15 silicide wiring layer 105 titanium silicide film

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 21/28 301 H01L 21/3205 H01L 29/43 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 6 , DB name) H01L 29/78 H01L 21/28 301 H01L 21/3205 H01L 29/43

Claims (8)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 半導体基板上の所定の領域に、チタンと
は異なる種類の高融点金属を含有するチタンシリサイド
層が形成され、前記高融点金属が前記チタンシリサイド
層の結晶粒界に固着していることを特徴とする半導体装
置。1. A titanium silicide layer containing a refractory metal different from titanium is formed in a predetermined region on a semiconductor substrate, and the refractory metal adheres to a crystal grain boundary of the titanium silicide layer. A semiconductor device. 【請求項２】 前記チタンとは異なる高融点金属がタン
グステンであることを特徴とする請求項１記載の半導体
装置。2. The semiconductor device according to claim 1, wherein the refractory metal different from titanium is tungsten. 【請求項３】 半導体基板上の所定の領域に、タングス
テンを含有するチタンシリサイド層が形成され、前記タ
ングステン濃度が０．１ａｔ％〜１０ａｔ％の範囲に設
定されていることを特徴とする半導体装置。3. A semiconductor device, wherein a titanium silicide layer containing tungsten is formed in a predetermined region on a semiconductor substrate, and the tungsten concentration is set in a range of 0.1 at% to 10 at%. . 【請求項４】 前記タングステンが前記チタンシリサイ
ド層の結晶粒界に固着していることを特徴とする請求項
３記載の半導体装置。4. The semiconductor device according to claim 3, wherein said tungsten is fixed to a crystal grain boundary of said titanium silicide layer. 【請求項５】 前記チタンシリサイド層がポリシリコン
層上に積層して形成され、絶縁ゲート電界効果トランジ
スタのゲート電極となっていることを特徴とする請求項
１から請求項４のうち１つの請求項に記載の半導体装
置。5. The method according to claim 1, wherein said titanium silicide layer is formed by being laminated on a polysilicon layer, and serves as a gate electrode of an insulated gate field effect transistor. 13. The semiconductor device according to item 9. 【請求項６】 前記チタンシリサイド層が絶縁膜上に形
成され、シリサイド配線となっていることを特徴とする
請求項１から請求項４のうち１つの請求項に記載の半導
体装置。6. The semiconductor device according to claim 1, wherein said titanium silicide layer is formed on an insulating film to form a silicide wiring. 【請求項７】 半導体基板上に絶縁膜を介してポリシリ
コン層を堆積させる工程と、チタンとは異なる種類の高
融点金属を含有するチタン・シリコン合金をターゲット
にしたスパッタ法で、濃度が０．１ａｔ％〜１０ａｔ％
の範囲に設定されているタングステンを含有するチタン
シリサイド層を前記ポリシリコン層に積層して形成する
工程と、前記チタンシリサイド層に８００℃以上の温度
で熱処理を施す工程と、を含むことを特徴とする半導体
装置の製造方法。7. A step of depositing a polysilicon layer on a semiconductor substrate via an insulating film and a sputtering method using a titanium-silicon alloy containing a refractory metal of a type different from titanium as a target to obtain a concentration of 0. .1at% to 10at%
Forming a titanium silicide layer containing tungsten set in the range described above on the polysilicon layer, and subjecting the titanium silicide layer to a heat treatment at a temperature of 800 ° C. or more. Manufacturing method of a semiconductor device. 【請求項８】 半導体基板上に形成された絶縁膜表面
に、チタンとは異なる種類の高融点金属を含有するチタ
ン・シリコン合金をターゲットにしたスパッタ法で、濃
度が０．１ａｔ％〜１０ａｔ％の範囲に設定されている
タングステンを含有するチタンシリサイド層を形成する
工程と、前記チタンシリサイド層に８５０℃以上の温度
で熱処理を施す工程と、を含むことを特徴とする半導体
装置の製造方法。8. A surface of the insulating film formed on a semiconductor substrate, a sputtering method using a target of titanium-silicon alloy containing different types of high melting metal as titanium, concentrated
Forming a tungsten-containing titanium silicide layer whose degree is set in the range of 0.1 at% to 10 at%, and subjecting the titanium silicide layer to a heat treatment at a temperature of 850 ° C. or more; A method for manufacturing a semiconductor device, comprising:
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