JP2988943B2 - 配線接続孔の形成方法 - Google Patents
配線接続孔の形成方法Info
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体素子の配線に関するもので、特に、
配線接続孔即ちコンタクトホールに好適する。
配線接続孔即ちコンタクトホールに好適する。
（従来の技術） 集積度が益々向上すると共に、C.D（Cost Down）が望
まれている集積回路素子では、リソグラフィ（Lithogra
phy）工程に生ずる合せずれを縮小して微細なコンタク
トホールの形成技術が要求されている。従来集積回路素
子に利用されているコンタクトホールの形成方法につい
て第１図及び第２図により説明する。図には、多層配線
を備えた集積回路素子を示しているが、本発明に直接関
係がない第１層配線より下側（半導体基板寄り）の構造
は簡単にして絶縁物層と半導体基板だけを示した。この
多層配線素子では、例えばシリコンからなりある導電型
を示し、絶縁物層を設置した半導体基板１には、反対導
電型の不純物を導入拡散して能動または受動領域（図示
せず）を形成後ここに導電性金属からなる電極と配線層
を設け、これを被覆する層間絶縁物層には、第２層配線
を導電性金属により形成している。この具体的な構造と
しては、第１図にあるように、シリコン半導体基板１の
表面に形成する絶縁物層２には、導電性金属例えばAlま
たはAl合金（Al−Si−Cu、Al−Siなど）からなる第１の
配線３を設置し、これを層間絶縁膜４により被覆する。
この層間絶縁膜４にコンタクトホール５をエッチングに
より形成するに当たっては、第１の配線３が、これに対
応する層間絶縁物層４のエッチング除去工程時のストッ
パーとして機能するので、オーバエッチングについて配
慮する必要はない。第１図にあるように、第１の配線３
に電気的な接続ができるように形成されるコンタクトホ
ール５の径ａの外に、リソグラフィ工程時に必要な合せ
余裕分ｂを予め見込んでいなければならない。一方、素
子パターンの微細化のために合せ余裕分ｂを省略した第
１の配線寸法の縮小例を第２図ａ、ｂに明らかにした
が、これにより集積回路の集積密度が向上する。
まれている集積回路素子では、リソグラフィ（Lithogra
phy）工程に生ずる合せずれを縮小して微細なコンタク
トホールの形成技術が要求されている。従来集積回路素
子に利用されているコンタクトホールの形成方法につい
て第１図及び第２図により説明する。図には、多層配線
を備えた集積回路素子を示しているが、本発明に直接関
係がない第１層配線より下側（半導体基板寄り）の構造
は簡単にして絶縁物層と半導体基板だけを示した。この
多層配線素子では、例えばシリコンからなりある導電型
を示し、絶縁物層を設置した半導体基板１には、反対導
電型の不純物を導入拡散して能動または受動領域（図示
せず）を形成後ここに導電性金属からなる電極と配線層
を設け、これを被覆する層間絶縁物層には、第２層配線
を導電性金属により形成している。この具体的な構造と
しては、第１図にあるように、シリコン半導体基板１の
表面に形成する絶縁物層２には、導電性金属例えばAlま
たはAl合金（Al−Si−Cu、Al−Siなど）からなる第１の
配線３を設置し、これを層間絶縁膜４により被覆する。
この層間絶縁膜４にコンタクトホール５をエッチングに
より形成するに当たっては、第１の配線３が、これに対
応する層間絶縁物層４のエッチング除去工程時のストッ
パーとして機能するので、オーバエッチングについて配
慮する必要はない。第１図にあるように、第１の配線３
に電気的な接続ができるように形成されるコンタクトホ
ール５の径ａの外に、リソグラフィ工程時に必要な合せ
余裕分ｂを予め見込んでいなければならない。一方、素
子パターンの微細化のために合せ余裕分ｂを省略した第
１の配線寸法の縮小例を第２図ａ、ｂに明らかにした
が、これにより集積回路の集積密度が向上する。
（発明が解決しようとする課題） 第１図に示したようにコンタクトホール５の径をａと
する時、第１の配線３との間に合せ余裕ｂが要るために
第１の配線３の幅ｃは、ａ＋2bとなり、径は、リソグラ
フィの解像度により制約を受けてむやみに小さくでき
ず、実際２μｍ×２μｍの径を形成するのに合せ余裕分
ｂが1.5μｍ、合計５μｍとなり、通常の配線２μｍよ
りかなり大きくなる。このために無駄なスペースが要る
ことになる集積密度が悪化する。これに対して、第２図
ａ、ｂのように第１層の配線をエッチング工程でのスト
ッパに利用しない場合には、適当な時点で中止しなけれ
ばならない。
する時、第１の配線３との間に合せ余裕ｂが要るために
第１の配線３の幅ｃは、ａ＋2bとなり、径は、リソグラ
フィの解像度により制約を受けてむやみに小さくでき
ず、実際２μｍ×２μｍの径を形成するのに合せ余裕分
ｂが1.5μｍ、合計５μｍとなり、通常の配線２μｍよ
りかなり大きくなる。このために無駄なスペースが要る
ことになる集積密度が悪化する。これに対して、第２図
ａ、ｂのように第１層の配線をエッチング工程でのスト
ッパに利用しない場合には、適当な時点で中止しなけれ
ばならない。
ところで半導体集積回路素子では、第１の配線３から
半導体基板方向にかけては、種々の部品がモノリシック
に形成されているので、平坦化工程を施した層間絶縁物
層４では部品に対応して膜厚に差が生じる。
半導体基板方向にかけては、種々の部品がモノリシック
に形成されているので、平坦化工程を施した層間絶縁物
層４では部品に対応して膜厚に差が生じる。
例えば第１の配線３として、厚さ0.3μｍの多結晶シ
リコン層６とその表面付近に形成する厚さ0.1μｍ程度
の酸化膜７の２重層を配置する第２図ａに示す構造で
は、第２図ｂに明らかにする構造に比べて層間絶縁物層
の厚さが薄い。従って、同一の半導体基板１内に第２図
ａ、ｂの構造が共存する場合には、一方（第２図ｂ）の
コンタクトホール５が完成するまでエッチング工程を続
けるので、他方のコンタクトホール５にとってオーバエ
ッチングとなる。
リコン層６とその表面付近に形成する厚さ0.1μｍ程度
の酸化膜７の２重層を配置する第２図ａに示す構造で
は、第２図ｂに明らかにする構造に比べて層間絶縁物層
の厚さが薄い。従って、同一の半導体基板１内に第２図
ａ、ｂの構造が共存する場合には、一方（第２図ｂ）の
コンタクトホール５が完成するまでエッチング工程を続
けるので、他方のコンタクトホール５にとってオーバエ
ッチングとなる。
このため、図に明らかなように、第１の配線よりはず
れる箇所Ｋでは、突抜けた溝８ができてしまう。このこ
とは、コンタクトホールに堆積する第２層配線９ではい
わゆる段切れや段線が発生し、半導体集積回路素子の信
頼性を損なう。
れる箇所Ｋでは、突抜けた溝８ができてしまう。このこ
とは、コンタクトホールに堆積する第２層配線９ではい
わゆる段切れや段線が発生し、半導体集積回路素子の信
頼性を損なう。
本発明は、このような事情により成されたもので、特
に、コンタクトホールに堆積する配線層の段切れや段線
を防止するコンタクトホールの形成方法を提供すること
を目的とするものである。
に、コンタクトホールに堆積する配線層の段切れや段線
を防止するコンタクトホールの形成方法を提供すること
を目的とするものである。
（課題を解決するための手段） 本発明の配線接続孔の形成方法は、半導体基板上に絶
縁物層を介して互いに頂面の高さが異なる導電性の材料
からなる複数の配線層を形成する工程と、これらの複数
の配線層の上面から層間絶縁物層を積層形成する工程
と、この層間絶縁物層の前記複数の配線層に対応する部
分を、前記頂面の高さが低い配線層の表面が露出するま
で除去して、複数のコンタクト窓を同時に形成するエッ
チング工程と、このエッチング工程により、前記頂面の
高さが高い配線層側面の前記層間絶縁物層に形成される
微小溝および前記コンタクト窓を含めた前記層間絶縁物
層全面を充填材料により被覆する工程と、この工程によ
り形成された充填材層の前記複数のコンタクト窓に対応
する部分を同時に除去して前記複数の配線層を露出させ
るとともに、前記微小溝内に前記充填材を残す工程と、
前記複数のコンタクト窓を介して前記複数の配線層に他
の配線を接続する工程とを備えたことを特徴とするもの
である。
縁物層を介して互いに頂面の高さが異なる導電性の材料
からなる複数の配線層を形成する工程と、これらの複数
の配線層の上面から層間絶縁物層を積層形成する工程
と、この層間絶縁物層の前記複数の配線層に対応する部
分を、前記頂面の高さが低い配線層の表面が露出するま
で除去して、複数のコンタクト窓を同時に形成するエッ
チング工程と、このエッチング工程により、前記頂面の
高さが高い配線層側面の前記層間絶縁物層に形成される
微小溝および前記コンタクト窓を含めた前記層間絶縁物
層全面を充填材料により被覆する工程と、この工程によ
り形成された充填材層の前記複数のコンタクト窓に対応
する部分を同時に除去して前記複数の配線層を露出させ
るとともに、前記微小溝内に前記充填材を残す工程と、
前記複数のコンタクト窓を介して前記複数の配線層に他
の配線を接続する工程とを備えたことを特徴とするもの
である。
（作 用） 半導体素子用の配線は、半導体基板に形成する絶縁物
層に設置される外に、この絶縁物層以外の介在物を介し
て設ける場合もあるが、本発明方法では当然両者を含
む。このために両配線の頂面は異なる平面に位置してお
り、またこの配線を覆う他の絶縁物層即ち層間絶縁膜の
平坦面に添って延長する他の配線により両者を電気的に
接続する場合もある。
層に設置される外に、この絶縁物層以外の介在物を介し
て設ける場合もあるが、本発明方法では当然両者を含
む。このために両配線の頂面は異なる平面に位置してお
り、またこの配線を覆う他の絶縁物層即ち層間絶縁膜の
平坦面に添って延長する他の配線により両者を電気的に
接続する場合もある。
このような半導体素子のコンタクトホールを形成する
層間絶縁膜には、頂面が異なる平面に位置する第１、第
２の配線を露出させる工程を施して窓を形成後、コンタ
クトホールが第１の配線から離れた箇所に発生する微小
溝を被覆した充填材をエッチングして第１の配線を再び
露出させてコンタクトホールを形成する。充填材の厚さ
はコンタクトホールの深さより薄くするが、第１の配線
を露出させる工程で形成される溝部を埋るのに十分な厚
さにする。この充填材の厚さは一定なのでエッチング工
程をオーバエッチングなしで行うことができる。その結
果、コンタクトホールに堆積して第１の配線層と電気的
に接続する第２の配線の断線や段切れが防止でき、半導
体素子の信頼性を向上する利点があり、量産上の効果が
極めて大きい。
層間絶縁膜には、頂面が異なる平面に位置する第１、第
２の配線を露出させる工程を施して窓を形成後、コンタ
クトホールが第１の配線から離れた箇所に発生する微小
溝を被覆した充填材をエッチングして第１の配線を再び
露出させてコンタクトホールを形成する。充填材の厚さ
はコンタクトホールの深さより薄くするが、第１の配線
を露出させる工程で形成される溝部を埋るのに十分な厚
さにする。この充填材の厚さは一定なのでエッチング工
程をオーバエッチングなしで行うことができる。その結
果、コンタクトホールに堆積して第１の配線層と電気的
に接続する第２の配線の断線や段切れが防止でき、半導
体素子の信頼性を向上する利点があり、量産上の効果が
極めて大きい。
（実施例） 第３図ａ〜ｄを参照して本発明に係わる実施例として
16ビットのADコンバータにおけるコンタクトホールによ
り説明する。量産においては各ビット毎に多数のコンタ
クトホールを一度に形成することになる。
16ビットのADコンバータにおけるコンタクトホールによ
り説明する。量産においては各ビット毎に多数のコンタ
クトホールを一度に形成することになる。
この集積回路素子では、例えばある導電型を示すシリ
コン半導体基板に反対導電型の不純物を導入拡散して複
数の能動または受動領域を形成し、更に製造する回路に
とって必要な抵抗など回路要素をモノリシック（Monoly
thic）に形成する。このような能動または受動領域そし
て回路要素には、導電性金属層を接触させて電気的な導
通を図ると共に必要な回路を構成するために配線層を導
電性金属層で設置するが、複雑な回路では、配線層を層
間絶縁膜を利用して多段に構成して、いわゆる多層配線
素子を得る。
コン半導体基板に反対導電型の不純物を導入拡散して複
数の能動または受動領域を形成し、更に製造する回路に
とって必要な抵抗など回路要素をモノリシック（Monoly
thic）に形成する。このような能動または受動領域そし
て回路要素には、導電性金属層を接触させて電気的な導
通を図ると共に必要な回路を構成するために配線層を導
電性金属層で設置するが、複雑な回路では、配線層を層
間絶縁膜を利用して多段に構成して、いわゆる多層配線
素子を得る。
一方、回路要素を必要とするのは、多層配線素子に限
らず、単層配線素子にも適用されており、本発明方法
は、この両素子に適用可能なことを付言しておく。ま
た、図には、本発明方法に直接関係があるシリコン半導
体基板10即ち能動または受動領域、回路要素及び形成さ
れている絶縁物層11だけを記載した。この絶縁物層11も
半導体基板10の表面に直接被覆される酸化膜と、いわゆ
る層間絶縁物層の両者を想定している。この絶縁物層11
は、半導体素子におけるいわゆるフィールド絶縁物層を
指しており、素子の耐圧により厚さはバラツクが以下の
記載では代表的な数値を示した。
らず、単層配線素子にも適用されており、本発明方法
は、この両素子に適用可能なことを付言しておく。ま
た、図には、本発明方法に直接関係があるシリコン半導
体基板10即ち能動または受動領域、回路要素及び形成さ
れている絶縁物層11だけを記載した。この絶縁物層11も
半導体基板10の表面に直接被覆される酸化膜と、いわゆ
る層間絶縁物層の両者を想定している。この絶縁物層11
は、半導体素子におけるいわゆるフィールド絶縁物層を
指しており、素子の耐圧により厚さはバラツクが以下の
記載では代表的な数値を示した。
第３図ａに明らかなように、半導体基板10に設置した
厚さ約7000Å〜8000Åの絶縁物層11には、上記のように
能動または受動領域に電気的に接続した厚さが0.8μｍ
〜1.0μｍの第１の配線12と、抵抗などの回路要素に電
気的に接続した厚さ0.4μｍ程度の多結晶珪素層13及び
これに連続した酸化膜（厚さ1000Å位）14を設け、ここ
に第１の配線15を重ねた状態が示されている。従って、
第１の配線12、15の頂面は異なった平面に位置してい
る。なお、配線12、15及び後述の配線には、AlまたはAl
合金（Al−Si−Cu、Al−Siなど）を使用する。
厚さ約7000Å〜8000Åの絶縁物層11には、上記のように
能動または受動領域に電気的に接続した厚さが0.8μｍ
〜1.0μｍの第１の配線12と、抵抗などの回路要素に電
気的に接続した厚さ0.4μｍ程度の多結晶珪素層13及び
これに連続した酸化膜（厚さ1000Å位）14を設け、ここ
に第１の配線15を重ねた状態が示されている。従って、
第１の配線12、15の頂面は異なった平面に位置してい
る。なお、配線12、15及び後述の配線には、AlまたはAl
合金（Al−Si−Cu、Al−Siなど）を使用する。
次に、具体的な製造工程を説明すると、第１、第２の
配線12、15用としてAlにSiを１重量％含有したAl合金を
スパッタリング工程により1.0μｍ堆積後、通常のフォ
トリソグラフィ法と反応性イオンエッチング（Reactive
Ion Etching）法によりパターニング（Patterning）し
て、絶縁物層11及び多結晶珪素層13に連続して酸化膜14
に第１及び第２の配線12、15を重ねて形成する。
配線12、15用としてAlにSiを１重量％含有したAl合金を
スパッタリング工程により1.0μｍ堆積後、通常のフォ
トリソグラフィ法と反応性イオンエッチング（Reactive
Ion Etching）法によりパターニング（Patterning）し
て、絶縁物層11及び多結晶珪素層13に連続して酸化膜14
に第１及び第２の配線12、15を重ねて形成する。
この多結晶珪素層13とこれに連続した酸化膜14は、特
許請求の範囲では介在物としているが、以後の記載は前
者による。
許請求の範囲では介在物としているが、以後の記載は前
者による。
次に、この第１の配線12、15を覆って層間絶縁物層と
して機能するシリコン酸化物層16を化学的気相成長（Ch
emical Vapour Deposition）法によりほぼ1.5μｍの厚
さに堆積する。更に、第１及び第２の配線12、15に対応
するシリコン酸化物層16の表面には、形成工程の一環と
して反応性イオンエッチング法を利用した通常のレジス
トエッチバック（Resist Etch Back）法による平坦化工
程を施した。引続いて、通常のフォトリソグラフィ法と
反応性イオンエッチングによりコンタクトホール17用の
窓18を設けて第１の配線12、15を露出する。この反応性
イオンエッチング工程の終点は、第１の配線12の頂面ま
でエッチングが進行してから更に約10％オーバ（Over）
エッチされるようにエッチング速度から決めたが、第１
の配線12、15とコンタクトホール17が若干ずれてかつ第
１の配線15の厚さ方向付近に細い溝Ｋが形成された状態
となる。これを第３図ｂに示したが、更にプラズマCVD
法により約0.3μｍ厚のシリコン酸化膜19を堆積するこ
とにより細い溝Ｋを埋めると共に、窓18の側壁20とシリ
コン酸化物層16の表面にも被覆して、第３図ｂに示す断
面構造となる。このような充填材としての機能を果たす
シリコン酸化膜19は、特許請求の範囲では、充填材とし
て示されている。
して機能するシリコン酸化物層16を化学的気相成長（Ch
emical Vapour Deposition）法によりほぼ1.5μｍの厚
さに堆積する。更に、第１及び第２の配線12、15に対応
するシリコン酸化物層16の表面には、形成工程の一環と
して反応性イオンエッチング法を利用した通常のレジス
トエッチバック（Resist Etch Back）法による平坦化工
程を施した。引続いて、通常のフォトリソグラフィ法と
反応性イオンエッチングによりコンタクトホール17用の
窓18を設けて第１の配線12、15を露出する。この反応性
イオンエッチング工程の終点は、第１の配線12の頂面ま
でエッチングが進行してから更に約10％オーバ（Over）
エッチされるようにエッチング速度から決めたが、第１
の配線12、15とコンタクトホール17が若干ずれてかつ第
１の配線15の厚さ方向付近に細い溝Ｋが形成された状態
となる。これを第３図ｂに示したが、更にプラズマCVD
法により約0.3μｍ厚のシリコン酸化膜19を堆積するこ
とにより細い溝Ｋを埋めると共に、窓18の側壁20とシリ
コン酸化物層16の表面にも被覆して、第３図ｂに示す断
面構造となる。このような充填材としての機能を果たす
シリコン酸化膜19は、特許請求の範囲では、充填材とし
て示されている。
次には、第３図ｃにあるように窓18底部のシリコン酸
化膜19部分を除去して第１の配線12、15を露出させるた
めに反応性イオンエッチング法により全面をエッチバッ
クする。この量は、シリコン酸化膜19がエッチングされ
てから10％オーバエッチされるように決めた。この時窓
18内のシリコン酸化膜19は、すべての位置で同一の膜厚
になっているので、すべて10％オーバエッチされること
になる。
化膜19部分を除去して第１の配線12、15を露出させるた
めに反応性イオンエッチング法により全面をエッチバッ
クする。この量は、シリコン酸化膜19がエッチングされ
てから10％オーバエッチされるように決めた。この時窓
18内のシリコン酸化膜19は、すべての位置で同一の膜厚
になっているので、すべて10％オーバエッチされること
になる。
このエッチバック工程として反応性イオンエッチング
法即ち異方性エッチング手段でなく等方性エッチング手
段でも良い。と言うのは、細い溝Ｋの深さと幅が大きい
時は異方性エッチングが良いが、小さい場合には等方性
エッチングでも周囲に影響がでないので可能である。こ
のようにしてコンタクトホール17ができ、ここに第３図
ｄにあるようにAlまたはAl合金からなる第２の配線21を
スパッタリング法により堆積して、第１の配線12、15と
電気的に接続する。
法即ち異方性エッチング手段でなく等方性エッチング手
段でも良い。と言うのは、細い溝Ｋの深さと幅が大きい
時は異方性エッチングが良いが、小さい場合には等方性
エッチングでも周囲に影響がでないので可能である。こ
のようにしてコンタクトホール17ができ、ここに第３図
ｄにあるようにAlまたはAl合金からなる第２の配線21を
スパッタリング法により堆積して、第１の配線12、15と
電気的に接続する。
この結果、16ビットのADコンバータの多層配線が完成
され、後工程である窒化珪素やPSG（Phosphor Sillcate
Glass）または両者の混合層などからなるパッシベイシ
ョン（Passivation）層形成工程などを経て半導体集積
回路素子として完成される。このように16ビットのADコ
ンバータを対象とする実施例は、多層配線構造である
が、上記のように単層配線素子にも当然適用可能である
ことを付記する。
され、後工程である窒化珪素やPSG（Phosphor Sillcate
Glass）または両者の混合層などからなるパッシベイシ
ョン（Passivation）層形成工程などを経て半導体集積
回路素子として完成される。このように16ビットのADコ
ンバータを対象とする実施例は、多層配線構造である
が、上記のように単層配線素子にも当然適用可能である
ことを付記する。
このように本発明方法では、第１層配線を構成する複
数配線の設置場所に係わらず、コンタクトホールの寸法
と同等以下の径でこの複数配線が形成できることにな
り、この第１層配線を構成する配線を同一平面内に存在
する場合だけ可能であった従来例よりはるかに集積度が
向上する。
数配線の設置場所に係わらず、コンタクトホールの寸法
と同等以下の径でこの複数配線が形成できることにな
り、この第１層配線を構成する配線を同一平面内に存在
する場合だけ可能であった従来例よりはるかに集積度が
向上する。
例えば7000素子のバイポーラLSI［２μｍ配線ルール
（Rule）］のチップサイズが従来4.3×4.6mmが3.4×3.8
mmに縮小でき、面積では、約35％縮小した。
（Rule）］のチップサイズが従来4.3×4.6mmが3.4×3.8
mmに縮小でき、面積では、約35％縮小した。
更に、本発明方法を実施しなかった場合は、第２層配
線の段切れによる歩留低下が起こり、バイポーラLSIの
歩留りの差は約20％となり、極めて有効な手段と言わざ
るを得ない。
線の段切れによる歩留低下が起こり、バイポーラLSIの
歩留りの差は約20％となり、極めて有効な手段と言わざ
るを得ない。
更にまた、単層配線で構成する半導体素子及び半導体
集積回路素子の信頼性試験では、50％のライフの改善効
果が認められた。
集積回路素子の信頼性試験では、50％のライフの改善効
果が認められた。
【図面の簡単な説明】 第１図及び第２図ａ、ｂは、従来のコンタクトホールの
構造を示す断面図、第３図ａ〜ｄは、本発明方法の工程
毎の断面図である。 １、10:半導体基板、２、11:絶縁物層、 ３、12、15:第１の配線、４、16:層間絶縁物層、 ５、17:コンタクトホール、６、13:多結晶シリコン、 ７、14:酸化膜、18:窓、19:シリコン酸化膜、 20:側壁、21:第２の配線。
構造を示す断面図、第３図ａ〜ｄは、本発明方法の工程
毎の断面図である。 １、10:半導体基板、２、11:絶縁物層、 ３、12、15:第１の配線、４、16:層間絶縁物層、 ５、17:コンタクトホール、６、13:多結晶シリコン、 ７、14:酸化膜、18:窓、19:シリコン酸化膜、 20:側壁、21:第２の配線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平田 修 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝多摩川工場内 (56)参考文献 特開 平３−3324（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/88
Claims (1)
- 【請求項１】半導体基板上に絶縁物層を介して互いに頂
面の高さが異なる導電性の材料からなる複数の配線層を
形成する工程と、これらの複数の配線層の上面から層間
絶縁物層を積層形成する工程と、この層間絶縁物層の前
記複数の配線層に対応する部分を、前記頂面の高さが低
い配線層の表面が露出するまで除去して、複数のコンタ
クト窓を同時に形成するエッチング工程と、このエッチ
ング工程により、前記頂面の高さが高い配線層側面の前
記層間絶縁物層に形成される微小溝および前記コンタク
ト窓を含めた前記層間絶縁物層全面を充填材料により被
覆する工程と、この工程により形成された充填材層の前
記複数のコンタクト窓に対応する部分を同時に除去して
前記複数の配線層を露出させるとともに、前記微小溝内
に前記充填材を残す工程と、前記複数のコンタクト窓を
介して前記複数の配線層に他の配線を接続する工程とを
備えたことを特徴とする配線接続孔の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194519A JP2988943B2 (ja) | 1989-07-27 | 1989-07-27 | 配線接続孔の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194519A JP2988943B2 (ja) | 1989-07-27 | 1989-07-27 | 配線接続孔の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0358424A JPH0358424A (ja) | 1991-03-13 |
| JP2988943B2 true JP2988943B2 (ja) | 1999-12-13 |
Family
ID=16325885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1194519A Expired - Fee Related JP2988943B2 (ja) | 1989-07-27 | 1989-07-27 | 配線接続孔の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2988943B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2879755B2 (ja) * | 1992-02-27 | 1999-04-05 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH06104341A (ja) * | 1992-09-18 | 1994-04-15 | Toshiba Corp | 半導体集積回路およびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910008650Y1 (ko) * | 1989-05-16 | 1991-10-26 | 원정희 | 형광등 기구 |
-
1989
- 1989-07-27 JP JP1194519A patent/JP2988943B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0358424A (ja) | 1991-03-13 |
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