JP2988042B2 - ドットクロック再生回路 - Google Patents
ドットクロック再生回路Info
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- Controls And Circuits For Display Device (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronizing For Television (AREA)
- Details Of Television Scanning (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、各種パソコンやＥＷＳ
等の情報表示が可能なマルチスキャンディスプレイに係
り、特に、マトリクス表示装置などサンプリング回路系
をもつ画像表示装置のクロック生成に関する。
等の情報表示が可能なマルチスキャンディスプレイに係
り、特に、マトリクス表示装置などサンプリング回路系
をもつ画像表示装置のクロック生成に関する。
【０００２】
【従来の技術】パソコンやＥＷＳ等の映像信号は、水平
同期信号周期よりも短い一定の周期（以下ドット周期）
で信号レベルが変化しており、マトリクス表示装置に表
示する場合や、メモリへ書き込んで信号処理を行う場合
に、ドット周期に一致したクロック（以後ドットクロッ
クと呼ぶ）が必要になる。ところが、ドットクロック出
力端子を持つパソコン等は少ないため、画像表示装置側
で水平同期信号をてい倍してドットクロックを再生して
いる。
同期信号周期よりも短い一定の周期（以下ドット周期）
で信号レベルが変化しており、マトリクス表示装置に表
示する場合や、メモリへ書き込んで信号処理を行う場合
に、ドット周期に一致したクロック（以後ドットクロッ
クと呼ぶ）が必要になる。ところが、ドットクロック出
力端子を持つパソコン等は少ないため、画像表示装置側
で水平同期信号をてい倍してドットクロックを再生して
いる。
【０００３】ドットクロック再生の一例として、テレビ
技術 '８９年９月号記載の日立カラービデオプリンタＶ
Ｙ−２００がある。
技術 '８９年９月号記載の日立カラービデオプリンタＶ
Ｙ−２００がある。
【０００４】この装置は、オースキャン回路と呼ばれる
ＰＬＬ回路を持ち、入力されるいろいろな映像信号のド
ットクロックをこのＰＬＬ回路で再生している。ただ、
ドットクロックの再生には、あらかじめパソコン等の信
号源を接続して細い縦線などを表示しておき、ＰＬＬ回
路のてい倍数を、この細い縦線がスッキリ見えるように
手動で調整する必要があった。
ＰＬＬ回路を持ち、入力されるいろいろな映像信号のド
ットクロックをこのＰＬＬ回路で再生している。ただ、
ドットクロックの再生には、あらかじめパソコン等の信
号源を接続して細い縦線などを表示しておき、ＰＬＬ回
路のてい倍数を、この細い縦線がスッキリ見えるように
手動で調整する必要があった。
【０００５】
【発明が解決しようとする課題】本発明は、様々な仕様
の入力映像信号に対応して、その入力映像信号の表示に
適したドットクロックを自動的に再生することが可能な
ドットクロック再生回路を提供することを目的とするも
のである。
の入力映像信号に対応して、その入力映像信号の表示に
適したドットクロックを自動的に再生することが可能な
ドットクロック再生回路を提供することを目的とするも
のである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
の、本発明に係るドットクロック再生回路は、映像信号
とともに入力される水平同期信号を周波数てい倍してド
ットクロックを再生するように構成されたＰＬＬ回路を
有するドットクロック再生回路において、前記映像信号
を用いて、当該映像信号のドット周期に相当する周期を
持つパルス信号を生成して出力するエッジ検出回路と、
該エッジ検出回路から出力されたパルス信号の周期を測
定する第一の周期測定回路と、前記水平同期信号の周期
を測定する第二の周期測定回路と、前記第一及び第二の
周期測定回路の測定結果を演算して前記ＰＬＬ回路を制
御する演算回路とを具備したことを特徴とするものであ
る。
の、本発明に係るドットクロック再生回路は、映像信号
とともに入力される水平同期信号を周波数てい倍してド
ットクロックを再生するように構成されたＰＬＬ回路を
有するドットクロック再生回路において、前記映像信号
を用いて、当該映像信号のドット周期に相当する周期を
持つパルス信号を生成して出力するエッジ検出回路と、
該エッジ検出回路から出力されたパルス信号の周期を測
定する第一の周期測定回路と、前記水平同期信号の周期
を測定する第二の周期測定回路と、前記第一及び第二の
周期測定回路の測定結果を演算して前記ＰＬＬ回路を制
御する演算回路とを具備したことを特徴とするものであ
る。
【０００７】
【作用】入力映像信号の仕様に合わせてドットクロック
を自動的に再生することで、ユーザをドットクロック再
生の調整作業から解放することができる。
を自動的に再生することで、ユーザをドットクロック再
生の調整作業から解放することができる。
【０００８】
【実施例】本発明の第一の実施例を図１に示す。図１は
エッジ検出回路１、周期測定回路２、パルス発振回路
３、演算回路４、ＰＬＬ回路５から成る。エッジ検出回
路１は図２に示すように、コンデンサ６、抵抗７、電圧
源８、電圧源９、レベルコンパレータ１０、１１、ＯＲ
ゲート２１から成る。周期測定回路２は図３に示す様に
カウンタ１２とラッチ１３から成る。ＰＬＬ回路５は図
４に示すように、位相比較器１４、Ｌ．Ｐ．Ｆ１５、Ｖ
ＣＯ１６と分周比設定端子１８を持つ分周カウンタ１７
より構成される。
エッジ検出回路１、周期測定回路２、パルス発振回路
３、演算回路４、ＰＬＬ回路５から成る。エッジ検出回
路１は図２に示すように、コンデンサ６、抵抗７、電圧
源８、電圧源９、レベルコンパレータ１０、１１、ＯＲ
ゲート２１から成る。周期測定回路２は図３に示す様に
カウンタ１２とラッチ１３から成る。ＰＬＬ回路５は図
４に示すように、位相比較器１４、Ｌ．Ｐ．Ｆ１５、Ｖ
ＣＯ１６と分周比設定端子１８を持つ分周カウンタ１７
より構成される。
【０００９】図１の動作は、次の通りである。パソコン
等の映像信号ＲＧＢは、それぞれエッジ検出回路１−
１、１−２、１−３に入力される。エッジ検出回路の動
作波形を図５に示す。エッジ検出回路１に入力された映
像信号では、コンデンサ６と抵抗７により微分され、こ
の微分波形がレベルコンパレータ１０、１１に入力され
る。微分波形を得るために、コンデンサと抵抗の他、コ
ンデンサとインダクタあるいはインダクタと抵抗の組合
せでもよい。レベルコンパレータ１０、１１は入力され
た微分波形を、電圧源８，電圧源９と比較し、例えば微
分波形が１Ｅより大きい時にレベルコンパレータ１０の
出力が“Ｈ”、微分波形が２Ｅより小さい時にレベルコ
ンパレータ１１の出力が“Ｈ”になる。レベルコンパレ
ータ１０、１１の出力はＯＲゲート２１に入力され論理
和が出力される。ＯＲゲート２１の出力は映像信号レベ
ルが大きく変化するポイントを抽出しており、これはド
ットクロック周期Ｔｄに相当する。
等の映像信号ＲＧＢは、それぞれエッジ検出回路１−
１、１−２、１−３に入力される。エッジ検出回路の動
作波形を図５に示す。エッジ検出回路１に入力された映
像信号では、コンデンサ６と抵抗７により微分され、こ
の微分波形がレベルコンパレータ１０、１１に入力され
る。微分波形を得るために、コンデンサと抵抗の他、コ
ンデンサとインダクタあるいはインダクタと抵抗の組合
せでもよい。レベルコンパレータ１０、１１は入力され
た微分波形を、電圧源８，電圧源９と比較し、例えば微
分波形が１Ｅより大きい時にレベルコンパレータ１０の
出力が“Ｈ”、微分波形が２Ｅより小さい時にレベルコ
ンパレータ１１の出力が“Ｈ”になる。レベルコンパレ
ータ１０、１１の出力はＯＲゲート２１に入力され論理
和が出力される。ＯＲゲート２１の出力は映像信号レベ
ルが大きく変化するポイントを抽出しており、これはド
ットクロック周期Ｔｄに相当する。
【００１０】ＯＲゲート２１の出力は、被測定パルスと
して周期測定回路２に入力される。周期測定回路２では
図３に示すように、被測定パルスがカウンタ１２のクリ
アパルス、ラッチ１３のクロックパルスとなる。一方、
カウンタ１２にはクロックパルスとしてパルス発振回路
３から、被測定パルスよりも周波数の高いパルスが入力
されている。そこで、被測定パルスが入力されるとカウ
ンタ１２のカウント値は“０”になり、カウンタ１２は
次の被測定パルスが入力されるまで、パルス発振器３の
パルスをカウントする。次の被測定パルスが入力された
時点で、カウント動作を停止して、カウント値を“０”
にすると同時に、ラッチ１３でそのカウント値をラッチ
し、被測定パルスの周期としてを出力される。
して周期測定回路２に入力される。周期測定回路２では
図３に示すように、被測定パルスがカウンタ１２のクリ
アパルス、ラッチ１３のクロックパルスとなる。一方、
カウンタ１２にはクロックパルスとしてパルス発振回路
３から、被測定パルスよりも周波数の高いパルスが入力
されている。そこで、被測定パルスが入力されるとカウ
ンタ１２のカウント値は“０”になり、カウンタ１２は
次の被測定パルスが入力されるまで、パルス発振器３の
パルスをカウントする。次の被測定パルスが入力された
時点で、カウント動作を停止して、カウント値を“０”
にすると同時に、ラッチ１３でそのカウント値をラッチ
し、被測定パルスの周期としてを出力される。
【００１１】周期測定回路２−１、２−２、２−３によ
ってドットクロック周期が測定され、演算回路４にその
結果が入力される。また、周期測定回路２−４によっ
て、水平同期信号の周期が測定され、その結果が演算回
路４に入力される。演算回路４は、例えば、マイコンを
用いてドットクロック周期と水平同期信号の周期の比を
計算しその結果を出力する。計算方法は、例えば周期測
定回路２−１と２−４の比、周期測定回路２−２、２−
４の比、周期測定回路２−３、２−４の比をそれぞれ求
め、これらの平均をとる。このようにして得られた演算
回路４の出力は、一水平走査期間中のドットの総数にあ
たり、ＰＬＬ回路５のてい倍数をこのドットの総数にす
ればドットクロックが再生できる。ＰＬＬ回路５は図４
のような構成で、分周カウンタ１７の分周比設定端子１
８に演算回路４の出力、すなわち一水平走査期間中の総
ドット数のデータを入力することで、ＶＣＯ１６から再
生したドットクロックが得られる。
ってドットクロック周期が測定され、演算回路４にその
結果が入力される。また、周期測定回路２−４によっ
て、水平同期信号の周期が測定され、その結果が演算回
路４に入力される。演算回路４は、例えば、マイコンを
用いてドットクロック周期と水平同期信号の周期の比を
計算しその結果を出力する。計算方法は、例えば周期測
定回路２−１と２−４の比、周期測定回路２−２、２−
４の比、周期測定回路２−３、２−４の比をそれぞれ求
め、これらの平均をとる。このようにして得られた演算
回路４の出力は、一水平走査期間中のドットの総数にあ
たり、ＰＬＬ回路５のてい倍数をこのドットの総数にす
ればドットクロックが再生できる。ＰＬＬ回路５は図４
のような構成で、分周カウンタ１７の分周比設定端子１
８に演算回路４の出力、すなわち一水平走査期間中の総
ドット数のデータを入力することで、ＶＣＯ１６から再
生したドットクロックが得られる。
【００１２】以上のようにして、映像信号と水平同期信
号から、ＰＬＬ回路５のてい倍数を決定して、自動的に
入力信号のドットクロックを再生することができる。
号から、ＰＬＬ回路５のてい倍数を決定して、自動的に
入力信号のドットクロックを再生することができる。
【００１３】エッジ検出回路１の第二の実施例を、図６
に示す。図６はＡ／Ｄコンバータ1９、ラッチ１1３、レ
ベルコンパレータ２０−１、２０−２、ＯＲゲート１２
１から成るエッジ検出器である。図７に動作波形を示
す。以下、図６の動作を述べる。
に示す。図６はＡ／Ｄコンバータ1９、ラッチ１1３、レ
ベルコンパレータ２０−１、２０−２、ＯＲゲート１２
１から成るエッジ検出器である。図７に動作波形を示
す。以下、図６の動作を述べる。
【００１４】映像信号はＡ／Ｄコンバータ１９に入力さ
れ、端子２２に印加されるクロックによりＡ／Ｄ変換さ
れる。Ａ／Ｄ変換された映像信号はラッチ１１３で端子
２２に印加されているクロックによりラッチされ、レベ
ルコンパレータ２０−１と、２０−２に入力される。ま
た、レベルコンパレータ２０−１と２０−２には、ラッ
チ１１３を通過する前の映像信号が入力されている。す
なわち、レベルコンパレータ２０−１、２０−２は１ク
ロック分遅延した信号のレベルを比較している。レベル
コンパレータ２０−１の出力は、例えば、入力ＡとＢの
関係がＡ＜Ｂの時“Ｈ”になるようにし、レベルコンパ
レータ２０−２の出力は、Ｂ＜Ａの時“Ｈ”になるよう
にする。このようにすると、映像信号が増加している期
間レベルコンパレータ２０−１の出力が“Ｈ”になり、
映像信号の振幅が減少している期間レベルコンパレータ
２０−２の出力が“Ｈ”になる。このレベルコンパレー
タ２０−１と２０−２の論理和をＯＲゲート１２１でと
ることにより、映像信号のレベルが大きく変化するポイ
ントを抽出でき、ドットクロック周期Ｔｄを検出でき
る。
れ、端子２２に印加されるクロックによりＡ／Ｄ変換さ
れる。Ａ／Ｄ変換された映像信号はラッチ１１３で端子
２２に印加されているクロックによりラッチされ、レベ
ルコンパレータ２０−１と、２０−２に入力される。ま
た、レベルコンパレータ２０−１と２０−２には、ラッ
チ１１３を通過する前の映像信号が入力されている。す
なわち、レベルコンパレータ２０−１、２０−２は１ク
ロック分遅延した信号のレベルを比較している。レベル
コンパレータ２０−１の出力は、例えば、入力ＡとＢの
関係がＡ＜Ｂの時“Ｈ”になるようにし、レベルコンパ
レータ２０−２の出力は、Ｂ＜Ａの時“Ｈ”になるよう
にする。このようにすると、映像信号が増加している期
間レベルコンパレータ２０−１の出力が“Ｈ”になり、
映像信号の振幅が減少している期間レベルコンパレータ
２０−２の出力が“Ｈ”になる。このレベルコンパレー
タ２０−１と２０−２の論理和をＯＲゲート１２１でと
ることにより、映像信号のレベルが大きく変化するポイ
ントを抽出でき、ドットクロック周期Ｔｄを検出でき
る。
【００１５】図１のエッジ検出回路１として、図６のエ
ッジ検出回路を用いることで、第一の実施例と同様に自
動的に入力映像信号のドットクロックを再生することが
できる。尚、図６のエッジ検出回路の端子２２には、Ａ
／Ｄコンバータ１９とラッチ１１３を動作させるため
に、パルス発振器３の出力を印加すれば良い。
ッジ検出回路を用いることで、第一の実施例と同様に自
動的に入力映像信号のドットクロックを再生することが
できる。尚、図６のエッジ検出回路の端子２２には、Ａ
／Ｄコンバータ１９とラッチ１１３を動作させるため
に、パルス発振器３の出力を印加すれば良い。
【００１６】エッジ検出回路１の第三の実施例を図８に
示す。図８はサンプルホールド回路２３、レベルコンパ
レータ１１０、１１１、ＯＲゲート２２１から成るエッ
ジ検出回路である。図９にその動作波形を示す。以下図
８の動作を述べる。
示す。図８はサンプルホールド回路２３、レベルコンパ
レータ１１０、１１１、ＯＲゲート２２１から成るエッ
ジ検出回路である。図９にその動作波形を示す。以下図
８の動作を述べる。
【００１７】映像信号はサンプルホールド回路２３に入
力され、端子２４に印加されるクロックパルスによって
サンプルホールドされ、レベルコンパレータ１１０と１
１１に入力される。また、レベルコンパレータ１１０、
１１１にはサンプルホールドされる前の映像信号が入力
されており、第二の実施例と同様に、レベルコンパレー
タ１１０と１１１で１クロック分遅延した映像信号レベ
ルを比較している。レベルコンパレータ１１０の−入力
にはサンプルホールドされる前の映像信号を入力し、＋
入力にはサンプルホールドされた後の映像信号を入力し
て、映像信号レベルが増加している期間、例えば、レベ
ルコンパレータ１１０の出力が“Ｈ”になるようにす
る。一方、レベルコンパレータ１１１への＋入力と−入
力は、レベルコンパレータ１１０のそれと逆にして、映
像信号レベルが減少している期間レベルコンパレータ１
１１の出力を“Ｈ”にする。このレベルコンパレータ１
１０と１１１の出力の論理和をＯＲゲート２２１でとる
ことにより、映像信号レベルが大きく変化するポイント
を抽出でき、ドットクロック周期Ｔｄを検出できる。
尚、レベルコンパレータ１１０、１１１の比較電圧範囲
に、若干のヒステリシスを設けることで雑音に対する誤
動作を防ぐことができる。
力され、端子２４に印加されるクロックパルスによって
サンプルホールドされ、レベルコンパレータ１１０と１
１１に入力される。また、レベルコンパレータ１１０、
１１１にはサンプルホールドされる前の映像信号が入力
されており、第二の実施例と同様に、レベルコンパレー
タ１１０と１１１で１クロック分遅延した映像信号レベ
ルを比較している。レベルコンパレータ１１０の−入力
にはサンプルホールドされる前の映像信号を入力し、＋
入力にはサンプルホールドされた後の映像信号を入力し
て、映像信号レベルが増加している期間、例えば、レベ
ルコンパレータ１１０の出力が“Ｈ”になるようにす
る。一方、レベルコンパレータ１１１への＋入力と−入
力は、レベルコンパレータ１１０のそれと逆にして、映
像信号レベルが減少している期間レベルコンパレータ１
１１の出力を“Ｈ”にする。このレベルコンパレータ１
１０と１１１の出力の論理和をＯＲゲート２２１でとる
ことにより、映像信号レベルが大きく変化するポイント
を抽出でき、ドットクロック周期Ｔｄを検出できる。
尚、レベルコンパレータ１１０、１１１の比較電圧範囲
に、若干のヒステリシスを設けることで雑音に対する誤
動作を防ぐことができる。
【００１８】図１のエッジ検出回路に図８の回路を用い
ることで、第一の実施例と同様に、自動的にドットクロ
ックを再生することができる。図８の端子２４には、サ
ンプルホールド回路２３を動作させるために、パルス発
振器３の出力を印加すればよい。
ることで、第一の実施例と同様に、自動的にドットクロ
ックを再生することができる。図８の端子２４には、サ
ンプルホールド回路２３を動作させるために、パルス発
振器３の出力を印加すればよい。
【００１９】エッジ検出回路１の第四の実施例を図１０
に示す。第三の実施例のサンプルホールド回路２３の代
りに遅延回路２５を用いている。動作波形を図１１に示
す。映像信号を遅延回路２５で遅延させる他は、第三の
実施例と同じなので細かい説明は省く。
に示す。第三の実施例のサンプルホールド回路２３の代
りに遅延回路２５を用いている。動作波形を図１１に示
す。映像信号を遅延回路２５で遅延させる他は、第三の
実施例と同じなので細かい説明は省く。
【００２０】本発明を用いた画像表示システムを図１２
に示す。図１２はドットクロック再生回路２６と画像表
示装置２７から構成される。ドットクロック再生回路２
６は例えば、図１に示すような回路で構成される。画像
表示装置２７は、例えば、液晶ディスプレイなどのマト
リクス表示装置やＣＲＴディスプレイあるいはビデオプ
リンタなどである。第一に実施例で述べたとおり、オー
トプリセット付ドットクロック再生回路２６で自動的に
ドットクロックを再生し、そのドットクロックを映像信
号、同期信号Ｈｓｙｎｃ，Ｖｓｙｎｃと共に画像表示装
置２７に入力して、所望の表示を行う。
に示す。図１２はドットクロック再生回路２６と画像表
示装置２７から構成される。ドットクロック再生回路２
６は例えば、図１に示すような回路で構成される。画像
表示装置２７は、例えば、液晶ディスプレイなどのマト
リクス表示装置やＣＲＴディスプレイあるいはビデオプ
リンタなどである。第一に実施例で述べたとおり、オー
トプリセット付ドットクロック再生回路２６で自動的に
ドットクロックを再生し、そのドットクロックを映像信
号、同期信号Ｈｓｙｎｃ，Ｖｓｙｎｃと共に画像表示装
置２７に入力して、所望の表示を行う。
【００２１】本発明の第二の実施例を、図１３に示す。
図１３はドットクロック再生回路１２６、エッジ検出回
路１０１、相関器２８、制御回路３０、遅延回路２９か
ら成る。ドットクロック再生回路は、例えば、図１に示
す回路で構成される。また、エッジ検出回路も例えば、
図２で示す回路で構成される。相関器２８は図１４に示
すようにＥＸ−ＯＲゲート３１、抵抗１０７、コンデン
サ１０６により構成される。遅延回路は図１５に示すよ
うに、タップ付遅延線３２、マルチプレクサ３３、及び
マルチプレクサ３３の出力切り換え端子３４で構成され
る。制御回路３０はＡ／Ｄコンバータ１１９とマイコン
３５により構成される。
図１３はドットクロック再生回路１２６、エッジ検出回
路１０１、相関器２８、制御回路３０、遅延回路２９か
ら成る。ドットクロック再生回路は、例えば、図１に示
す回路で構成される。また、エッジ検出回路も例えば、
図２で示す回路で構成される。相関器２８は図１４に示
すようにＥＸ−ＯＲゲート３１、抵抗１０７、コンデン
サ１０６により構成される。遅延回路は図１５に示すよ
うに、タップ付遅延線３２、マルチプレクサ３３、及び
マルチプレクサ３３の出力切り換え端子３４で構成され
る。制御回路３０はＡ／Ｄコンバータ１１９とマイコン
３５により構成される。
【００２２】図１３の回路の特徴は、再生したドットク
ロックの位相を映像信号のドットの位相に近付けること
である。
ロックの位相を映像信号のドットの位相に近付けること
である。
【００２３】以下、図１３の動作を述べる。映像信号は
エッジ検出回路１０１に入力され、前述した動作原理に
基づき、ドット周期のパルスを出力し、その出力は相関
器２８に入力される。一方、映像信号は水平同期信号Ｈ
ｓｙｎｃとともにドットクロック再生回路に入力され、
これも前述した動作原理に基づきドットクロックを再生
し、遅延回路２９で一定の遅延を受けた後、相関器２８
に入力される。ここで相関器の動作を図１７（ａ）
（ｂ）の波形図を用いて説明する。エッジ検出回路１０
１の出力と遅延回路２９の出力は、相関器２８の中にあ
るＥＸ−ＯＲゲート３１に入力される。図１７（ａ）は
遅延回路２９が、例えば、タップ付き遅延線３２の出力
３３−ａである場合で、図１７（ｂ）はタップ付き遅延
線３２の出力３３−ｂである場合である。（ａ）の場合
は（ｂ）に比べてエッジ検出回路１０１の出力と遅延回
路２９の出力がずれており、ＥＸ−ＯＲゲート３１の出
力“Ｈ”の期間が長くなっている。そこでこの出力を抵
抗１０７とコンデンサ１０６により平均すると（ａ）の
方が電圧は高くなる。すなわち、ドットクロックが映像
信号からずれたことを意味する。さらに、この平均値を
制御回路３０のＡ／Ｄコンバータ１１９でＡ／Ｄ変換し
てそのデータをマイコン３５に取り込み遅延回路の遅延
量を制御する。制御方法は、例えば、垂直帰線期間を利
用して、この期間に、マルチプレクサ３３の全てを切り
換えて、最も相関器の出力が小さくなる遅延量を求め、
その値にマルチプレクサ３３を設定する。
エッジ検出回路１０１に入力され、前述した動作原理に
基づき、ドット周期のパルスを出力し、その出力は相関
器２８に入力される。一方、映像信号は水平同期信号Ｈ
ｓｙｎｃとともにドットクロック再生回路に入力され、
これも前述した動作原理に基づきドットクロックを再生
し、遅延回路２９で一定の遅延を受けた後、相関器２８
に入力される。ここで相関器の動作を図１７（ａ）
（ｂ）の波形図を用いて説明する。エッジ検出回路１０
１の出力と遅延回路２９の出力は、相関器２８の中にあ
るＥＸ−ＯＲゲート３１に入力される。図１７（ａ）は
遅延回路２９が、例えば、タップ付き遅延線３２の出力
３３−ａである場合で、図１７（ｂ）はタップ付き遅延
線３２の出力３３−ｂである場合である。（ａ）の場合
は（ｂ）に比べてエッジ検出回路１０１の出力と遅延回
路２９の出力がずれており、ＥＸ−ＯＲゲート３１の出
力“Ｈ”の期間が長くなっている。そこでこの出力を抵
抗１０７とコンデンサ１０６により平均すると（ａ）の
方が電圧は高くなる。すなわち、ドットクロックが映像
信号からずれたことを意味する。さらに、この平均値を
制御回路３０のＡ／Ｄコンバータ１１９でＡ／Ｄ変換し
てそのデータをマイコン３５に取り込み遅延回路の遅延
量を制御する。制御方法は、例えば、垂直帰線期間を利
用して、この期間に、マルチプレクサ３３の全てを切り
換えて、最も相関器の出力が小さくなる遅延量を求め、
その値にマルチプレクサ３３を設定する。
【００２４】以上のようにして、映像信号のドットに最
も位相のずれが少ないドットクロックを再生することが
できる。
も位相のずれが少ないドットクロックを再生することが
できる。
【００２５】
【発明の効果】本発明によれば、様々な仕様の入力映像
信号に対応して、その入力映像信号の表示に適したドッ
トクロックを自動的に再生することが可能となる。よっ
て、ドットクロックの調整に係るユーザの負担を軽減で
きる。
信号に対応して、その入力映像信号の表示に適したドッ
トクロックを自動的に再生することが可能となる。よっ
て、ドットクロックの調整に係るユーザの負担を軽減で
きる。
【図１】本発明の第一の実施例を示すブロック図、
【図２】図１のエッジ検出回路図、
【図３】周期測定回路２の構成図である。
【図４】ＰＬＬ回路のブロック図、
【図５】エッジ検出回路の動作波形図、
【図６】エッジ検出回路の第二の実施例を示すブロック
図、
図、
【図７】図６の動作波形図、
【図８】エッジ検出回路の第三の実施例を示すブロック
図、
図、
【図９】図８の動作波形図、
【図１０】エッジ検出回路の第四の実施例を示すブロッ
ク図、
ク図、
【図１１】図１０の動作波形図、
【図１２】本発明を用いた画像表示システム図、
【図１３】本発明の第二の実施例を示すブロック図、
【図１４】相関器の回路図、
【図１５】遅延回路の説明図、
【図１６】制御回路のブロック図、
【図１７】相関器の動作波形図。
【符号の説明】 １、１０１…エッジ検出回路、 ２…周期測定回路、 ３…パルス発振回路、 ４…演算回路、 ５…ＰＬ
Ｌ回路。
Ｌ回路。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G09G 5/00 H04N 3/27 H04N 5/06 H04N 5/44
Claims (9)
- 【請求項１】映像信号とともに入力される水平同期信号
を周波数てい倍してドットクロックを再生するように構
成されたＰＬＬ回路を有するドットクロック再生回路に
おいて、前記映像信号を用いて、当該映像信号のドット周期に相
当する周期を持つパルス信号を生成して出力する エッジ
検出回路と、該エッジ検出回路から出力されたパルス信
号の周期を測定する第一の周期測定回路と、前記水平同
期信号の周期を測定する第二の周期測定回路と、前記第
一及び第二の周期測定回路の測定結果を演算して前記Ｐ
ＬＬ回路を制御する演算回路とを具備することを特徴と
するドットクロック再生回路。 - 【請求項２】請求項１に記載のドットクロック再生回路
において、前記エッジ検出回路は、前記映像信号を微分
する微分回路と、該微分回路の出力信号と基準電圧とを
比較して前記パルス信号を生成するコンパレータとを具
備することを特徴とするドットクロック再生回路。 - 【請求項３】請求項１に記載のドットクロック再生回路
において、前記エッジ検出回路は、前記映像信号をデジ
タル信号に変換するＡ／Ｄコンバータと、該Ａ／Ｄコン
バータの出力をラッチするラッチ回路と、該ラッチ回路
の入力信号と該ラッチ回路からの出力信号とを比較して
前記パルス信号を生成するコンパレータとを具備するこ
とを特徴とするドットクロック再生回路。 - 【請求項４】請求項１に記載のドットクロック再生回路
において、前記エッジ検出回路は、前記映像信号をサン
プルホールドするサンプルホールド回路と、該サンプル
ホールド回路の入力信号と該サンプルホールド回路の出
力信号とを比較して前記パルス信号を生成するコンパレ
ータとを具備することを特徴とするドットクロック再生
回路。 - 【請求項５】請求項１に記載のドットクロック再生回路
において、前記エッジ検出回路は、前記映像信号を遅延
する遅延回路と、該遅延回路の入力信号と該遅延回路の
出力信号とを比較して前記パルス信号を生成するコンパ
レータとを具備することを特徴とするドットクロック再
生回路。 - 【請求項６】請求項１に記載のドットクロック再生回路
において、前記演算回路は、前記第一の周期測定回路の
測定結果と前記第二の周期測定回路の測定結果との比を
求めて前記ＰＬＬ回路のてい倍数を設定することを特徴
とするドットクロック再生回路。 - 【請求項７】 請求項１に記載のドットクロック再生回路
において、前記エッジ検出回路は、前記映像信号に含ま
れる３つの原色信号のそれぞれに対応する前記パルス信
号を生成して出力するように構成され、前記第一の周期
測定回路は、該エッジ検出回路から出力された３つのパ
ルス信号の各々の周期を測定するように構成され、前記
演算回路は、該第一の周期測定回路により測定された３
つのパルス信号の周期の各々について前記第二の周期測
定回路により測定された水平同期信号の周期との比を求
め、その比の平均から前記ＰＬＬ回路のてい倍数を設定
することを特徴とするドットクロック再生回路。 - 【請求項８】 請求項１に記載のドットクロック再生回路
を具備する画像表示装置。 - 【請求項９】 映像信号とともに入力される水平同期信号
を周波数てい倍してドットクロックを再生するように構
成されたＰＬＬ回路を有するドットクロック再生回路に
おいて、 前記映像信号を用いて、当該映像信号のドット周期に相
当する周期を持つパルス信号を生成して出力するエッジ
検出回路と、該エッジ検出回路から出力されたパルス信
号の周期を測定する第一の周期測定回路と、前記水平同
期信号の周期を測定する第二の周期測定回路と、前記第
一及び第二の周期測定回路の測定結果を 演算して前記Ｐ
ＬＬ回路を制御する演算回路と、前記ＰＬＬ回路から出
力されるドットクロックを遅延する遅延回路と、前記エ
ッジ検出回路から出力されたパルス信号と前記遅延回路
によって遅延されたドットクロックとの位相のずれに応
じて前記遅延回路の遅延量を制御する制御回路を具備す
ることを特徴とするドットクロック再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3230034A JP2988042B2 (ja) | 1991-09-10 | 1991-09-10 | ドットクロック再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3230034A JP2988042B2 (ja) | 1991-09-10 | 1991-09-10 | ドットクロック再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0566752A JPH0566752A (ja) | 1993-03-19 |
| JP2988042B2 true JP2988042B2 (ja) | 1999-12-06 |
Family
ID=16901534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3230034A Expired - Lifetime JP2988042B2 (ja) | 1991-09-10 | 1991-09-10 | ドットクロック再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2988042B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3622270B2 (ja) * | 1995-06-16 | 2005-02-23 | セイコーエプソン株式会社 | 映像信号処理装置、情報処理システム及び映像信号処理方法 |
| JP3823420B2 (ja) * | 1996-02-22 | 2006-09-20 | セイコーエプソン株式会社 | ドットクロック信号を調整するための方法及び装置 |
| JP3487119B2 (ja) * | 1996-05-07 | 2004-01-13 | 松下電器産業株式会社 | ドットクロック再生装置 |
| US7421049B2 (en) * | 2004-04-29 | 2008-09-02 | Analog Devices, Inc. | Apparatus and method for automated determination of sampling phase of an analog video signal |
| JP6049556B2 (ja) | 2013-07-01 | 2016-12-21 | 株式会社東芝 | 太陽電池、太陽電池モジュール及び太陽電池の製造方法 |
-
1991
- 1991-09-10 JP JP3230034A patent/JP2988042B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0566752A (ja) | 1993-03-19 |
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