JP2982138B2 - Bit phase synchronization circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、交換機の通話路装置に
おけるビット位相同期回路に関し、特に調整が不要で、
かつ構成の簡単なビット位相同期回路に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bit phase synchronizing circuit in a communication channel device of an exchange, and particularly does not require adjustment.
The present invention also relates to a bit phase synchronization circuit having a simple configuration.

【０００２】[0002]

【従来の技術】従来より、交換機の通話路装置では勿論
のこと、一般の通信装置においても、同期式信号伝送回
路の受信側で入力された信号の位相を揃えるためのビッ
ト位相同期回路が設けられている。ビット位相同期回路
では、それぞれ異なる位相で入力してきた信号を、同一
のクロックに同期させて再生することにより、各入力信
号の位相を調整し、同期をとる。従来のビット位相同期
回路としては、例えば、特願平１−７２１７４号明細書
および図面に記載されたビット位相同期回路がある。図
４は、上記先願による従来のビット位相同期回路の構成
図である。図４において、１０１，１０２，１０３はフ
リップフロップ、１０４はセレクタ、１０５，１０６，
１０７は遅延回路、１０８，１０９も遅延回路、１１０
は検出回路である。また、フリップフロップ１０１〜１
０３のＤは入力信号の供給端子、同じくＣはクロック入
力端子、同じくＱは信号の出力端子、セレクタ内のＤ１
〜Ｄ４はクロック信号入力端子、同じくＳは制御入力が
供給される制御端子、同じくＱはクロック出力端子であ
る。占有率５０％のクロック信号がクロックジェネレ−
タ（図示省略）から供給され、セレクタ１０４のＤ１〜
Ｄ４端子に遅延回路１０５〜１０７を介してそれぞれ入
力される。すなわち、クロック信号は、遅延回路１０５
〜１０７によりそれぞれＴ／４，Ｔ／２，３Ｔ／４ずつ
遅延されて、Ｄ２〜Ｄ４端子に入力されるとともに、無
遅延のクロック信号がＤ１端子に入力されるので、周期
が同一で、順に１／４ずつ位相がずれた４個のクロック
信号がセレクタ１０４に入力されることになる。セレク
タ１０４は、制御端子Ｓに入力された選択信号に従っ
て、Ｄ１〜Ｄ４端子に入力された４個のクロック信号の
うちの１個を選択し、これを出力端子Ｑから出力する。
出力されたクロック信号は、遅延回路１０８でτだけ遅
延され、さらに次の遅延回路１０９でτだけ遅延され
る。セレクタ１０４のＱ端子からのクロックと、遅延回
路１０８からのクロックと、もう１つの遅延回路１０９
からのクロックとは、それぞれτずつ位相のずれた３個
のクロック信号であって、これらの３個のクロック信号
はそれぞれフリップフロップ１０１，１０２，１０３の
クロック端子Ｃに送出される。2. Description of the Related Art Conventionally, not only a communication path device of an exchange but also a general communication device is provided with a bit phase synchronization circuit for aligning the phase of a signal inputted on the receiving side of a synchronous signal transmission circuit. Have been. The bit phase synchronization circuit adjusts the phase of each input signal by synchronizing the signals input at different phases with each other by reproducing them in synchronization with the same clock. As a conventional bit phase synchronization circuit, for example, there is a bit phase synchronization circuit described in Japanese Patent Application No. 1-72174 and drawings. FIG. 4 is a configuration diagram of a conventional bit phase synchronization circuit according to the above-mentioned prior application. 4, 101, 102, and 103 are flip-flops, 104 is a selector, 105, 106,
107 is a delay circuit, 108 and 109 are also delay circuits, 110
Is a detection circuit. In addition, flip-flops 101 to 1
03, D is an input signal supply terminal, C is a clock input terminal, Q is a signal output terminal, D1 in the selector.
D is a clock signal input terminal, S is a control terminal to which a control input is supplied, and Q is a clock output terminal. A clock signal with an occupancy of 50% is generated by the clock generator.
(Not shown), and D1 to D4 of the selector 104.
The signals are input to the D4 terminal via delay circuits 105 to 107, respectively. That is, the clock signal is supplied to the delay circuit 105
107, the signals are delayed by T / 4, T / 2, and 3T / 4, respectively, and input to the D2 to D4 terminals, and a non-delayed clock signal is input to the D1 terminal. Four clock signals whose phases are shifted by ４ are input to the selector 104. The selector 104 selects one of the four clock signals input to the D1 to D4 terminals according to the selection signal input to the control terminal S, and outputs this from the output terminal Q.
The output clock signal is delayed by τ in the delay circuit 108 and further delayed by τ in the next delay circuit 109. The clock from the Q terminal of the selector 104, the clock from the delay circuit 108, and another delay circuit 109
Are three clock signals whose phases are shifted by τ, respectively, and these three clock signals are sent to the clock terminals C of the flip-flops 101, 102, and 103, respectively.

【０００３】一方、通話路装置を通過する交換信号は、
同時に３個のフリップフロップ１０１〜１０３に入力さ
れるが、これらの入力信号はそれぞれτずつ位相のずれ
たクロック信号で各フリップフロップ１０１〜１０３に
ラッチされる。３個のフリップフロップ１０１〜１０３
の出力は、いずれも出力端子Ｑから検出回路１１０に送
出される。検出回路１１０では、入力された各出力レベ
ルを比較し、その結果、一致していれば同期がとれてい
るものと判断し、セレクタ１０４の制御端子Ｓに対して
現在選択しているクロック信号を引き続き選択するよう
に制御信号を出力する。これに対して、不一致であれ
ば、同期がとれていないと判断して、セレクタ１０４の
制御端子Ｓに予め設定された順序で、現在選択している
クロック信号の次のクロック信号を選択するように選択
信号を出力する。すなわち、０〜２τの時刻での入力信
号の振幅を比較することにより、位相同期の調整を行っ
ている。このようにして、同期がとれたときのフリップ
フロップ１０２の出力端子Ｑからの出力をビット位相同
期回路の出力信号として送出することにより、受信側の
クロック信号に同期したデ−タを正確に再生することが
できる。[0003] On the other hand, the exchange signal passing through the channel device is:
At the same time, the signals are input to the three flip-flops 101 to 103, and these input signals are latched by the flip-flops 101 to 103, respectively, with clock signals having phases shifted by τ. Three flip-flops 101 to 103
Are sent from the output terminal Q to the detection circuit 110. The detection circuit 110 compares the input output levels. If the output levels match, it is determined that synchronization has been established, and the control terminal S of the selector 104 outputs the currently selected clock signal to the control terminal S. A control signal is output so as to continue selection. On the other hand, if they do not match, it is determined that synchronization has not been achieved, and a clock signal next to the currently selected clock signal is selected in a preset order at the control terminal S of the selector 104. Output the selection signal to That is, the phase synchronization is adjusted by comparing the amplitude of the input signal at the time of 0 to 2τ. In this way, by outputting the output from the output terminal Q of the flip-flop 102 at the time of synchronization as the output signal of the bit phase synchronization circuit, data synchronized with the clock signal on the receiving side can be accurately reproduced. can do.

【０００４】[0004]

【発明が解決しようとする課題】しかしながら、前述し
た図４の例では、正確に１／４周期ずつ位相の異なる４
種類のクロック信号を生成する必要があるため、手間が
かかるとともに、構成が大型化してＬＳＩ化にも不向き
である。また、クロック信号の周波数が変化した場合に
は、再度４種類のクロック信号の位相調整を行う必要が
ある。さらに、セレクタを用いているために、構成が複
雑化するという問題もある。本発明の目的は、これら従
来の課題を解決し、種類の異なる複数のクロック信号を
生成する必要がなく、またクロック信号の周波数が変化
してもそのまま使用でき、かつ構造が簡単でＬＳＩ化に
適しているビット位相同期回路を提供することにある。However, in the above-described example of FIG.
Since it is necessary to generate various kinds of clock signals, it is troublesome, and the configuration is large, which is not suitable for LSI. When the frequency of the clock signal changes, it is necessary to adjust the phases of the four types of clock signals again. Further, there is a problem that the configuration is complicated due to the use of the selector. SUMMARY OF THE INVENTION An object of the present invention is to solve these conventional problems and eliminate the need to generate a plurality of different types of clock signals. It is to provide a suitable bit phase synchronization circuit.

【０００５】[0005]

【課題を解決するための手段】上記目的を達成するた
め、本発明のビット位相同期回路は、同期式信号伝送回
路の受信側で入力信号のビット同期をとるビット位相同
期回路において、入力したクロック信号を制御信号によ
り指示されたときのみ反転して出力する反転回路（図１
の５）と、反転回路の出力信号である第１のクロック信
号、該第１のクロック信号を予め定めた遅延時間τ₁だ
け遅延させた第２のクロック信号、および第２のクロッ
ク信号をさらに遅延時間（τ₂−τ₁）だけ遅延させた第
３のクロック信号をそれぞれ出力する遅延クロック発生
回路（６）と、第１、第２および第３のクロック信号の
うち１つずつをクロック信号として入力し、入力デ−タ
信号をそれぞれ各クロック信号の立上りないし立下り時
点でラッチする第１、第２および第３のフリップフロッ
プ（１，２，３）と、入力デ−タ信号を最も遅れてフリ
ップフロップにラッチした時点で、第１、第２および第
３のフリップフロップ（１，２，３）の各出力を入力し
て各レベルを比較し、比較の結果、１つでも不一致のも
のがあれば、反転回路（５）に対して制御信号を送出し
て、第１、第２および第３のクロック信号を反転させ、
また比較の結果、全て一致していれば、反転回路（５）
に対して現在の第１、第２および第３のクロック信号の
まま引き続き出力させる検出回路（４）とを具備するこ
とに特徴がある。In order to achieve the above object, a bit phase synchronization circuit according to the present invention is provided in a bit phase synchronization circuit for performing bit synchronization of an input signal on a receiving side of a synchronous signal transmission circuit. An inversion circuit that inverts and outputs a signal only when instructed by a control signal (FIG. 1)
5), a first clock signal which is an output signal of the inverting circuit, a second clock signal obtained by delaying the first clock signal by a predetermined delay time τ ₁ , and a second clock signal. A delayed clock generation circuit (6) for outputting a third clock signal delayed by a delay time (τ ₂ −τ ₁ ), and a clock signal for each one of the first, second and third clock signals And first, second and third flip-flops (1, 2, 3) for latching the input data signal at the rising or falling edge of each clock signal, respectively. At a point in time when the data is latched in the flip-flop with a delay, the respective outputs of the first, second and third flip-flops (1, 2, 3) are input, and the respective levels are compared. Invert if any By sending a control signal to the roadside (5), first, by inverting the second and third clock signals,
In addition, as a result of the comparison, if all match, the inversion circuit (5)
And a detection circuit (4) for continuously outputting the current first, second, and third clock signals as they are.

【０００６】[0006]

【作用】本発明においては、同期式信号伝送回路の受信
側で入力デ−タ信号のビット同期をとるため、入力され
たクロック信号とτ₁およびτ₂だけ遅延したクロック信
号を３個のフリップフロップに送出して、それらのクロ
ック信号で入力デ−タ信号を各フリップフロップにラッ
チする。それらのラッチ出力を検出回路に送出すること
により各レベルを比較し、それらのレベルが１つでも異
なっているときには、クロック信号を反転するだけで、
各クロック信号を１／２周期位相をずらすことができ
る。すなわち、レベルが異なっているときには、入力デ
−タの立上りまたは立下りの変化点がクロック信号の変
化点付近に来ていると判断する。入力されたクロック信
号を反転することにより、それ以降は正確に入力デ−タ
をリタイミングすることができる。これにより、構造の
簡単なビット位相同期回路を作成することができ、従来
のように１／４周期ずつ位相の異なる４種類のクロック
信号を生成することもなく、またクロック信号の周波数
が変化してもそのまま使用することができる。According to the present invention, the input on the receiver side synchronous signal transmission circuit de - for taking bit synchronization of data signals, three of the input clock signal and tau ₁ and tau ₂ only clock signal delayed flip And the input data signal is latched in each flip-flop by these clock signals. Each level is compared by sending those latch outputs to a detection circuit. When even one of the levels is different, only the clock signal is inverted,
Each clock signal can be shifted in phase by １ ／ cycle. That is, when the levels are different, it is determined that the rising or falling changing point of the input data is near the changing point of the clock signal. By inverting the input clock signal, the input data can be accurately re-timed thereafter. As a result, a bit phase locked loop circuit having a simple structure can be created, without generating four types of clock signals having phases different from each other by 1/4 cycle as in the related art, and changing the frequency of the clock signal. It can be used as it is.

【０００７】[0007]

【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明の一実施例を示すビット位相
同期回路の基本構成図である。図１において、１，２，
３はフリップフロップ、４は検出回路、５は反転回路、
６は遅延クロック発生回路である。また、フリップフロ
ップ１〜３のＤは入力信号供給端子、同じくＣはクロッ
ク信号入力端子、同じくＱは信号出力端子である。図４
に示す従来の回路構成に比べて、５個の遅延回路は不要
となり、その代りに１個の遅延クロック発生回路６が設
けられる。またセレクタは不要となり、その代りに１個
の反転回路５が設けられる。反転回路５に入力されたク
ロック信号は、検出回路４からの制御信号によりそのま
ま出力されるか、または反転されて出力されるかを選択
される。反転回路５から出力されたクロック信号は、遅
延クロック発生回路６に入力される。遅延クロック発生
回路６では、入力されたクロック信号と同相の信号と、
τ₁だけ遅延した信号と、τ₂（＞τ₁）だけ遅延した信
号の３つを生成し、それぞれフリップフロップ１〜３の
各クロック端子Ｃに入力する。一方、入力信号は、３個
のフリップフロップ１〜３のＤ端子に同時に入力され、
各入力信号はそれぞれ３種類のクロック信号により各フ
リップフロップ１〜３にラッチされる。各フリップフロ
ップ１〜３の出力端子Ｑからの出力は、それぞれ検出回
路４に送出される。検出回路４では、各出力レベルが比
較され、比較の結果が全て一致しているときには同期が
とれているものと判断し、反転回路５に対して、現在出
力しているクロック信号を引き続き出力するように、制
御信号を送出する。また、１個でも不一致のものがある
ときには、同期がとれていないものと判断し、反転回路
５に対して現在出力しているクロック信号を反転して出
力するように制御信号を送出する。このようにして、同
期がとれたときのフリップフロップ２のＱ端子からの出
力をビット位相同期回路の出力信号として送出すること
により、受信側のクロック信号に同期したデ−タを正確
に再生することができる。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a basic configuration diagram of a bit phase synchronization circuit showing one embodiment of the present invention. In FIG. 1, 1, 2,
3 is a flip-flop, 4 is a detection circuit, 5 is an inversion circuit,
6 is a delay clock generation circuit. D of the flip-flops 1 to 3 is an input signal supply terminal, C is a clock signal input terminal, and Q is a signal output terminal. FIG.
As compared with the conventional circuit configuration shown in FIG. 5, five delay circuits are not required, and one delay clock generation circuit 6 is provided instead. Further, a selector is not required, and one inverting circuit 5 is provided instead. The clock signal input to the inversion circuit 5 is selected by the control signal from the detection circuit 4 to be output as it is or to be inverted and output. The clock signal output from the inversion circuit 5 is input to the delay clock generation circuit 6. In the delayed clock generation circuit 6, a signal having the same phase as the input clock signal,
A signal delayed by τ ₁ and a signal delayed by τ ₂ (> τ ₁ ) are generated and input to clock terminals C of flip-flops 1 to 3, respectively. On the other hand, the input signal is simultaneously input to the D terminals of the three flip-flops 1 to 3,
Each input signal is latched in each of the flip-flops 1 to 3 by three types of clock signals. Outputs from the output terminals Q of the flip-flops 1 to 3 are sent to the detection circuit 4 respectively. The detection circuit 4 compares the respective output levels. When all the comparison results match, it is determined that synchronization has been achieved, and the current output clock signal is continuously output to the inversion circuit 5. Thus, the control signal is transmitted. If even one of them does not match, it is determined that synchronization has not been achieved, and a control signal is sent to the inverting circuit 5 so as to invert the currently output clock signal and output it. In this way, the output from the Q terminal of the flip-flop 2 at the time of synchronization is transmitted as the output signal of the bit phase synchronization circuit, so that the data synchronized with the clock signal on the receiving side is accurately reproduced. be able to.

【０００８】図２は、図１における具体的な構成の一例
を示す図であり、図３は、図２の動作を示すタイムチャ
−トである。図２では、遅延時間τ₁＝τ,τ₂＝２τに
設定されている。また、反転回路５はフリップフロップ
１３と排他的ＯＲゲ−ト１２から構成され、遅延クロッ
ク発生回路６は遅延回路７，８から構成され、検出回路
４は排他的ＯＲゲ−ト９と遅延回路１０とＡＮＤゲ−ト
１１から構成されている。クロック信号ｂは反転回路５
の排他的ＯＲゲ−ト１２の一方に入力され、他方にはフ
リップフロップ１３の出力が入力される。図３に示すよ
うに、クロック信号（デ−タｂ）はｔ₁、ｔ₄で立ち上る
のに対して、フリップフロップ１３の出力（デ−タｌ）
はｔ₈まで低（Ｌ）レベルを保持するので、反転回路５
の排他的ＯＲゲ−ト１２の出力（デ−タｃ）はクロック
信号（デ−タｂ）と同一の信号となる。出力信号（デ−
タｃ）は遅延回路７でτだけ遅延され、遅延回路７の出
力（デ−タｄ）となり、さらに遅延回路８でτだけ遅延
されて出力（デ−タｅ）となる（図３のデ−タｃ，ｄ，
ｅ参照）。一方、入力信号（デ−タａ）は、図３のａに
示すように、ｔ₃の時点で立上り、ｔ₅の時点で立下る波
形として入力するが、３個のフリップフロップ１〜３に
おいて、それぞれデ−タｃ、デ−タｄ、デ−タｅの立上
り時点に同期してラッチされる。ラッチされた信号レベ
ルは、フリップフロップ１〜３ともに入力信号（デ−タ
ａ）のｔ₁〜ｔ₂のレベルであるため、それらのＱ端子か
らの出力は全てＬレベルとなる。検出回路４での比較処
理については、図５で詳述する。FIG. 2 is a diagram showing an example of a specific configuration in FIG. 1, and FIG. 3 is a time chart showing the operation of FIG. In FIG. 2, the delay times τ ₁ = τ, τ ₂ = 2τ are set. The inverting circuit 5 comprises a flip-flop 13 and an exclusive OR gate 12, the delay clock generating circuit 6 comprises delay circuits 7 and 8, and the detecting circuit 4 comprises an exclusive OR gate 9 and a delay circuit. 10 and an AND gate 11. The clock signal b is output from the inversion circuit 5
Is input to one of the exclusive OR gates 12, and the output of the flip-flop 13 is input to the other. As shown in FIG. 3, the clock signal (data b) rises at t ₁ and t ₄ , while the output of the flip-flop 13 (data 1)
Holds the low (L) level until t _8,
The output (data c) of the exclusive OR gate 12 is the same signal as the clock signal (data b). Output signal (data
The data c) is delayed by .tau. In the delay circuit 7 to become an output (data d) of the delay circuit 7, and further delayed by .tau. In the delay circuit 8 to become an output (data e) (data in FIG. 3). −ta c, d,
e). On the other hand, the input signal (de - data a), as shown in a of FIG. 3, the rise at the time of t _3, but entered as waveform falls at time t _5, the three flip-flops 1-3 Are latched in synchronization with the rising edges of data c, d and e, respectively. Since the latched signal level is the level of the input signal (data a) from t ₁ to t _{2 in each} of the flip-flops 1 to 3, all the outputs from the Q terminals are at the L level. The comparison process in the detection circuit 4 will be described in detail with reference to FIG.

【０００９】図５は、図２における排他的ＯＲゲ−トの
入力と出力の真理値テ−ブルの図である。図５に示すよ
うに、デ−タｆとｇとｈ、つまりフリップフロップ１，
２，３の各出力信号の組み合わせによって、排他的ＯＲ
ゲ−ト９の出力はデ−タｉとなる。すなわち、３個の入
力のうち、１個でも異なるレベルがあれば、出力は高
（Ｈ）レベルとなり、全て同一レベルのときのみ出力は
Ｌレベルとなる。前述のように、３個のフリップフロッ
プ１，２，３のラッチ区間であるｔ₁〜ｔ₂の間には、各
フリップフロップ１〜３の出力は全てＬレベルとなるた
め、デ−タｉはＬレベルとなる。この場合、検出回路４
におけるＡＮＤゲ−ト１１の出力（デ−タｋ）はＬレベ
ルのため、フリップフロップ１３はセットされず、従っ
てデ−タｌは変化せず、反転回路５にいて出力するクロ
ック信号（デ−タｃ）は依然として入力されたクロック
信号（デ−タｂ）のままである。図３において、時刻ｔ
₄〜ｔ₇までの間では、入力信号（デ−タａ）の変化点が
存在し、実際にフリップフロップ２ではクロック信号
（デ−タｄ）でラッチする場合、時刻ｔ₆でラッチする
ことになるため、時刻ｔ₃からｔ₅までの入力信号（デ−
タａ）のデ−タ‘１’は読み取ることができない。時刻
ｔ₄からｔ₉の間ではデ−タｆがＨレベル、デ−タｇ，ｈ
がＬレベルとなるので、デ−タｉはＨレベルとなる。FIG. 5 is a diagram of the truth table of the input and output of the exclusive OR gate in FIG. As shown in FIG. 5, data f, g, and h, that is, flip-flops 1,
The exclusive OR is determined by the combination of the output signals 2 and 3.
The output of the gate 9 is data i. That is, if at least one of the three inputs has a different level, the output is at a high (H) level, and the output is at an L level only when all are at the same level. As described above, during the period from t _{1 to} t ₂ , which is the latch interval of the three flip-flops 1, ₂ , 3, all the outputs of the flip-flops 1 to 3 are at the L level. Becomes L level. In this case, the detection circuit 4
Since the output (data k) of the AND gate 11 at L is at L level, the flip-flop 13 is not set, so that the data 1 does not change and the clock signal (data Data c) is still the input clock signal (data b). In FIG. 3, time t
₄ Until ~t _7, the input signal - there is a change point of (de data a), the actual flip-flop 2 clock signal - if latched on (de data d), be latched at time t ₆ to become, the input signal (de from time t ₃ to t ₅ -
The data '1' of data a) cannot be read. De In between time t ₄ of t ₉ - data f is H level, de - data g, h
Is at the L level, and the data i is at the H level.

【００１０】検出回路４では、遅延回路１０でτ′だけ
遅延させて、時刻ｔ₇からある程度余裕をとった時刻ｔ₈
で判定する。すなわち、時刻ｔ₈では、データｉ、デー
タｊともにＨレベルであるため、ＡＮＤゲート１１の出
力（データｋ）はＨレベルとなる。さらに、反転回路５
のフリップフロップ１３のクロック端子Ｃにデータｋが
入力されるので、時刻ｔ₈でデータ１はＬレベルからＨ
レベルに変化する。データ１がＨレベルになると、排他
的ＯＲゲート１２では、入力されたクロック信号（デー
タｂ）のレベルを反転してデータｃとして出力すること
になる（図３のｋ，ｌ，ｃ参照）。すなわち、時刻ｔ₈
以降、反転回路５では入力されたクロック信号（データ
ｂ）を反転してデータｃとして出力することになる。従
ってｔ₈以降はフリップフロップ１〜３のラッチの結
果、つまりラッチの同期時刻ｔ₉からｔ₁₀までの間、お
よびｔ₁₁からｔ₁₂までの間では、入力信号（データａ）
のレベルは３つとも全て同じとなり、引き続き現在と同
位相のクロック信号を各フリップフロップ１〜３に供給
することになる。また、このラッチ区間には、入力信号
（データａ）の変化点も存在しないので、安定して入力
信号を再生することができ、出力信号としてデータｇを
出力する。実施例では、第１、第２および第３のクロッ
ク信号の間には、それぞれτだけ時間差がある場合を説
明したが、遅延回路の設定条件により第１のクロック信
号より遅延時間τ ₁ だけ遅延させた第２のクロック信号
と、それよりさらに遅延時間（τ ₂ −τ ₁ ）（ただしτ ₂
＞τ ₁ ）だけ遅延させた第３のクロック信号を生成させ
ることができる。この場合、τ ₂ ，τ ₁ としては任意の値
（ただしτ ₂ ＞τ ₁ ）をとることが可能である。 [0010] In the detection circuit 4, and is delayed by τ 'in the delay circuit 10, the time t _8, which was to some extent taken a margin from the time t ₇
Is determined. That is, at time t _8, since the data i, the data j are both H level, the output of AND gate 11 (data k) becomes H level. Further, the inversion circuit 5
Since the data k in the clock terminal C of the flip-flop 13 is inputted, the data 1 at time t ₈ is H from L level
Change to a level. When the data 1 goes to the H level, the exclusive OR gate 12 inverts the level of the input clock signal (data b) and outputs it as data c (see k, l, c in FIG. 3). That is, at time t ₈
Thereafter, the inverting circuit 5 inverts the input clock signal (data b) and outputs it as data c. Therefore, after t ₈ , the input signal (data a) is obtained as a result of latching of the flip-flops 1 to 3, that is, between the latch synchronization times t ₉ and t ₁₀ and between t ₁₁ and t _12.
Becomes the same for all three, and the clock signal having the same phase as that of the current clock is continuously supplied to the flip-flops 1 to 3. Further, since there is no change point of the input signal (data a) in this latch section, the input signal can be reproduced stably and the data g is output as the output signal. In the embodiment, the first, second and third clocks are used.
The case where there is a time difference of τ between
As described above, the first clock signal depends on the setting conditions of the delay circuit.
Second clock signal delayed by a delay time τ ₁ from the signal
And a further delay time (τ ₂ −τ ₁ ) (where τ ₂
> Τ ₁ ) to generate a third clock signal
Can be In this case, τ ₂ and τ ₁ are arbitrary values
(Where τ ₂ > τ ₁ ).

【００１１】このように、本実施例においては、クロッ
ク信号をτ₁およびτ₂だけ遅延させるとともに、遅延さ
せないクロック信号も含めて位相のずれた３種類のクロ
ック信号で、入力信号をそれぞれラッチし、その結果、
それらの出力レベルが異なっていれば、クロック信号を
反転させて、入力信号をそれぞれラッチし、その結果、
それらの出力レベルが一致していれば、現在のクロック
信号のまま引き続きそれらのクロック信号で入力信号を
ラッチするように制御する。これにより、図４に示す従
来のビット位相同期回路に比べて、遅延回路の数は少な
くてすみ、セレクタは不要となるため、構成が簡単とな
る。また、クロック周波数が変化してもそのまま継続し
て使用することができる。As described above, in this embodiment, the clock signal is delayed by τ ₁ and τ ₂ , and the input signal is latched by three types of clock signals having a phase shift including the clock signal which is not delayed. ,as a result,
If the output levels are different, the clock signal is inverted and the input signals are latched, and as a result,
If the output levels match, control is performed so that the input signal is latched with the current clock signal as it is. As a result, the number of delay circuits can be reduced as compared with the conventional bit phase synchronization circuit shown in FIG. 4, and a selector is not required, thereby simplifying the configuration. Further, even if the clock frequency changes, it can be used continuously as it is.

【００１２】[0012]

【発明の効果】以上説明したように、本発明によれば、
入力信号をラッチするフリップフロップとレベルを検出
する回路の他に、反転回路と位相のずれた３個のクロッ
ク信号を生成する回路を設けるだけでビット位相同期回
路を構成できるので、簡単な構造となり、ＬＳＩ化を図
ることができる。また、従来のように、少しずつ位相の
異なる多種類のクロック信号を作成する必要がなく、し
かもクロック信号の周波数が変化しても、再度位相調整
をする必要がなく、そのまま継続して使用することがで
きるので、極めて動作効率がよい。As described above, according to the present invention,
In addition to a flip-flop that latches an input signal and a circuit that detects a level, a bit phase synchronization circuit can be configured simply by providing an inverting circuit and a circuit that generates three clock signals that are out of phase. , An LSI can be achieved. Further, unlike the related art, there is no need to create various types of clock signals having slightly different phases, and even if the frequency of the clock signal changes, there is no need to adjust the phase again, and the clock signal is used continuously. Therefore, the operation efficiency is extremely high.

【００１３】[0013]

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施例を示すビット位相同期回路の
基本構成図である。FIG. 1 is a basic configuration diagram of a bit phase synchronization circuit showing one embodiment of the present invention.

【図２】図１における具体的構成の一例を示す図であ
る。FIG. 2 is a diagram showing an example of a specific configuration in FIG.

【図３】図２における動作タイムチャ−トである。FIG. 3 is an operation time chart in FIG. 2;

【図４】従来のビット位相同期回路の構成図である。FIG. 4 is a configuration diagram of a conventional bit phase synchronization circuit.

【図５】図２における排他的ＯＲゲ−トの真理値テ−ブ
ルの図である。FIG. 5 is a diagram of a truth table of an exclusive OR gate in FIG. 2;

【符号の説明】[Explanation of symbols]

１〜３，１３，１０１〜１０３ フリップフロップ ７，８，１０，１０５〜１０９ 遅延回路 ４ 検出回路 ５ 反転回路 ６ 遅延クロック発生回路 ９，１２ 排他的ＯＲゲ−ト １１ ＡＮＤゲ−ト １０４ セレクタ Ｓ 制御端子 Ｑ 出力端子 Ｑ 反転出力端子 Ｄ，Ｄ１〜Ｄ４ 入力端子 Ｃ クロック端子 1 to 3, 13, 101 to 103 Flip-flop 7, 8, 10, 105 to 109 Delay circuit 4 Detection circuit 5 Inversion circuit 6 Delay clock generation circuit 9, 12 Exclusive OR gate 11 AND gate 104 Selector S Control terminal Q output terminal Q inverted output terminal D, D1 to D4 input terminal C clock terminal

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 同期式信号伝送回路の受信側で入力信号
のビット同期をとるビット位相同期回路において、入力
したクロック信号を制御信号により指示されたときのみ
反転して出力する反転回路と、該反転回路の出力信号で
ある第１のクロック信号、および該第１のクロック信号
を予め定めた遅延時間τ₁だけ遅延させた第２のクロッ
ク信号、および該第２のクロック信号をさらに遅延時間
（τ₂−τ₁）（ただし（τ ₂ ＞τ ₁ ））だけ遅延させた第
３のクロック信号をそれぞれ出力する遅延クロック発生
回路と、上記第１、第２および第３のクロック信号のう
ち１つずつをクロック信号として入力し、入力データ信
号をそれぞれ各クロック信号の立上りないし立下り時点
でラッチする第１、第２および第３のフリップフロップ
と、該入力データ信号を最も遅れてフリップフロップに
ラッチした時点で、該第１、第２および第３のフリップ
フロップの各出力を入力して各レベルを比較し、比較の
結果、１つでも不一致のものがあれば、上記反転回路に
対して制御信号を送出して、上記第１、第２および第３
のクロック信号を反転させ、また比較の結果、全て一致
していれば、上記反転回路に対して現在の第１、第２お
よび第３のクロック信号のまま引き続き出力させる検出
回路とを具備することを特徴とするビット位相同期回
路。1. A bit phase synchronization circuit for performing bit synchronization of an input signal on a receiving side of a synchronous signal transmission circuit, wherein the inversion circuit inverts and outputs an input clock signal only when instructed by a control signal. A first clock signal which is an output signal of the inverting circuit, a second clock signal obtained by delaying the first clock signal by a predetermined delay time τ ₁ , and a further delay time ( τ ₂ −τ ₁ ) (where (τ ₂ > τ ₁ )), and a delayed clock generating circuit for outputting a third clock signal, and one of the first, second and third clock signals. First, second, and third flip-flops for inputting the input data signals as clock signals and latching the input data signals at the rising or falling of each clock signal, respectively, When the signal is latched to the flip-flop with the latest delay, the respective outputs of the first, second and third flip-flops are input and the respective levels are compared. For example, a control signal is sent to the inverting circuit, and the first, second and third control signals are transmitted.
And a detection circuit for inverting the clock signal of the second clock signal and outputting the current first, second, and third clock signals to the inverting circuit if the result of the comparison indicates that they all match. A bit phase synchronization circuit characterized by the following.