JP2980879B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子に関
し、特にセルフアラインにてオフセット領域及びソース
／ドレイン電極を形成するに適した薄膜トランジスタ並
びにその製造方法に関する。
し、特にセルフアラインにてオフセット領域及びソース
／ドレイン電極を形成するに適した薄膜トランジスタ並
びにその製造方法に関する。
【０００２】
【従来の技術】一般に、薄膜トランジスタは、１Ｍ級以
上のＳＲＡＭセルのＣＭＯＳロードトランジスタ又はロ
ードレジスタの代わりに使用される。又、薄膜トランジ
スタは、液晶表示素子で各ピクセル領域の画像データ信
号をスイッチングするスイッチング素子としても使用さ
れる。特に、ＰＭＯＳ薄膜トランジスタをロードトラン
ジスタとして使用するＳＲＡＭセルにおいては、ＰＭＯ
Ｓのオフ電流を減少させるとともに、オン電流を増加さ
せることにより、ＳＲＡＭセルの消費電力が減少し且つ
記憶特性が向上され、その結果、高品質のＳＲＡＭセル
が得られる。オフセット領域はＳＲＡＭセルの安定した
動作のための重要な要素として作用する。このため、こ
のようなオフセット領域を正確に（製造工程の進行中に
変化しないように）形成することが大切な問題であっ
た。
上のＳＲＡＭセルのＣＭＯＳロードトランジスタ又はロ
ードレジスタの代わりに使用される。又、薄膜トランジ
スタは、液晶表示素子で各ピクセル領域の画像データ信
号をスイッチングするスイッチング素子としても使用さ
れる。特に、ＰＭＯＳ薄膜トランジスタをロードトラン
ジスタとして使用するＳＲＡＭセルにおいては、ＰＭＯ
Ｓのオフ電流を減少させるとともに、オン電流を増加さ
せることにより、ＳＲＡＭセルの消費電力が減少し且つ
記憶特性が向上され、その結果、高品質のＳＲＡＭセル
が得られる。オフセット領域はＳＲＡＭセルの安定した
動作のための重要な要素として作用する。このため、こ
のようなオフセット領域を正確に（製造工程の進行中に
変化しないように）形成することが大切な問題であっ
た。
【０００３】以下、従来の薄膜トランジスタ並びにその
製造方法を添付図面に基づき説明する。図１は従来の薄
膜トランジスタの構造を示す断面図である。
製造方法を添付図面に基づき説明する。図１は従来の薄
膜トランジスタの構造を示す断面図である。
【０００４】従来の薄膜トランジスタは、図１に示すよ
うに、絶縁層２１と、絶縁層２１上の所定領域に形成さ
れたゲート電極２２ａと、ゲート電極２２ａを含む絶縁
層２１上に形成されたゲート絶縁膜２４と、ゲート電極
２２ａと一定の距離を置いてゲート絶縁膜２４上に形成
されたドレイン電極Ｄと、前記ゲート電極２２ａとオー
バーラップされ、前記ドレイン電極Ｄに対向してゲート
絶縁膜２４上に形成されたソース電極Ｓと、前記ソース
電極Ｓとドレイン電極Ｄとの間のゲート絶縁膜２４上に
形成されたチャネル領域Ｉ及びオフセット領域IIとから
構成される。
うに、絶縁層２１と、絶縁層２１上の所定領域に形成さ
れたゲート電極２２ａと、ゲート電極２２ａを含む絶縁
層２１上に形成されたゲート絶縁膜２４と、ゲート電極
２２ａと一定の距離を置いてゲート絶縁膜２４上に形成
されたドレイン電極Ｄと、前記ゲート電極２２ａとオー
バーラップされ、前記ドレイン電極Ｄに対向してゲート
絶縁膜２４上に形成されたソース電極Ｓと、前記ソース
電極Ｓとドレイン電極Ｄとの間のゲート絶縁膜２４上に
形成されたチャネル領域Ｉ及びオフセット領域IIとから
構成される。
【０００５】ここで、オフセット領域IIとは、ドレイン
電極Ｄとゲート電極２２ａとの間の領域のことである。
次に、このようにして構成された従来の薄膜トランジス
タの製造方法を添付図面に基づき説明する。
電極Ｄとゲート電極２２ａとの間の領域のことである。
次に、このようにして構成された従来の薄膜トランジス
タの製造方法を添付図面に基づき説明する。
【０００６】図２〜図５は従来の薄膜トランジスタの製
造方法を工程順に説明するための断面図である。まず、
図２に示すように、絶縁層２１上に第１ポリシリコン層
２２を形成する。ここで、第１ポリシリコン層２２は薄
膜トランジスタのゲート電極用のポリシリコンである。
前記第１ポリシリコン層２２上にフォトレジストを塗布
した後、露光及び現像工程でパターニングしてゲート電
極パターン２３を形成する。
造方法を工程順に説明するための断面図である。まず、
図２に示すように、絶縁層２１上に第１ポリシリコン層
２２を形成する。ここで、第１ポリシリコン層２２は薄
膜トランジスタのゲート電極用のポリシリコンである。
前記第１ポリシリコン層２２上にフォトレジストを塗布
した後、露光及び現像工程でパターニングしてゲート電
極パターン２３を形成する。
【０００７】この後、ゲート電極パターン２３を形成す
るフォトレジストをマスクに用いて食刻工程で前記第１
ポリシリコン層２２を選択的に除去して、図３に示すよ
うにゲート電極２２ａを形成する。
るフォトレジストをマスクに用いて食刻工程で前記第１
ポリシリコン層２２を選択的に除去して、図３に示すよ
うにゲート電極２２ａを形成する。
【０００８】次いで、図４に示すように、ゲート電極２
２ａを含む絶縁層２１上にゲート絶縁膜２４、例えばシ
リコン酸化膜を蒸着する。そして、前記ゲート絶縁膜２
４上に第２ポリシリコン層２５を形成した後、前記第２
ポリシリコン層２５上にフォトレジスト２６を塗布す
る。
２ａを含む絶縁層２１上にゲート絶縁膜２４、例えばシ
リコン酸化膜を蒸着する。そして、前記ゲート絶縁膜２
４上に第２ポリシリコン層２５を形成した後、前記第２
ポリシリコン層２５上にフォトレジスト２６を塗布す
る。
【０００９】この後、図５に示すように、チャネル領域
及びオフセット領域を形成するために、第２フォトレジ
スト２６をパターニングしてマスクパターン２６ａを形
成する。そして、前記マスクパターン２６ａをマスクに
用いたソース／ドレイン用の不純物イオンの注入を行っ
て、一部がゲート電極２２ａとオーバーラップされるソ
ース電極Ｓと、前記ゲート電極２２ａと一定の距離をお
いて形成されるドレイン電極Ｄとを形成する。
及びオフセット領域を形成するために、第２フォトレジ
スト２６をパターニングしてマスクパターン２６ａを形
成する。そして、前記マスクパターン２６ａをマスクに
用いたソース／ドレイン用の不純物イオンの注入を行っ
て、一部がゲート電極２２ａとオーバーラップされるソ
ース電極Ｓと、前記ゲート電極２２ａと一定の距離をお
いて形成されるドレイン電極Ｄとを形成する。
【００１０】このような工程を経て従来の薄膜トランジ
スタの製造工程が完了する。
スタの製造工程が完了する。
【００１１】
【発明が解決しようとする課題】しかし、かかる従来の
薄膜トランジスタ及びその製造方法は、ソース／ドレイ
ン電極とチャネル領域及びオフセット領域とを形成する
にあたって別のマスク工程を必要とするため、工程が複
雑になる。そして、マスクのアライン時に、ミスアライ
ンに起因してオフセット領域が変化して正確に形成され
なくなるが、このようなオフセット領域の変化はＳＲＡ
Ｍセルの安定化を低下させる重要な要因となる。
薄膜トランジスタ及びその製造方法は、ソース／ドレイ
ン電極とチャネル領域及びオフセット領域とを形成する
にあたって別のマスク工程を必要とするため、工程が複
雑になる。そして、マスクのアライン時に、ミスアライ
ンに起因してオフセット領域が変化して正確に形成され
なくなるが、このようなオフセット領域の変化はＳＲＡ
Ｍセルの安定化を低下させる重要な要因となる。
【００１２】本発明は、上記の問題点を解決するために
なされたもので、ソース／ドレイン電極とオフセット領
域及びチャネル領域とをマスクを使用せずにセルフアラ
インにて形成することにより、製造工程を簡略化し、且
つ安定したセルの動作を具現するに適した薄膜トランジ
スタ及びその製造方法を提供することにその目的があ
る。
なされたもので、ソース／ドレイン電極とオフセット領
域及びチャネル領域とをマスクを使用せずにセルフアラ
インにて形成することにより、製造工程を簡略化し、且
つ安定したセルの動作を具現するに適した薄膜トランジ
スタ及びその製造方法を提供することにその目的があ
る。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項１に記載の薄膜トランジスタは、基板と、
前記基板に形成され、底面、第１側面及び第２側面を有
する溝と、前記基板及び溝上に形成された活性層と、前
記活性層上に形成されたゲート絶縁膜と、前記溝の第１
及び第２側面に対応する前記ゲート絶縁膜上に形成され
た第１及び第２ゲート電極と、前記第１及び第２ゲート
電極の間において、前記溝の底面に対応する活性層内に
形成されたソース領域と、前記第１及び第２ゲート電極
から一定の距離をおいて前記基板上に対応する前記活性
層内に形成された２つのドレイン領域と、前記第１及び
第２ゲート電極と前記ドレイン領域との間の活性層内に
それぞれ設けられた２つのオフセット領域とを備える。
めに、請求項１に記載の薄膜トランジスタは、基板と、
前記基板に形成され、底面、第１側面及び第２側面を有
する溝と、前記基板及び溝上に形成された活性層と、前
記活性層上に形成されたゲート絶縁膜と、前記溝の第１
及び第２側面に対応する前記ゲート絶縁膜上に形成され
た第１及び第２ゲート電極と、前記第１及び第２ゲート
電極の間において、前記溝の底面に対応する活性層内に
形成されたソース領域と、前記第１及び第２ゲート電極
から一定の距離をおいて前記基板上に対応する前記活性
層内に形成された２つのドレイン領域と、前記第１及び
第２ゲート電極と前記ドレイン領域との間の活性層内に
それぞれ設けられた２つのオフセット領域とを備える。
【００１４】
【００１５】
【００１６】請求項２に記載の薄膜トランジスタの製造
方法は、基板に第１及び第２側面を有する溝を形成する
工程と、前記基板及び前記溝上に活性層を形成する工程
と、前記活性層上にゲート絶縁膜を形成する工程と、少
なくとも前記溝の一側面とその一側面に隣接する前記基
板とに対応する前記ゲート絶縁膜上に伝導性のパターン
を形成する工程と、前記パターンをマスクにしてイオン
を注入して前記活性層内にソース及びドレイン領域を形
成する工程と、前記基板に対応する前記ゲート絶縁膜上
の前記パターンを除去してゲート電極を形成する工程と
を備える。
方法は、基板に第１及び第２側面を有する溝を形成する
工程と、前記基板及び前記溝上に活性層を形成する工程
と、前記活性層上にゲート絶縁膜を形成する工程と、少
なくとも前記溝の一側面とその一側面に隣接する前記基
板とに対応する前記ゲート絶縁膜上に伝導性のパターン
を形成する工程と、前記パターンをマスクにしてイオン
を注入して前記活性層内にソース及びドレイン領域を形
成する工程と、前記基板に対応する前記ゲート絶縁膜上
の前記パターンを除去してゲート電極を形成する工程と
を備える。
【００１７】請求項３に記載の薄膜トランジスタの製造
方法では、請求項２において、前記パターンを形成する
工程は、前記溝の第１及び第２側面と前記第１及び第２
側面に隣接する前記基板とに対応する前記ゲート絶縁膜
上に、第１及び第２パターンを形成する工程を含み、前
記ソース及びドレイン領域を形成する工程は、前記第１
及び第２パターンをマスクにしてイオンを注入して前記
活性層内にソース及び２つのドレイン領域を形成する工
程を含み、前記ゲート電極を形成する工程は、前記基板
に対応する前記ゲート絶縁膜上の前記第１及び第２パタ
ーンを除去して第１及び第２ゲート電極を形成する工程
を含むことを特徴とする。
方法では、請求項２において、前記パターンを形成する
工程は、前記溝の第１及び第２側面と前記第１及び第２
側面に隣接する前記基板とに対応する前記ゲート絶縁膜
上に、第１及び第２パターンを形成する工程を含み、前
記ソース及びドレイン領域を形成する工程は、前記第１
及び第２パターンをマスクにしてイオンを注入して前記
活性層内にソース及び２つのドレイン領域を形成する工
程を含み、前記ゲート電極を形成する工程は、前記基板
に対応する前記ゲート絶縁膜上の前記第１及び第２パタ
ーンを除去して第１及び第２ゲート電極を形成する工程
を含むことを特徴とする。
【００１８】請求項４に記載の薄膜トランジスタの製造
方法では、請求項３において、前記第１及び第２ゲート
電極を形成する工程は、前記ゲート絶縁膜上に伝導層を
形成する工程と、前記溝の第１及び第２側面に隣接する
前記基板上と前記溝の底面の一部とに対応する前記伝導
層上にマスク層を形成する工程と、前記マスク層を用い
て前記伝導層をパターニングして前記第１及び第２パタ
ーンを形成する工程と、前記溝内に絶縁層を形成する工
程と、前記絶縁層と前記ゲート絶縁膜とをマスクにして
前記基板上に対応する第１及び第２パターンを食刻して
第１及び第２ゲート電極を形成する工程とをさらに備え
ることを特徴とする。
方法では、請求項３において、前記第１及び第２ゲート
電極を形成する工程は、前記ゲート絶縁膜上に伝導層を
形成する工程と、前記溝の第１及び第２側面に隣接する
前記基板上と前記溝の底面の一部とに対応する前記伝導
層上にマスク層を形成する工程と、前記マスク層を用い
て前記伝導層をパターニングして前記第１及び第２パタ
ーンを形成する工程と、前記溝内に絶縁層を形成する工
程と、前記絶縁層と前記ゲート絶縁膜とをマスクにして
前記基板上に対応する第１及び第２パターンを食刻して
第１及び第２ゲート電極を形成する工程とをさらに備え
ることを特徴とする。
【００１９】請求項５に記載の薄膜トランジスタの製造
方法では、請求項４において、前記絶縁層と前記ゲート
絶縁膜とは互いに食刻選択比が異なる物質で構成される
ことを特徴とする。
方法では、請求項４において、前記絶縁層と前記ゲート
絶縁膜とは互いに食刻選択比が異なる物質で構成される
ことを特徴とする。
【００２０】
【発明の実施の形態】以下、本発明の薄膜トランジスタ
及びその製造方法の一実施形態を添付図面に基づき説明
する。
及びその製造方法の一実施形態を添付図面に基づき説明
する。
【００２１】図６は本実施形態における薄膜トランジス
タの構造を示す断面図である。本実施形態の薄膜トラン
ジスタは、図６に示すように、基板４１と、前記基板１
４に形成され、第１及び第２側面を有する溝４２と、前
記基板４１及び前記溝４２上に形成された活性層４３
と、前記活性層４３上に形成されたゲート絶縁膜４４
と、前記溝４２の第１及び第２側面に対応する前記ゲー
ト絶縁膜４４上に形成された第１及び第２ゲート電極４
５ａ，４５ｂと、前記第１及び第２ゲート電極４５ａ，
４５ｂ間において溝４２の底面に対応する活性層４３内
に形成されたソース領域（ソース電極）Ｓと、前記第１
及び第２ゲート電極４５ａ，４５ｂから一定の距離をお
いて前記基板４１上に対応する活性層４３内に形成され
た２つのドレイン領域（ドレイン電極）Ｄとを含んで構
成される。
タの構造を示す断面図である。本実施形態の薄膜トラン
ジスタは、図６に示すように、基板４１と、前記基板１
４に形成され、第１及び第２側面を有する溝４２と、前
記基板４１及び前記溝４２上に形成された活性層４３
と、前記活性層４３上に形成されたゲート絶縁膜４４
と、前記溝４２の第１及び第２側面に対応する前記ゲー
ト絶縁膜４４上に形成された第１及び第２ゲート電極４
５ａ，４５ｂと、前記第１及び第２ゲート電極４５ａ，
４５ｂ間において溝４２の底面に対応する活性層４３内
に形成されたソース領域（ソース電極）Ｓと、前記第１
及び第２ゲート電極４５ａ，４５ｂから一定の距離をお
いて前記基板４１上に対応する活性層４３内に形成され
た２つのドレイン領域（ドレイン電極）Ｄとを含んで構
成される。
【００２２】ここで、前記第１及び第２ゲート電極４５
ａ，４５ｂと、前記ドレイン電極Ｄとの間の活性層４３
内に第１及び第２オフセット領域IIが形成される。以
下、このようにして構成された本実施形態の薄膜トラン
ジスタの製造方法を説明する。
ａ，４５ｂと、前記ドレイン電極Ｄとの間の活性層４３
内に第１及び第２オフセット領域IIが形成される。以
下、このようにして構成された本実施形態の薄膜トラン
ジスタの製造方法を説明する。
【００２３】図７〜図１２は本実施形態の薄膜トランジ
スタの製造方法を工程順に説明するための断面図であ
る。まず、図７に示すように、基板４１の所定の部位を
食刻して溝４２を形成する。ここで、基板４１は絶縁膜
或いは絶縁基板を含む。
スタの製造方法を工程順に説明するための断面図であ
る。まず、図７に示すように、基板４１の所定の部位を
食刻して溝４２を形成する。ここで、基板４１は絶縁膜
或いは絶縁基板を含む。
【００２４】図８に示すように、溝４２を含む基板４１
上に活性層４３を形成し、前記活性層４３上にゲート絶
縁膜４４、例えばシリコン酸化膜を順次に積層形成す
る。ここで、前記活性層４３は以後にソース電極及びド
レイン電極として使用される。
上に活性層４３を形成し、前記活性層４３上にゲート絶
縁膜４４、例えばシリコン酸化膜を順次に積層形成す
る。ここで、前記活性層４３は以後にソース電極及びド
レイン電極として使用される。
【００２５】次いで、図９に示すように、前記ゲート絶
縁膜４４上に伝導層４５を形成した後、その伝導層４５
の全面にフォトレジスト４６を塗布する。そして、露光
及び現像工程でフォトレジスト４６をパターニングす
る。
縁膜４４上に伝導層４５を形成した後、その伝導層４５
の全面にフォトレジスト４６を塗布する。そして、露光
及び現像工程でフォトレジスト４６をパターニングす
る。
【００２６】次いで、図１０に示すように、前記フォト
レジスト４６をマスクに用いて食刻工程で前記伝導層４
５を選択的に除去して、図１１に示すように第１、第２
パターンとしての前記第１、第２ゲート電極４５ａ，４
５ｂを形成する。この際、前記第１、第２ゲート電極４
５ａ，４５ｂは前記溝４２の中央で互いに分離される。
このように、第１、第２ゲート電極４５ａ，４５ｂを形
成した後、前記ゲート電極４５ａ，４５ｂをマスクに用
いてソース／ドレイン用の不純物イオンの注入を施す。
これにより、第１、第２ゲート電極４５ａ，４５ｂが分
離されている溝４２の中央（溝４２の底面）に対応する
活性層４３がソース電極Ｓとなり、前記ソース電極Ｓの
両側の基板４１上に対応する活性層４３がそれぞれドレ
イン電極Ｄとなる。なお、パターニングされた前記フォ
トレジスト４６は、不純物イオンの注入前或いは注入後
に取り除かれる。
レジスト４６をマスクに用いて食刻工程で前記伝導層４
５を選択的に除去して、図１１に示すように第１、第２
パターンとしての前記第１、第２ゲート電極４５ａ，４
５ｂを形成する。この際、前記第１、第２ゲート電極４
５ａ，４５ｂは前記溝４２の中央で互いに分離される。
このように、第１、第２ゲート電極４５ａ，４５ｂを形
成した後、前記ゲート電極４５ａ，４５ｂをマスクに用
いてソース／ドレイン用の不純物イオンの注入を施す。
これにより、第１、第２ゲート電極４５ａ，４５ｂが分
離されている溝４２の中央（溝４２の底面）に対応する
活性層４３がソース電極Ｓとなり、前記ソース電極Ｓの
両側の基板４１上に対応する活性層４３がそれぞれドレ
イン電極Ｄとなる。なお、パターニングされた前記フォ
トレジスト４６は、不純物イオンの注入前或いは注入後
に取り除かれる。
【００２７】次いで、図１１に示すように、前記第１、
第２ゲート電極４５ａ，４５ｂを含むゲート絶縁膜４４
上に絶縁層４７を形成する。この際、前記絶縁層４７の
物質としては、前記ゲート絶縁膜４４との食刻選択比が
異なる物質、例えばシリコン窒化膜を蒸着する。もし
も、前記ゲート絶縁膜４４がシリコン窒化膜であれば、
前記絶縁層４７はシリコン酸化膜を使用する。これは、
後工程で行われる絶縁層４７のエッチバック工程時に、
前記絶縁層４７とゲート絶縁膜４４との食刻選択比を異
にしてゲート絶縁膜４４の下側のドレイン電極Ｄがオー
バーエッチされることを防止するためのものである。
第２ゲート電極４５ａ，４５ｂを含むゲート絶縁膜４４
上に絶縁層４７を形成する。この際、前記絶縁層４７の
物質としては、前記ゲート絶縁膜４４との食刻選択比が
異なる物質、例えばシリコン窒化膜を蒸着する。もし
も、前記ゲート絶縁膜４４がシリコン窒化膜であれば、
前記絶縁層４７はシリコン酸化膜を使用する。これは、
後工程で行われる絶縁層４７のエッチバック工程時に、
前記絶縁層４７とゲート絶縁膜４４との食刻選択比を異
にしてゲート絶縁膜４４の下側のドレイン電極Ｄがオー
バーエッチされることを防止するためのものである。
【００２８】図１２に示すように、前記絶縁層４７をエ
ッチバックして前記溝４２を絶縁層４７で埋め立てる。
この際、前記ゲート絶縁膜４４が露出されるまで絶縁層
４７をエッチバックするとき、前述したようにゲート絶
縁膜４４と絶縁層４７との食刻選択比が異なるため、前
記ゲート絶縁膜４４の下側のドレイン電極Ｄはダメージ
を被らない。そして、同図に示すように、露出されたゲ
ート電極４５ａ，４５ｂをエッチバックして全体的に平
坦化をなす。ここで、チャネル領域Ｉは溝４２の側面と
底面とに沿って形成され、オフセット領域IIは前記チャ
ネル領域Ｉに対して直交する方向に形成される。すなわ
ち、前記オフセット領域IIはドレイン電極Ｄと平行に形
成される。この際、ゲート絶縁膜４４の上面と前記第１
及び第２ゲート電極４５ａ，４５ｂの上側面とが同一平
面上に位置する。
ッチバックして前記溝４２を絶縁層４７で埋め立てる。
この際、前記ゲート絶縁膜４４が露出されるまで絶縁層
４７をエッチバックするとき、前述したようにゲート絶
縁膜４４と絶縁層４７との食刻選択比が異なるため、前
記ゲート絶縁膜４４の下側のドレイン電極Ｄはダメージ
を被らない。そして、同図に示すように、露出されたゲ
ート電極４５ａ，４５ｂをエッチバックして全体的に平
坦化をなす。ここで、チャネル領域Ｉは溝４２の側面と
底面とに沿って形成され、オフセット領域IIは前記チャ
ネル領域Ｉに対して直交する方向に形成される。すなわ
ち、前記オフセット領域IIはドレイン電極Ｄと平行に形
成される。この際、ゲート絶縁膜４４の上面と前記第１
及び第２ゲート電極４５ａ，４５ｂの上側面とが同一平
面上に位置する。
【００２９】上記のように製造された薄膜トランジスタ
においては、一つの溝４２内の両側面に第１及び第２ゲ
ート電極４５ａ，４５ｂが形成されるとともに、溝４２
の底面に両ゲート電極４５ａ，４５ｂ共通のソース領域
Ｓが形成される。このため、二つの薄膜トランジスタが
一つの溝４２内に設けられることになり、素子の集積度
を向上させることができる。
においては、一つの溝４２内の両側面に第１及び第２ゲ
ート電極４５ａ，４５ｂが形成されるとともに、溝４２
の底面に両ゲート電極４５ａ，４５ｂ共通のソース領域
Ｓが形成される。このため、二つの薄膜トランジスタが
一つの溝４２内に設けられることになり、素子の集積度
を向上させることができる。
【００３０】さらに、第１及び第２パターンを構成する
第１及び第２ゲート電極４５ａ，４５ｂをマスクに兼用
したセルフアライン方式によって、ソース／ドレイン電
極Ｓ，Ｄ及びチャネル／オフセット領域Ｉ，IIが形成さ
れる。つまり、従来では、ゲート電極を形成するための
フォトマスク工程と、オフセット領域等を形成するため
のフォトマスク工程とを別々に行う必要があった。それ
に対し、本実施形態では、ゲート電極４５ａ，４５ｂを
形成するためのフォトマスク工程のみを行えば、後は、
形成されたゲート電極４５ａ，４５ｂをそのままマスク
として使用して、オフセット領域等を形成することがで
きる。このため、製造工程を簡略化することができると
ともに、オフセット領域が正確に形成されて安定したセ
ルが得られる。
第１及び第２ゲート電極４５ａ，４５ｂをマスクに兼用
したセルフアライン方式によって、ソース／ドレイン電
極Ｓ，Ｄ及びチャネル／オフセット領域Ｉ，IIが形成さ
れる。つまり、従来では、ゲート電極を形成するための
フォトマスク工程と、オフセット領域等を形成するため
のフォトマスク工程とを別々に行う必要があった。それ
に対し、本実施形態では、ゲート電極４５ａ，４５ｂを
形成するためのフォトマスク工程のみを行えば、後は、
形成されたゲート電極４５ａ，４５ｂをそのままマスク
として使用して、オフセット領域等を形成することがで
きる。このため、製造工程を簡略化することができると
ともに、オフセット領域が正確に形成されて安定したセ
ルが得られる。
【００３１】伝導層４５により形成された第１及び第２
パターンは、ソース／ドレイン電極Ｓ，Ｄ及びチャネル
／オフセット領域Ｉ，IIの形成のためのマスクとして使
用される。又、溝４２内に形成された絶縁層４７及びゲ
ート絶縁膜４４が食刻のためのマスクとして使用される
ことによって、基板４１上に突出する第１及び第２パタ
ーンが除去され、その結果、第１及び第２ゲート電極４
５ａ，４５ｂが形成される。よって、伝導層４５をイオ
ン注入のマスクとして利用するだけでなく、これをゲー
ト電極４５ａ，４５ｂとして使用することにより、製造
工程を単純化することができる。
パターンは、ソース／ドレイン電極Ｓ，Ｄ及びチャネル
／オフセット領域Ｉ，IIの形成のためのマスクとして使
用される。又、溝４２内に形成された絶縁層４７及びゲ
ート絶縁膜４４が食刻のためのマスクとして使用される
ことによって、基板４１上に突出する第１及び第２パタ
ーンが除去され、その結果、第１及び第２ゲート電極４
５ａ，４５ｂが形成される。よって、伝導層４５をイオ
ン注入のマスクとして利用するだけでなく、これをゲー
ト電極４５ａ，４５ｂとして使用することにより、製造
工程を単純化することができる。
【００３２】しかも、絶縁層４７はゲート絶縁膜４４と
食刻選択比が異なるため、絶縁層４７の食刻時に活性層
４３（特に、ドレイン電極Ｄ）に悪影響を与えない。な
お、上記実施形態では、一つの溝４２に二つのゲート電
極４５ａ，４５ｂを形成したが、本発明の他の実施形態
では、溝の一側にのみゲート電極を形成してもよい。図
示してはいないが、この他の実施形態では、基板に溝を
形成した後、溝を含む基板の全面に活性層を形成する。
この後、活性層上にゲート絶縁膜を形成し、その後、ゲ
ート絶縁膜の全面にゲート電極を形成するための伝導層
を形成する。次に、伝導層上にフォトレジストを形成
し、前記溝の一側面に対応するよう前記フォトレジスト
をパターニングした後、パターニングされたフォトレジ
ストをマスクにして伝導層を食刻してゲート電極を形成
する。以後の工程は二つのゲート電極を形成するときと
同様に行われる。
食刻選択比が異なるため、絶縁層４７の食刻時に活性層
４３（特に、ドレイン電極Ｄ）に悪影響を与えない。な
お、上記実施形態では、一つの溝４２に二つのゲート電
極４５ａ，４５ｂを形成したが、本発明の他の実施形態
では、溝の一側にのみゲート電極を形成してもよい。図
示してはいないが、この他の実施形態では、基板に溝を
形成した後、溝を含む基板の全面に活性層を形成する。
この後、活性層上にゲート絶縁膜を形成し、その後、ゲ
ート絶縁膜の全面にゲート電極を形成するための伝導層
を形成する。次に、伝導層上にフォトレジストを形成
し、前記溝の一側面に対応するよう前記フォトレジスト
をパターニングした後、パターニングされたフォトレジ
ストをマスクにして伝導層を食刻してゲート電極を形成
する。以後の工程は二つのゲート電極を形成するときと
同様に行われる。
【００３３】
【発明の効果】請求項１、２に係る発明では、ゲート電
極をマスクとして使用することにより、別のフォトマス
ク工程を行うこと無くセルフアライン方式によってソー
ス／ドレイン領域及びオフセット領域を形成することが
可能となる。このため、製造工程を簡略化することがで
きる。しかも、オフセット領域が正確に形成されて安定
したセルが得られる。
極をマスクとして使用することにより、別のフォトマス
ク工程を行うこと無くセルフアライン方式によってソー
ス／ドレイン領域及びオフセット領域を形成することが
可能となる。このため、製造工程を簡略化することがで
きる。しかも、オフセット領域が正確に形成されて安定
したセルが得られる。
【００３４】請求項１、３に係る発明では、一つの溝内
の両側面に第１及び第２ゲート電極が形成されるととも
に、溝の底面に両ゲート電極共通のソース領域が形成さ
れる。このため、二つの薄膜トランジスタを一つの溝内
に設けることができ、素子の集積度を向上させることが
できる。
の両側面に第１及び第２ゲート電極が形成されるととも
に、溝の底面に両ゲート電極共通のソース領域が形成さ
れる。このため、二つの薄膜トランジスタを一つの溝内
に設けることができ、素子の集積度を向上させることが
できる。
【００３５】
【００３６】請求項４に係る発明では、伝導層により形
成された第１及び第２パターンがソース／ドレイン領域
の形成のためのマスクとして使用される。又、溝内に形
成された絶縁層とゲート絶縁膜とが食刻のためのマスク
として用いられることによって、基板上の第１及び第２
パターンが除去されて第１及び第２ゲート電極が形成さ
れる。よって、伝導層をイオン注入のマスクとして利用
するだけでなく、これをゲート電極として利用すること
により、製造工程を単純化することができる。
成された第１及び第２パターンがソース／ドレイン領域
の形成のためのマスクとして使用される。又、溝内に形
成された絶縁層とゲート絶縁膜とが食刻のためのマスク
として用いられることによって、基板上の第１及び第２
パターンが除去されて第１及び第２ゲート電極が形成さ
れる。よって、伝導層をイオン注入のマスクとして利用
するだけでなく、これをゲート電極として利用すること
により、製造工程を単純化することができる。
【００３７】請求項５に係る発明では、絶縁層はゲート
絶縁膜と食刻選択比が異なるため、絶縁層の食刻時に活
性層に影響を与えない。
絶縁膜と食刻選択比が異なるため、絶縁層の食刻時に活
性層に影響を与えない。
【図１】 従来の薄膜トランジスタの構造を示す断面
図。
図。
【図２】 従来の薄膜トランジスタの製造方法を工程順
に説明するための断面図。
に説明するための断面図。
【図３】 従来の薄膜トランジスタの製造方法を工程順
に説明するための断面図。
に説明するための断面図。
【図４】 従来の薄膜トランジスタの製造方法を工程順
に説明するための断面図。
に説明するための断面図。
【図５】 従来の薄膜トランジスタの製造方法を工程順
に説明するための断面図。
に説明するための断面図。
【図６】 本発明の一実施形態における薄膜トランジス
タの構造を示す断面図。
タの構造を示す断面図。
【図７】 本発明の一実施形態における薄膜トランジス
タの製造方法を工程順に説明するための断面図。
タの製造方法を工程順に説明するための断面図。
【図８】 本発明の一実施形態における薄膜トランジス
タの製造方法を工程順に説明するための断面図。
タの製造方法を工程順に説明するための断面図。
【図９】 本発明の一実施形態における薄膜トランジス
タの製造方法を工程順に説明するための断面図。
タの製造方法を工程順に説明するための断面図。
【図１０】 本発明の一実施形態における薄膜トランジ
スタの製造方法を工程順に説明するための断面図。
スタの製造方法を工程順に説明するための断面図。
【図１１】 本発明の一実施形態における薄膜トランジ
スタの製造方法を工程順に説明するための断面図。
スタの製造方法を工程順に説明するための断面図。
【図１２】 本発明の一実施形態における薄膜トランジ
スタの製造方法を工程順に説明するための断面図。
スタの製造方法を工程順に説明するための断面図。
４１ 基板 ４２ 溝 ４３ 活性層 ４４ ゲート絶縁膜 ４５ 伝導層 ４５ａ 第１ゲート電極 ４５ｂ 第２ゲート電極 ４６ フォトレジスト ４７ 絶縁層 Ｓ ソース領域としてのソース電極 Ｄ ドレイン領域としてのドレイン電極 Ｉ チャネル領域 II オフセット領域
フロントページの続き (56)参考文献 特開 昭63−66969（ＪＰ，Ａ) 特開 平２−90683（ＪＰ，Ａ) 特開 平３−289137（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786 H01L 21/336
Claims (5)
- 【請求項１】 基板と、 前記基板に形成され、底面、第１側面及び第２側面を有
する溝と、 前記基板及び溝上に形成された活性層と、 前記活性層上に形成されたゲート絶縁膜と、前記溝の第１及び第２側面 に対応する前記ゲート絶縁膜
上に形成された第１及び第２ゲート電極と、前記第１及び第２ゲート電極の間において、 前記溝の底
面に対応する活性層内に形成されたソース領域と、 前記第１及び第２ゲート電極から一定の距離をおいて前
記基板上に対応する前記活性層内に形成された２つのド
レイン領域と、 前記第１及び第２ゲート電極と前記ドレイン領域との間
の活性層内にそれぞれ設けられた２つのオフセット領域
とを備えることを特徴とする薄膜トランジスタ。 - 【請求項２】 基板に第１及び第２側面を有する溝を形
成する工程と、 前記基板及び前記溝上に活性層を形成する工程と、 前記活性層上にゲート絶縁膜を形成する工程と、 少なくとも前記溝の一側面とその一側面に隣接する前記
基板とに対応する前記ゲート絶縁膜上に、伝導性のパタ
ーンを形成する工程と、 前記パターンをマスクにしてイオンを注入して前記活性
層内にソース及びドレイン領域を形成する工程と、 前記基板に対応する前記ゲート絶縁膜上の前記パターン
を除去してゲート電極を形成する工程とを備えることを
特徴とする薄膜トランジスタの製造方法。 - 【請求項３】 前記パターンを形成する工程は、前記溝
の第１及び第２側面と前記第１及び第２側面に隣接する
前記基板とに対応する前記ゲート絶縁膜上に、第１及び
第２パターンを形成する工程を含み、 前記ソース及びドレイン領域を形成する工程は、前記第
１及び第２パターンをマスクにしてイオンを注入して前
記活性層内にソース及び２つのドレイン領域を形成する
工程を含み、 前記ゲート電極を形成する工程は、前記基板に対応する
前記ゲート絶縁膜上の前記第１及び第２パターンを除去
して第１及び第２ゲート電極を形成する工程を含むこと
を特徴とする請求項２に記載の薄膜トランジスタの製造
方法。 - 【請求項４】 前記第１及び第２ゲート電極を形成する
工程は、 前記ゲート絶縁膜上に伝導層を形成する工程と、 前記溝の第１及び第２側面に隣接する前記基板上と前記
溝の底面の一部とに対応する前記伝導層上にマスク層を
形成する工程と、 前記マスク層を用いて前記伝導層をパターニングして前
記第１及び第２パターンを形成する工程と、 前記溝内に絶縁層を形成する工程と、 前記絶縁層と前記ゲート絶縁膜とをマスクにして前記基
板上に対応する第１及び第２パターンを食刻して第１及
び第２ゲート電極を形成する工程とをさらに備えること
を特徴とする請求項３に記載の薄膜トランジスタの製造
方法。 - 【請求項５】 前記絶縁層と前記ゲート絶縁膜とは互い
に食刻選択比が異なる物質で構成されることを特徴とす
る請求項４に記載の薄膜トランジスタの製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR38882/1997 | 1997-08-14 | ||
| KR1019970038882A KR100259078B1 (ko) | 1997-08-14 | 1997-08-14 | 박막트랜지스터 및 이의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1168116A JPH1168116A (ja) | 1999-03-09 |
| JP2980879B2 true JP2980879B2 (ja) | 1999-11-22 |
Family
ID=19517507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10050383A Expired - Fee Related JP2980879B2 (ja) | 1997-08-14 | 1998-03-03 | 薄膜トランジスタ及びその製造方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP2980879B2 (ja) |
| KR (1) | KR100259078B1 (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19720193C2 (de) * | 1997-05-14 | 2002-10-17 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit mindestens zwei vertikalen MOS-Transistoren und Verfahren zu deren Herstellung |
| KR100273250B1 (ko) * | 1997-12-17 | 2001-01-15 | 김영환 | 박막트랜지스터 및 그 제조방법 |
| KR100331845B1 (ko) * | 1998-01-10 | 2002-05-10 | 박종섭 | 박막트랜지스터제조방법 |
| US6222201B1 (en) * | 1999-07-22 | 2001-04-24 | Worldwide Semiconductor Manufacturing Corp. | Method of forming a novel self-aligned offset thin film transistor and the structure of the same |
| US6406962B1 (en) * | 2001-01-17 | 2002-06-18 | International Business Machines Corporation | Vertical trench-formed dual-gate FET device structure and method for creation |
| US6798017B2 (en) * | 2001-08-31 | 2004-09-28 | International Business Machines Corporation | Vertical dual gate field effect transistor |
| US6461900B1 (en) * | 2001-10-18 | 2002-10-08 | Chartered Semiconductor Manufacturing Ltd. | Method to form a self-aligned CMOS inverter using vertical device integration |
| US6673661B1 (en) | 2002-12-20 | 2004-01-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self-aligned method for forming dual gate thin film transistor (TFT) device |
| US7189627B2 (en) * | 2004-08-19 | 2007-03-13 | Texas Instruments Incorporated | Method to improve SRAM performance and stability |
| TWI332707B (en) * | 2005-08-04 | 2010-11-01 | Au Optronics Corp | Array substrate of a liquid crystal display and method of fabricating the same |
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