JP2976049B2 - 積層電子部品 - Google Patents
積層電子部品Info
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- JP2976049B2 JP2976049B2 JP5174395A JP17439593A JP2976049B2 JP 2976049 B2 JP2976049 B2 JP 2976049B2 JP 5174395 A JP5174395 A JP 5174395A JP 17439593 A JP17439593 A JP 17439593A JP 2976049 B2 JP2976049 B2 JP 2976049B2
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- Ceramic Capacitors (AREA)
Description
に配置した積層電子部品、その製造方法およびその特性
測定方法に関するもので、特に、積層電子部品における
外部電極の形成態様の改良に関するものである。
クタ、多層回路基板、多層複合電子部品で代表される積
層電子部品は、導電膜および/または抵抗膜のような内
部回路要素を介在させた状態で複数の絶縁性シートが積
層されてなる積層体を備える。絶縁性シートとしては、
典型的には、セラミックシートが用いられる。
示す斜視図である。積層電子部品1は、内部回路要素
(図示せず)を介在させた状態で複数の絶縁性シートが
積層されてなる積層体2を備える。積層体2のたとえば
4つの側面には、それぞれ、外部電極3が形成される。
これら外部電極3は、積層体2の内部に位置する内部回
路要素と電気的に接続される。外部電極3は、適当な金
属ペーストを、積層体2の各側面の特定の箇所に付与す
ることにより形成されるが、このとき、積層体2の上下
面にも、必然的に、外部電極3の一部が周囲に延びるよ
うになる。
4の外観を示す斜視図である。この積層電子部品4も、
内部回路要素(図示せず)を介在させた状態で複数の絶
縁性シートが積層されてなる積層体5を備える。積層体
5のたとえば4つの側面には、内部回路要素に電気的に
接続された外部電極6が形成される。これら外部電極6
は、図16において想像線で示すように、スルーホール
7を分割することによって与えられる。すなわち、所定
の切断線に沿って切断することにより複数の積層電子部
品4が得られるように用意されたマザー積層体におい
て、スルーホール7を形成し、その内周面上に外部電極
6となる導電膜を形成した後、このマザー積層体が、ス
ルーホール7を分割するように切断される。このような
積層電子部品4にあっても、外部電極6となるべき導電
膜の形成方法に起因して、外部電極6の一部は、積層体
5の上下面にまで周方向に延びる。
状の形態で、外部電極3および6を介して適宜の回路基
板上に表面実装される。
た積層電子部品1および4のいずれにおいても、外部電
極3および6は、積層体2および5の上下面にまで延び
るように形成される。そのため、このような積層電子部
品1および4の上下面あるいは上下いずれかの面に、別
の部品を実装して複合化を図ろうとする場合、このよう
な別の部品の配置可能な面積が制約される。
よび5の上下面にまで延びる部分は、外部電極3および
6の配置ピッチを細かくすることを妨げる。また、外部
電極3および6のこのような上下面に延びる部分は、一
定の寸法および形状とするのが比較的困難であるので、
このことも、外部電極3および6の配置ピッチを細かく
することを妨げる。
の場合、スルーホール7は、ドリルによってあけられる
が、そのときの直径は、0.3mmより小さくすること
が困難であるため、このことも、また、外部電極6の配
置ピッチに制約を与える。また、スルーホール7を形成
するためのドリルの寿命が比較的短く、それによって、
コストの増大を招いている。
合、積層体2の4つの側面にそれぞれ外部電極3を形成
するため、少なくとも、金属ペーストの付与を、4つの
側面のそれぞれについて別々に行なう必要がある。その
結果、外部電極3の形成のための工程数が多くなってし
まう。
とも出荷する前に、その特性を測定しなければならな
い。しかしながら、積層電子部品1および4は、いずれ
も、原則として、チップの状態としてからでないと、特
性を測定することができない。すなわち、図15に示し
た積層電子部品1では、外部電極3を形成した後、特性
の測定が可能となる。また、図16に示した積層電子部
品4にあっても、マザー積層体の段階では、個々の積層
電子部品4の特性を測定することができず、スルーホー
ル7を分割するようにマザー積層体を切断した後に、初
めて特性の測定が可能となる。
の配置ピッチを細かくできる積層電子部品を提供するこ
とである。
部品は、内部回路要素を介在させた状態で複数の絶縁性
シートが積層されてなる積層体、および内部回路要素に
電気的に接続されかつ積層体の外表面に形成された外部
電極を備え、外部電極が絶縁性シートに設けられかつ導
電材が付与されたビアホールの少なくとも側部を絶縁性
シートの切断によって露出させることによって形成され
たものであり、積層体は、主面と平行に延びる境界面に
よって第1の主面側の第1の半部および第2の主面側の
第2の半部に区分され、外部電極は、第1の半部におい
てのみ露出していることを特徴としている。
によれば、導電材が付与されたビアホールの少なくとも
側部を露出させることにより外部電極が与えられ、積層
体は主面と平行に延びる境界面によって第1の主面側の
第1の半部および第2の主面側の第2の半部に区分さ
れ、外部電極は第1の半部においてのみ露出する。この
場合、ビアホールは、ドリルを用いることなく、パンチ
ングにより小さい径のものを容易に設けることができる
ので、外部電極の配置ピッチを細かくすることができ
る。またドリルを使用する必要がないため、ドリルの寿
命に起因するコストの増大を避けることができる。
体の少なくとも一方の主面にまで周方向に延びるような
形成態様を必要としないので、この積層体の少なくとも
一方の主面を、複合化のための他の部品の実装面として
広く利用することができる。そのため、部品実装の高密
度化を図ることができる。
た導電材によって与えられるので、特に、ビアホールを
満たすように導電材を充填すれば、その膜厚に相当する
寸法を比較的大きくとることができる。したがって、積
層電子部品を回路基板に半田付けするとき、半田食われ
の問題を低減できる。また、外部電極となる導電材は、
ビアホールの一部内に埋め込まれているため、半田付け
の強度を高めることができる。
部品10の外観を示す斜視図である。積層電子部品10
は、図示したチップ状の形態で適宜の回路基板上に実装
されるが、図1では、このような回路基板側に向けられ
る面を上方に向けた状態で、積層電子部品10が図示さ
れている。
せず)を介在させた状態で複数の絶縁性シートが積層さ
れてなる積層体11を備える。積層体11のたとえば4
つの側面の各々には、積層体11の外表面に露出する外
部電極12が形成される。これら外部電極12は、図示
しないが、内部回路要素に電気的に接続されている。
べる製造方法の説明から明らかになるように、絶縁体シ
ートに設けられかつ導電材が充填されたビアホールの少
なくとも側部を絶縁性シートの切断によって露出させる
ことによって形成されたものである。また、積層体11
のたとえば4つの側面の各々には、段差13が形成され
ているが、このような段差13が形成される理由も、以
下の製造方法の説明から明らかになる。
め、図2に示すようなマザー積層体14が用意される。
マザー積層体14は、所定の切断線15(一点鎖線)に
沿って切断することにより複数の積層電子部品10を与
えるものであって、切断線15によって区画される各領
域に個々の積層電子部品10のための内部回路要素(図
示せず)を分布させるように、これら内部回路要素を介
在させた状態で複数のマザー絶縁性シート16および1
7が積層されてなるものである。このマザー積層体14
には、図示しない内部回路要素と電気的に接続される導
電材18が充填されたビアホール19が、切断線15に
沿う切断によって分断される位置に設けられている。図
1に示した外部電極12は、これらビアホール19内の
導電材18によって与えられる。
め、たとえば、以下のような工程が実施される。なお、
この実施例では、マザー絶縁性シート16および17
は、セラミックシートから構成される。
ート成形を行ない、マザー絶縁性シート16および17
となるべきセラミックグリーンシートを得る。これらセ
ラミックグリーンシートの特定のものには、シートを厚
み方向に貫通する電気的導通を可能とするため、ビアホ
ールがパンチング等により形成される。このとき、図2
において比較的上部に位置するマザー絶縁性シート16
となるべきセラミックグリーンシートには、ビアホール
19がさらに形成される。次に、セラミックグリーンシ
ートの特定のものの上には、内部回路要素となるべき導
電膜および/または抵抗膜が印刷される。このとき、既
に形成されたビアホール内に、導電材が充填される。図
示したビアホール19には、導電材18が充填される。
導電膜の印刷を、図2に示したマザー絶縁性シート16
の下面側から行なえば、マザー絶縁性シート16の上面
側において、導電材18がビアホール19の周縁部に導
電ランドを形成することを防止できる。なお、このよう
な導電ランドが形成されても、この発明の範囲内に入る
ことを指摘しておく。
16および17が積み重ねられ、プレスされる。これに
よって、マザー積層体14が得られる。このマザー積層
体14において、複数のマザー絶縁性シート16の各々
に設けられたビアホール19は、厚み方向に整列し、し
たがって、各ビアホール19内に充填された導電材18
は、直列に連なった状態となっている。
4には、少なくともビアホール19がたとえば分断され
るように、切断線15(図2)に沿って溝20がたとえ
ばダイシングソーによって形成される。この溝20の形
成によって、溝20の内側面にビアホール19が露出す
る状態となるとともに、ビアホール19内の導電材18
が分断され、溝20によって囲まれた個々の積層電子部
品10となるべき部分は、互いに他のものに対して電気
的に独立した状態となる。また、好ましくは、溝20の
底面とそれに対向するマザー積層体14の下面とに、そ
れぞれ、スリット21および22が設けられる。スリッ
ト21および22は、いずれか一方が省略されてもよ
い。
べき幾つかの導電膜23および24が図示されている。
また、導電膜23が導電材18に電気的に接続されてい
る状態も図示されている。
シート16および17を構成するセラミックを焼結させ
るため、焼成される。その後、必要に応じて、マザー積
層体14の表面に、導電膜および/または抵抗膜が形成
され、また、オーバーコートが施され、また、ソルダー
レジストが付与される。また、必要に応じて、外部電極
3となるべき導電材18や他の導電膜にめっきが施され
る。
4に含まれる複数の積層電子部品10は、互いに他のも
のに対して電気的に独立しているので、溝20によって
分断されたビアホール19の各部分に存在する導電材1
8を外部電極として、個々の積層電子部品10の特性を
測定することができる。
判断された積層電子部品10上には、必要に応じて、複
合化のための他の電子部品が実装される。ここまで述べ
た工程が、マザー積層体14の状態で能率的に行なわれ
ることができる。なお、積層電子部品10の出荷をこの
段階で行なってもよい。
品10を得るため、マザー積層体14は、切断線15
(図2)すなわち溝20(図3)に沿って完全に切断さ
れる。この切断は、チョコレートを割るように、マザー
積層体14を溝20に沿って割ることによって容易に達
成される。前述したスリット21および22は、このよ
うな分割をより容易にする。
品10が得られる。以上述べた説明からわかるように、
段差13は、前述した溝20の形成の結果もたらされた
ものである。また、積層体11を、段差13の位置に対
応する境界面によって上半部と下半部とに区分したと
き、外部電極12は、上半部においてのみ露出してい
る。
て、ケーシングされる。このケーシングは、積層電子部
品10の図1による下面に他の部品が実装されたとき、
これを覆うものである。このケーシングの詳細は、図1
3および図14を参照して後述する。
た実施例に関連して説明したが、この発明の範囲内にお
いて、その他幾つかの変形例が可能である。
層体11の側面だけでなく、図1による上面にも露出す
るように形成されたが、図4に示した積層電子部品10
aのように、外部電極12aが積層体11の側面にのみ
露出するように形成されてもよい。なお、図4におい
て、図1に示した要素に相当する要素には同様の参照符
号を付し、重複する説明は省略する。
ば、積層体11の図による下面だけでなく、上面をも、
外部電極12aに干渉されることなく、複合化のための
他の部品の実装面として広く利用することができる。こ
の積層電子部品10aを得るためには、図2に示したマ
ザー積層体14の製造段階において、マザー積層体14
の最上部に位置する何枚かのマザー絶縁性シートに外部
電極形成用のビアホール19が設けられないものを用い
ればよい。
すように、回路基板31上に置かれたとき、回路基板3
1と外部電極12aとの間でギャップが形成される。こ
のような状態で、回路基板31上に積層電子部品10a
を実装する場合、回路基板31上の導電ランド(図示せ
ず)と外部電極12aとを電気的に接続するため、半田
フィレット32が有利に用いられる。
0aにおいて、外部電極12aに対して金属からなる端
子部材33を取付けてもよい。
図4に示した態様の外部電極12aとを、1個の積層電
子部品に混在させてもよい。
いて、外部電極12を与えるためのビアホール19は、
断面が円形とされたが、四角形等の他の形状に変更され
てもよい。また、外部電極を、より広い面積で露出させ
るようにするため、1つの外部電極を、断面の一部が互
いに重なり合った複数のビアホールつまり横長のビアホ
ールによって与えるようにしてもよい。
は、マザー積層体14の焼成後に行なってもよい。ま
た、焼成後の積層体14の導電膜/抵抗膜の形成または
めっき、特性測定等の能率を考慮しないならば、切断線
15に沿う切断を焼成前に行ない、機械的に分離された
状態で、積層電子部品10の焼成を行なってもよい。ま
た、焼成後において、溝20を形成する段階を経ること
なく、一挙に切断線15に沿う切断を行なってもよい。
材18は、導電膜の印刷と同時に付与されることなく、
別の工程で、ビアホール19内に金属ペーストを充填す
るようにしてもよい。この場合、図1ないし図3に示し
た実施例では、複数のマザー絶縁性シート16が積み重
ねられた状態で、直列する複数のビアホール19内に一
挙に導電材18を充填することも可能である。
に限らず、他の材料からなる絶縁性シートに置き換えら
れてもよい。
ように、外部電極12bが、ビアホール19(図2およ
び図3)の内周面上に層状に形成された導電材をもって
与えられてもよい。この場合、外部電極12bは、その
外表面に凹部を形成する。
てがビアホールに基づいて形成された積層電子部品に限
らず、外部電極の幾つかが他の方法によって形成された
積層電子部品にも適用することができる。
cのように、幾つかの外部電極12をビアホールに基づ
き形成しながら、他の外部電極、たとえばシールド電極
25を別の方法で形成してもよい。このシールド電極2
5は、たとえば、図3に示すように溝20を形成すると
き、シールド電極25が形成されるべき面を内側面とす
る溝20をまず形成した後、この溝20内に金属ぺース
トを充填するように注入し、最終的に、金属ペーストに
よって与えられた導電材が分断されるように、溝20を
再びカットすることにより形成される。このシールド電
極25は、図示しないが、積層体11のアース側の内部
回路要素と電気的に接続されることが多い。
ビアホールに基づき形成されてもよい。この場合、ビア
ホールとしては、シールド電極25の延びる方向に長手
のスロット状のものが形成される。また、シールド電極
25は、個々の独立した積層電子部品10cを得てから
形成されてもよい。
は、それらによるシールド性能を高めるため、段差13
の下方にまで延びるように形成されてもよい。このよう
なシールド電極25aは、たとえば次のような方法で形
成することができる。
ホールに基づき形成する。 (b) シールド電極25aのうち、段差13を境とす
る下半部のみをビアホールに基づき形成し、上半部は、
図3に示した溝20に金属ペーストを充填することによ
って形成する。
トを充填することにより形成し、個々の独立した積層電
子部品10aを得てから、下半部を形成する。
し、個々の独立した積層電子部品10dを得てから、下
半部を形成する。
の独立した積層電子部品10dを得てから形成する。
うち、(a)または(b)の方法を採用した場合、図3
に示した溝20を形成した段階では、複数の積層電子部
品10dは、シールド電極25aを介して互いに電気的
に接続された状態であり、複数の積層電子部品10dが
完全に電気的に独立した状態とはなっていない。しかし
ながら、このようなシールド電極25aは、特性測定に
際してアース電極として共通に用いられるものである場
合、前述したようなマザー積層体14の状態での個々の
積層電子部品10dの特性測定には支障をきたさない。
ルド電極25aの存在により、積層体11の下面に与え
られる他の部品のための実装面積が狭められることがあ
る。この不都合を回避するためには、図10に示した積
層電子部品10eのように、シールド電極25bを、積
層体11の図による下面にまで届かないように形成すれ
ばよい。
5、25aおよび25bのそれぞれの形成態様に関し
て、シールド電極の上半部は、積層体11の単に1つの
側面上に形成されても、3つの側面上に形成されてもよ
い。シールド電極の下半部は、積層体11の3つの側面
または4つの側面上に形成されてもよい。また、図8で
は、シールド電極の上半部に相当するシールド電極25
のみが形成されたが、シールド電極の下半部に相当する
シールド電極のみが形成されてもよい。
のように、シールド電極25cが、積層体11の1つの
側面の幅方向の一部のみを覆うように形成されてもよ
い。
19が分断されることにより、2つの積層電子部品10
の各々のための外部電極12が形成された。しかしなが
ら、図3に示した溝20の幅が、ビアホール19の径の
相当の部分を占める場合には、図12に示すように、1
個のビアホール19aにより1個の外部電極を与えるよ
うにしてもよい。図12において、溝20が形成される
前のビアホール19aの一部が二点鎖線で示されてい
る。
グされた積層電子部品42が断面図で示されている。
は、段部44が形成され、この段部44の下方には、外
部電極45が形成される。また、積層体43の図による
上面には、この積層電子部品42を複合化するためのい
くつかの電子部品46が実装されている。ケース41
は、金属からなる。ケース41は、積層体43の側面に
適合するように、段部47を形成していて、外部電極4
5にたとえば半田付けされる。
ングされた他の積層電子部品42aが示されている。な
お、図14において、図13に示した要素に相当する要
素には、同様の参照符号を付し、重複する説明は省略す
る。
積層体43には、段部44だけでなく、もう1つの段部
48が形成される。他方、ケース41aには、段部48
に係合する段部49が形成される。このように、積層体
43の段部48にケース41aの段部49を係合させる
ことにより、ケース41aの積層体43に対する取付け
状態がより強固になる。特に、ケース41aの上面に向
かって、これを下方へ押付ける力が加わっても、ケース
41aと外部電極45との接合が外れることがない。こ
のようなケース41aを下方へ押付ける力は、たとえ
ば、この積層電子部品42aを、ケース41aの上面に
吸着して保持する真空吸引チャック(図示せず)からし
ばしば与えられる。積層体43に形成される段部48
は、段部44と同様の方法により形成されることができ
る。すなわち、図3に示したマザー積層体14の段階
で、溝20に対応する位置に下方から同様の溝を形成し
ておけばよい。
外観を示す斜視図である。
備されるマザー積層体14を示す斜視図である。
可能とする溝20が形成された状態を示す拡大斜視図で
ある。
aの外観を示す斜視図である。
1上に実装した状態を示す断面図である。
3を取付けた状態を示す断面図である。
品10bの外観を示す斜視図である。
品10cの外観を示す斜視図である。
品10dの外観を示す斜視図である。
部品10eの外観を示す斜視図である。
部品10fの外観を示す斜視図である。
のマザー積層体14の一部を示す平面図である。
グされた積層電子部品42を示す断面図である。
グされた積層電子部品42aを示す断面図である。
ある。
す斜視図である。
f,42,42a 積層電子部品 11,43 積層体 12,12a,12b,45 外部電極 13,44,47,48,49 段部 14 マザー積層体 15 切断線 16,17 マザー絶縁性シート 18 導電材 19,19a ビアホール 20 溝 23,24 導電膜(内部回路要素) 25,25a,25b,25c シールド電極 41,41a ケース
Claims (9)
- 【請求項1】 内部回路要素を介在させた状態で複数の
絶縁性シートが積層されてなるものであって、相対向す
る第1および第2の主面とこれら主面間を連結する側面
を備える積層体、ならびに前記内部回路要素に電気的に
接続されかつ前記積層体の外表面に形成された外部電極
を備え、 前記外部電極は、前記絶縁性シートに設けられかつ導電
材が付与されたビアホールの少なくとも側部を前記絶縁
性シートの切断によって露出させることによって形成さ
れたものであり、 前記積層体は、前記主面と平行に延びる境界面によって
前記第1の主面側の第1の半部および前記第2の主面側
の第2の半部に区分され、 前記外部電極は、前記第1の半部においてのみ露出す
る、 積層電子部品。 - 【請求項2】 前記外部電極は、前記積層体の前記側面
および前記第1の主面において露出する、請求項1に記
載の積層電子部品。 - 【請求項3】 前記外部電極は、前記積層体の前記側面
においてのみ露出する、請求項1に記載の積層電子部
品。 - 【請求項4】 前記積層体の側面には、前記第1の半部
と前記第2の半部との境界面の位置に対応して段差が形
成される、請求項1に記載の積層電子部品。 - 【請求項5】 前記積層体の前記第2の主面上に形成さ
れる第2の電子部品をさらに備える、請求項1に記載の
積層電子部品。 - 【請求項6】 前記第2の電子部品を覆うように、前記
積層体に装着されるケースをさらに備える、積層電子部
品。 - 【請求項7】 前記外部電極には、金属端子部材が取付
けられる、請求項1に記載の積層電子部品。 - 【請求項8】 前記導電材は、前記ビアホール内に充填
される、請求項1に記載の積層電子部品。 - 【請求項9】 前記導電材は、前記ビアホールの内周面
上に層状に形成される、請求項1に記載の積層電子部
品。
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