JP2973734B2 - 競合制御回路 - Google Patents
競合制御回路Info
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- JP2973734B2 JP2973734B2 JP25854392A JP25854392A JP2973734B2 JP 2973734 B2 JP2973734 B2 JP 2973734B2 JP 25854392 A JP25854392 A JP 25854392A JP 25854392 A JP25854392 A JP 25854392A JP 2973734 B2 JP2973734 B2 JP 2973734B2
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Description
【０００１】
【産業上の利用分野】本発明は、非同期に動作する複数
個のプロセッサからのアクセス要求の競合について制御
する競合制御回路に係わり、特に同期的にアクセス権を
移すようにした競合制御回路に関する。
個のプロセッサからのアクセス要求の競合について制御
する競合制御回路に係わり、特に同期的にアクセス権を
移すようにした競合制御回路に関する。
【０００２】
【従来の技術】従来、この種の競合制御回路は、非同期
に動作するｎ（ｎは任意の整数である。以下同じ）個の
プロセッサからのアクセス要求が競合した場合に、何れ
か一つのプロセッサにアクセス権を渡すようにした回路
である。このような競合制御回路において、同期的にア
クセス権を渡すようにしたものが提供されている。
に動作するｎ（ｎは任意の整数である。以下同じ）個の
プロセッサからのアクセス要求が競合した場合に、何れ
か一つのプロセッサにアクセス権を渡すようにした回路
である。このような競合制御回路において、同期的にア
クセス権を渡すようにしたものが提供されている。
【０００３】図３は、従来の同期的にアクセス権を移す
競合制御回路を示すブロック図である。
競合制御回路を示すブロック図である。
【０００４】図３に示す競合制御回路は、基準クロック
信号ＣＬＫを計数するｎ進カウンタ１０１と、ｎ進カウ
ンタ１０１をｎ本の信号に分離してアクセス権ＡＷ0 ，
ＡＷ 1 ，…，ＡＷn （ｎは任意の整数）を決定するデコ
ーダ１０３と、クロック信号ＣＬＫと各プロセッサから
のアクセス要求信号ＡＱ0 ，ＡＱ1 ，…，ＡＱn とを取
り込んで、アクセス有効パルスＡＯ0 ，ＡＯ1 ，…，Ａ
Ｏn を出力するアクセス要求有効パルス生成回路１０５
0 ，１０５1 ，…，１０５n と、アクセス権ＡＷ0 ，Ａ
Ｗ1 ，…，ＡＷn とアクセス有効パルスＡＯ0 ，Ａ
Ｏ1 ，…，ＡＯn との論理積の演算をする論理積回路１
０７0 ，１０７1 ，…，１０７n と、これら論理積回路
１０７0 ，１０７1 ，…，１０７n からの出力信号の論
理和を取る論理和回路１０９とからなる。
信号ＣＬＫを計数するｎ進カウンタ１０１と、ｎ進カウ
ンタ１０１をｎ本の信号に分離してアクセス権ＡＷ0 ，
ＡＷ 1 ，…，ＡＷn （ｎは任意の整数）を決定するデコ
ーダ１０３と、クロック信号ＣＬＫと各プロセッサから
のアクセス要求信号ＡＱ0 ，ＡＱ1 ，…，ＡＱn とを取
り込んで、アクセス有効パルスＡＯ0 ，ＡＯ1 ，…，Ａ
Ｏn を出力するアクセス要求有効パルス生成回路１０５
0 ，１０５1 ，…，１０５n と、アクセス権ＡＷ0 ，Ａ
Ｗ1 ，…，ＡＷn とアクセス有効パルスＡＯ0 ，Ａ
Ｏ1 ，…，ＡＯn との論理積の演算をする論理積回路１
０７0 ，１０７1 ，…，１０７n と、これら論理積回路
１０７0 ，１０７1 ，…，１０７n からの出力信号の論
理和を取る論理和回路１０９とからなる。
【０００５】また、アクセス要求有効パルス生成回路１
０５0，１０５1，…，１０５nはすべて同一構成となっ
ており、入力されるアクセス要求信号ＡＱ0，ＡＱ1，
…，ＡＱnが異なるだけである。したがって、アクセス
要求有効パルス生成回路１０５0を代表してアクセス要
求有効パルス生成回路１０５として説明する。アクセス
要求有効パルス生成回路１０５は、アクセス要求信号Ａ
Ｑをデータ入力端子とリセット反転入力端子とに入力す
るシフトレジスタＳＦＴと、シフトレジスタＳＦＴの二
つの出力信号を入力端子、および反転入力端子に取り込
む論理積回路ＡＤと、論理積回路ＡＤからの出力信号を
セット（SE）入力端子に取り込むとともに、リセット信
号をリセット（RST）端子に取り込み、かつアクセス要
求有効パルスＡＯを出力するラッチ回路ＬＡＴと、基準
クロック信号ＣＬＫをクロック端子ＣＫに、自己のアク
セス信号ＡＳ0をデータ端子Ｄに取り込み、リセット信
号を出力端子Ｑから出力するラッチリセット回路ＬＲと
から構成されている。
０５0，１０５1，…，１０５nはすべて同一構成となっ
ており、入力されるアクセス要求信号ＡＱ0，ＡＱ1，
…，ＡＱnが異なるだけである。したがって、アクセス
要求有効パルス生成回路１０５0を代表してアクセス要
求有効パルス生成回路１０５として説明する。アクセス
要求有効パルス生成回路１０５は、アクセス要求信号Ａ
Ｑをデータ入力端子とリセット反転入力端子とに入力す
るシフトレジスタＳＦＴと、シフトレジスタＳＦＴの二
つの出力信号を入力端子、および反転入力端子に取り込
む論理積回路ＡＤと、論理積回路ＡＤからの出力信号を
セット（SE）入力端子に取り込むとともに、リセット信
号をリセット（RST）端子に取り込み、かつアクセス要
求有効パルスＡＯを出力するラッチ回路ＬＡＴと、基準
クロック信号ＣＬＫをクロック端子ＣＫに、自己のアク
セス信号ＡＳ0をデータ端子Ｄに取り込み、リセット信
号を出力端子Ｑから出力するラッチリセット回路ＬＲと
から構成されている。
【０００６】このような競合制御回路によれば、図示し
ない複数のプロセッサから同時にアクセス要求ＡＱが出
ると、各アクセス要求有効パルス生成回路１０５L ，１
０５ L+1 は、アクセス要求有効パルスＡＯ0 ，ＡＯ1 を
出力するが、デコーダ１０３からのアクセス権ＡＷL ，
ＡＷL+1 が同時に“１”とならないため、論理積回路１
０７L ，１０７L+1 において論理積が取られ、アクセス
権ＡＷL ，ＡＷL+1 のどちらか一方が有効になる。これ
により、所定のプロセッサがアクセス可能になる。
ない複数のプロセッサから同時にアクセス要求ＡＱが出
ると、各アクセス要求有効パルス生成回路１０５L ，１
０５ L+1 は、アクセス要求有効パルスＡＯ0 ，ＡＯ1 を
出力するが、デコーダ１０３からのアクセス権ＡＷL ，
ＡＷL+1 が同時に“１”とならないため、論理積回路１
０７L ，１０７L+1 において論理積が取られ、アクセス
権ＡＷL ，ＡＷL+1 のどちらか一方が有効になる。これ
により、所定のプロセッサがアクセス可能になる。
【０００７】
【発明が解決しようとする課題】このような従来の競合
制御回路では、プロセッサからのアクセス要求に対して
１回のアクセス要求であることを判断するために、アク
セス要求有効パルス生成回路は、ラッチ回路と、このラ
ッチ回路をアクセスが完了する毎にリセットするラッチ
リセット回路を必要とし、回路構成が複雑となり、かつ
部品点数が多くなるという問題点があった。
制御回路では、プロセッサからのアクセス要求に対して
１回のアクセス要求であることを判断するために、アク
セス要求有効パルス生成回路は、ラッチ回路と、このラ
ッチ回路をアクセスが完了する毎にリセットするラッチ
リセット回路を必要とし、回路構成が複雑となり、かつ
部品点数が多くなるという問題点があった。
【０００８】本発明は、上述した問題点に鑑み、簡単な
回路構成でアクセス競合を制御できる競合制御回路を提
供することを目的とする。
回路構成でアクセス競合を制御できる競合制御回路を提
供することを目的とする。
【０００９】
【課題を解決するための手段】請求項１記載の発明で
は、（イ）所定の２以上の整数をｎとするとき、基準ク
ロックを取り込んでこれを計数しｎ進データを出力する
ｎ進カウンタと、（ロ）このｎ進カウンタの出力するｎ
進データを入力して基準クロックの１周期ごとに交代す
るアクセス権をｎ個のプロセッサに１本ずつ対応したｎ
本のラインのそれぞれに排他的に割り振るデコーダと、
（ハ）ｎ個のプロセッサから基準クロックと非同期で発
生するアクセス要求と基準クロックとをそれぞれ入力し
て、アクセス要求があった時には基準クロックと同期し
てこの基準クロックのｎ周期分がアクティブとなるアク
セス有効パルスを生成するアクセス有効パルス生成手段
と、（ニ）このアクセス有効パルス生成手段からアクセ
ス有効パルスが生成されている区間でアクセス権がアク
ティブとなっているそれぞれのプロセッサからのアクテ
ィブ要求に対して、デコーダでこれらに対応して排他的
に割り振られた区間についてそれぞれのプロセッサのア
クセスを時分割的に認めるアクセス競合制御手段とを競
合制御回路に具備させる。
は、（イ）所定の２以上の整数をｎとするとき、基準ク
ロックを取り込んでこれを計数しｎ進データを出力する
ｎ進カウンタと、（ロ）このｎ進カウンタの出力するｎ
進データを入力して基準クロックの１周期ごとに交代す
るアクセス権をｎ個のプロセッサに１本ずつ対応したｎ
本のラインのそれぞれに排他的に割り振るデコーダと、
（ハ）ｎ個のプロセッサから基準クロックと非同期で発
生するアクセス要求と基準クロックとをそれぞれ入力し
て、アクセス要求があった時には基準クロックと同期し
てこの基準クロックのｎ周期分がアクティブとなるアク
セス有効パルスを生成するアクセス有効パルス生成手段
と、（ニ）このアクセス有効パルス生成手段からアクセ
ス有効パルスが生成されている区間でアクセス権がアク
ティブとなっているそれぞれのプロセッサからのアクテ
ィブ要求に対して、デコーダでこれらに対応して排他的
に割り振られた区間についてそれぞれのプロセッサのア
クセスを時分割的に認めるアクセス競合制御手段とを競
合制御回路に具備させる。
【００１０】
【００１１】
【００１２】
【００１３】すなわち請求項１記載の発明では 、 ２以上
の整数をｎとしたときに、ｎ個のプロセッサからそれぞ
れ非同期でアクセス要求が発生した場合、これらを基準
クロックの何番目の区間に割り当てるかをデコーダで定
めておく。そして、いずれかのプロセッサからアクセス
要求が発生した場合には、そこからｎクロック分、すな
わちｎ個のプロセッサが競合してアクセスした場合にも
これらの全部に区間を割り当てることができる長さのア
クセス有効パルスを生成して、このアクセス有効パルス
が発生している間で、デコーダで定めたそれぞれのプロ
セッサの占有できる区間にアクセス要求したそれぞれの
プロセッサを割り当てることにして、いかなる状態の競
合が発生してもそれぞれのプロセッサのアクセスを時分
割的に調整しながら認めるようにしている。
の整数をｎとしたときに、ｎ個のプロセッサからそれぞ
れ非同期でアクセス要求が発生した場合、これらを基準
クロックの何番目の区間に割り当てるかをデコーダで定
めておく。そして、いずれかのプロセッサからアクセス
要求が発生した場合には、そこからｎクロック分、すな
わちｎ個のプロセッサが競合してアクセスした場合にも
これらの全部に区間を割り当てることができる長さのア
クセス有効パルスを生成して、このアクセス有効パルス
が発生している間で、デコーダで定めたそれぞれのプロ
セッサの占有できる区間にアクセス要求したそれぞれの
プロセッサを割り当てることにして、いかなる状態の競
合が発生してもそれぞれのプロセッサのアクセスを時分
割的に調整しながら認めるようにしている。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１５】図１は本発明の競合制御回路の一実施例を
示すブロック図である。この実施例では、図示しないが
４つのプロセッサ（すなわち、ｎ＝４の場合）のアクセ
ス競合制御をする場合を例にとって説明する。
示すブロック図である。この実施例では、図示しないが
４つのプロセッサ（すなわち、ｎ＝４の場合）のアクセ
ス競合制御をする場合を例にとって説明する。
【００１６】図１に示す競合制御回路は、４進カウンタ
１と、デコーダ３と、アクセス要求有効信号生成回路５
と、アクセス信号形成回路７と、論理和回路９とを備
え、非同期に動作する４個のプロセッサ（図示せず）か
らのアクセス要求の競合を制御できる。
１と、デコーダ３と、アクセス要求有効信号生成回路５
と、アクセス信号形成回路７と、論理和回路９とを備
え、非同期に動作する４個のプロセッサ（図示せず）か
らのアクセス要求の競合を制御できる。
【００１７】この競合制御回路において、４進カウンタ
１は、基準クロックＣＬＫを計数してｎ進データＣＴＲ
0，ＣＴＲ1を形成する。デコーダ３は、４進カウンタ１
からのｎ進データＣＴＲ0，ＣＴＲ1を基に４本の信号に
分離してアクセス権ＡＷ0，ＡＷ1，ＡＷ2，ＡＷ3を決定
する。また、アクセス要求有効信号生成回路５は、各プ
ロセッサからのアクセス要求信号ＡＱ0，ＡＱ1，Ａ
Ｑ2，ＡＱ3に対して、基準クロックＣＬＫに同期して所
定のアクセス有効パルスＡＯ0，ＡＯ1，ＡＯ2，ＡＯ3を
生成する。また、アクセス信号形成回路７は、デコーダ
３で決定されたアクセス権ＡＷ0，ＡＷ1，ＡＷ2，ＡＷ3
と、アクセス要求有効信号生成回路５からのアクセス有
効パルスＡＯ0，ＡＯ1，ＡＯ2，ＡＯ3 を基にアクセス信
号を形成する。
１は、基準クロックＣＬＫを計数してｎ進データＣＴＲ
0，ＣＴＲ1を形成する。デコーダ３は、４進カウンタ１
からのｎ進データＣＴＲ0，ＣＴＲ1を基に４本の信号に
分離してアクセス権ＡＷ0，ＡＷ1，ＡＷ2，ＡＷ3を決定
する。また、アクセス要求有効信号生成回路５は、各プ
ロセッサからのアクセス要求信号ＡＱ0，ＡＱ1，Ａ
Ｑ2，ＡＱ3に対して、基準クロックＣＬＫに同期して所
定のアクセス有効パルスＡＯ0，ＡＯ1，ＡＯ2，ＡＯ3を
生成する。また、アクセス信号形成回路７は、デコーダ
３で決定されたアクセス権ＡＷ0，ＡＷ1，ＡＷ2，ＡＷ3
と、アクセス要求有効信号生成回路５からのアクセス有
効パルスＡＯ0，ＡＯ1，ＡＯ2，ＡＯ3 を基にアクセス信
号を形成する。
【００１８】ここで、アクセス要求有効信号生成回路５
は、４個のパルス生成回路５0，５1，５2，５3からな
る。これらパルス生成回路５0，５1，５2，５3は、同一
構成であるので、パルス生成回路５1を代表して説明す
る。パルス生成回路５1は、シフトレジスタＳＦＴと、
反転入力端子を持つ論理積回路ＡＤからなる。シフトレ
ジスタＳＦＴは、アクセス要求信号ＡＱ0を入力端子
と、リセット端子とに取り込むとともに、基準クロック
ＣＬＫをクロック端子ＣＫに取り込む。また、シフトレ
ジスタＳＦＴは、シフト出力の最初の出力端子と４ビッ
ト目の出力端子とを論理積回路ＡＤの各入力端子に入力
する。論理積回路ＡＤの出力端子は、アクセス要求信号
ＡＱ0を出力する。
は、４個のパルス生成回路５0，５1，５2，５3からな
る。これらパルス生成回路５0，５1，５2，５3は、同一
構成であるので、パルス生成回路５1を代表して説明す
る。パルス生成回路５1は、シフトレジスタＳＦＴと、
反転入力端子を持つ論理積回路ＡＤからなる。シフトレ
ジスタＳＦＴは、アクセス要求信号ＡＱ0を入力端子
と、リセット端子とに取り込むとともに、基準クロック
ＣＬＫをクロック端子ＣＫに取り込む。また、シフトレ
ジスタＳＦＴは、シフト出力の最初の出力端子と４ビッ
ト目の出力端子とを論理積回路ＡＤの各入力端子に入力
する。論理積回路ＡＤの出力端子は、アクセス要求信号
ＡＱ0を出力する。
【００１９】また、アクセス信号形成回路７は、４個の
論理積回路７0，７1，７2，７3からなる。各論理積回路
７0，７1，７2，７3の一方の入力端子にはデコーダ３か
らのアクセス権ＡＷ0，ＡＷ1，ＡＷ2，ＡＷ3が、それら
の他方の入力端子にはパルス生成回路５ 0 ，５1，５2，
５3からのアクセス有効パルスＡＯ0，ＡＯ1，ＡＯ 2 ，Ａ
Ｏ 3 がそれぞれ入力されるようにしてある。
論理積回路７0，７1，７2，７3からなる。各論理積回路
７0，７1，７2，７3の一方の入力端子にはデコーダ３か
らのアクセス権ＡＷ0，ＡＷ1，ＡＷ2，ＡＷ3が、それら
の他方の入力端子にはパルス生成回路５ 0 ，５1，５2，
５3からのアクセス有効パルスＡＯ0，ＡＯ1，ＡＯ 2 ，Ａ
Ｏ 3 がそれぞれ入力されるようにしてある。
【００２０】このような実施例の作用を説明する。
【００２１】図２は、上述した構成の実施例の動作を説
明するために示すタイムチャートである。
明するために示すタイムチャートである。
【００２２】４進カウンタ１は、基準クロックＣＬＫを
常にカウントしている。４進カウンタ１からの４進デー
タＣＴＲ0 ，ＣＴＲ1 は、デコーダ３に入力される。デ
コーダ３により、基準クロックＣＬＫの１クロック毎に
アクセス権ＡＷ0 ，ＡＷ1 ，ＡＷ2 ，ＡＷ3 が順次移動
する（時刻ｔ1 ，ｔ2 ，ｔ3 ，ｔ4 ）。このとき、プロ
セッサからアクセス要求信号ＡＱ0 が発生すると（時刻
ｔ0 ）、アクセス要求有効信号生成回路５のパルス生成
回路５0 は、基準クロックＣＬＫによりデコーダ３から
出力されるアクセス権ＡＷ0 の変化点（時刻ｔ1 ）に同
期してアクセス要求信号ＡＱ0 をアクティブ状態とする
（時刻ｔ1 ）。このパルス生成回路５0は、４クロック
の間アクティブ状態を続けた後に（時刻ｔ1 〜ｔ5 ）、
インアクティブ状態に戻す（時刻ｔ5 ）。
常にカウントしている。４進カウンタ１からの４進デー
タＣＴＲ0 ，ＣＴＲ1 は、デコーダ３に入力される。デ
コーダ３により、基準クロックＣＬＫの１クロック毎に
アクセス権ＡＷ0 ，ＡＷ1 ，ＡＷ2 ，ＡＷ3 が順次移動
する（時刻ｔ1 ，ｔ2 ，ｔ3 ，ｔ4 ）。このとき、プロ
セッサからアクセス要求信号ＡＱ0 が発生すると（時刻
ｔ0 ）、アクセス要求有効信号生成回路５のパルス生成
回路５0 は、基準クロックＣＬＫによりデコーダ３から
出力されるアクセス権ＡＷ0 の変化点（時刻ｔ1 ）に同
期してアクセス要求信号ＡＱ0 をアクティブ状態とする
（時刻ｔ1 ）。このパルス生成回路５0は、４クロック
の間アクティブ状態を続けた後に（時刻ｔ1 〜ｔ5 ）、
インアクティブ状態に戻す（時刻ｔ5 ）。
【００２３】この基準クロックＣＬＫの４クロック間に
デコーダ３から出力されるアクセス権ＡＷ0 ，ＡＷ1 ，
ＡＷ2 ，ＡＷ3 は１廻りし、アクセス権ＡＷがアクティ
ブとなる状態が１回発生する（図１では、アクセス権Ａ
Ｗ0 の場合、時刻ｔ1 〜ｔ2）。アクセス有効パルスＡ
Ｏ0 がアクティブで、アクセス権ＡＷ0 がアクティブと
なったとき、プロセッサからのアクセス要求信号ＡＱ0
は競合に勝ったことになり、論理和回路９からアクセス
信号を出力する。
デコーダ３から出力されるアクセス権ＡＷ0 ，ＡＷ1 ，
ＡＷ2 ，ＡＷ3 は１廻りし、アクセス権ＡＷがアクティ
ブとなる状態が１回発生する（図１では、アクセス権Ａ
Ｗ0 の場合、時刻ｔ1 〜ｔ2）。アクセス有効パルスＡ
Ｏ0 がアクティブで、アクセス権ＡＷ0 がアクティブと
なったとき、プロセッサからのアクセス要求信号ＡＱ0
は競合に勝ったことになり、論理和回路９からアクセス
信号を出力する。
【００２４】このように本実施例では、各プロセッサか
らのアクセス要求信号ＡＱ0 ，ＡＱ 1 ，ＡＱ3 ，ＡＱ4
があると、少ない回路部品点数でアクセス競合を制御で
きることになる。
らのアクセス要求信号ＡＱ0 ，ＡＱ 1 ，ＡＱ3 ，ＡＱ4
があると、少ない回路部品点数でアクセス競合を制御で
きることになる。
【００２５】なお、上記した実施例では、プロセッサを
ｎ＝４個として説明したが、ｎを任意の整数としてもよ
いことはいうまでもない。
ｎ＝４個として説明したが、ｎを任意の整数としてもよ
いことはいうまでもない。
【００２６】
【発明の効果】以上説明したように請求項１記載の発明
によれば、ｎ個のプロセッサに１対１に対応したｎ本の
ラインにアクセス権を振分けるようにし、しかもこれら
のアクセス権が時間を異にして配置されるようにしたの
で、ｎ本のラインを統合して処理した場合であっても各
プロセッサのアクセス権が時間的に重複するといった事
態を避けることができる。更に請求項１記載の発明で
は、いずれかのプロセッサからアクセス要求があったと
きに基準クロックに同期してｎ周期分がアクティブとな
るアクセス有効パルスを生成し、そのパルスの発生して
いる期間に全部のプロセッサがアクセスしてもデコーダ
で定めたそれぞれ１周期分の区間にこれらのプロセッサ
のアクセスを割り振ることができるようにしたので、競
合が生じたときに１つのプロセッサにアクセスを認める
手法と異なりすべてのプロセッサのアクセスが有効化さ
れることになって、プロセッサ側のアクションが無駄に
ならないという効果もある。
によれば、ｎ個のプロセッサに１対１に対応したｎ本の
ラインにアクセス権を振分けるようにし、しかもこれら
のアクセス権が時間を異にして配置されるようにしたの
で、ｎ本のラインを統合して処理した場合であっても各
プロセッサのアクセス権が時間的に重複するといった事
態を避けることができる。更に請求項１記載の発明で
は、いずれかのプロセッサからアクセス要求があったと
きに基準クロックに同期してｎ周期分がアクティブとな
るアクセス有効パルスを生成し、そのパルスの発生して
いる期間に全部のプロセッサがアクセスしてもデコーダ
で定めたそれぞれ１周期分の区間にこれらのプロセッサ
のアクセスを割り振ることができるようにしたので、競
合が生じたときに１つのプロセッサにアクセスを認める
手法と異なりすべてのプロセッサのアクセスが有効化さ
れることになって、プロセッサ側のアクションが無駄に
ならないという効果もある。
【図１】本発明の一実施例を示すブロック図である。
【図２】同実施例の動作を説明するために示すタイムチ
ャートである。
ャートである。
【図３】従来の競合制御回路を示すブロック図である。
１ ｎ進カウンタ ３ デコーダ ５ アクセス要求有効パルス生成回路 ５1 、５2 、５n パルス生成回路 ７ アクセス信号形成回路 ７1 、７2 、７n 論理積回路 ９ 論理和回路
Claims (1)
- 【請求項１】 所定の２以上の整数をｎとするとき、基
準クロックを取り込んでこれを計数しｎ進データを出力
するｎ進カウンタと、 このｎ進カウンタの出力するｎ進データを入力して前記
基準クロックの１周期ごとに交代するアクセス権をｎ個
のプロセッサに１本ずつ対応したｎ本のラインのそれぞ
れに排他的に割り振るデコーダと、 前記ｎ個のプロセッサから前記基準クロックと非同期で
発生するアクセス要求と前記基準クロックとをそれぞれ
入力して、アクセス要求があった時には前記基準クロッ
クと同期してこの基準クロックのｎ周期分がアクティブ
となるアクセス有効パルスを生成するアクセス有効パル
ス生成手段と、 このアクセス有効パルス生成手段からアクセス有効パル
スが生成されている区間で前記アクセス権がアクティブ
となっているそれぞれのプロセッサからのアクティブ要
求に対して、前記デコーダでこれらに対応して排他的に
割り振られた区間についてそれぞれのプロセッサのアク
セスを時分割的に認めるアクセス競合制御手段 とを具備
することを特徴とする競合制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25854392A JP2973734B2 (ja) | 1992-09-28 | 1992-09-28 | 競合制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25854392A JP2973734B2 (ja) | 1992-09-28 | 1992-09-28 | 競合制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06110849A JPH06110849A (ja) | 1994-04-22 |
| JP2973734B2 true JP2973734B2 (ja) | 1999-11-08 |
Family
ID=17321692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25854392A Expired - Lifetime JP2973734B2 (ja) | 1992-09-28 | 1992-09-28 | 競合制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2973734B2 (ja) |
-
1992
- 1992-09-28 JP JP25854392A patent/JP2973734B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06110849A (ja) | 1994-04-22 |
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