JPS63247857A - アクセス調停回路 - Google Patents
アクセス調停回路Info
- Publication number
- JPS63247857A JPS63247857A JP8186387A JP8186387A JPS63247857A JP S63247857 A JPS63247857 A JP S63247857A JP 8186387 A JP8186387 A JP 8186387A JP 8186387 A JP8186387 A JP 8186387A JP S63247857 A JPS63247857 A JP S63247857A
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- JP
- Japan
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- access
- circuit
- latch circuit
- access request
- output
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- 230000000694 effects Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はアクセス調停回路に関し、特に複数のデバイス
が１つのハードウェアリソースを共有する場合のアクセ
ス権の調停を行うアクセス調停回路に関する。
が１つのハードウェアリソースを共有する場合のアクセ
ス権の調停を行うアクセス調停回路に関する。
え米に薯
従来、この種のアクセス調停回路は、複数のアクセス要
求に対して予め定められた固定の優先順位に従ってアク
セス許可を行うような構成となっていた。このときの優
先論理は、第４図に示すように、３つのアクセス要求線
２０１ 、２０２ 、２０３からのアクセス要求のうち
２つ以上の競合が生じたとき、優先順位の高いほうのア
クセス要求が調停論理回路１１で選択され、アクセス許
可信号がアクセス許可線２１１ 、２１２ 、２１３を
介して出力されている。
求に対して予め定められた固定の優先順位に従ってアク
セス許可を行うような構成となっていた。このときの優
先論理は、第４図に示すように、３つのアクセス要求線
２０１ 、２０２ 、２０３からのアクセス要求のうち
２つ以上の競合が生じたとき、優先順位の高いほうのア
クセス要求が調停論理回路１１で選択され、アクセス許
可信号がアクセス許可線２１１ 、２１２ 、２１３を
介して出力されている。
第４図（ｂ）において入力側のアクセス要求線２０１
、２０２ 、２０３からの「１」およびｒＯＪは夫々ア
クセス要求の有無を示しており、出力側のアクセス許可
線２１１ 、２１２ 、２１３からのｒｌＪおよび「０
」は夫々アクセス許可の有無を示している。
、２０２ 、２０３からの「１」およびｒＯＪは夫々ア
クセス要求の有無を示しており、出力側のアクセス許可
線２１１ 、２１２ 、２１３からのｒｌＪおよび「０
」は夫々アクセス許可の有無を示している。
ここで、アクセス要求線２０１からのアクセス要求が優
先度１位でアクセス要求線２０２からのアクセス要求が
優先度２位で、アクセス要求線２０３からのアクセス要
求が優先度３位である。
先度１位でアクセス要求線２０２からのアクセス要求が
優先度２位で、アクセス要求線２０３からのアクセス要
求が優先度３位である。
このような従来のアクセス調停回路では、各アクセス要
求に対して優先順位が固定で割付けられているので、優
先順位の高いデバイスが頻繁にアクセス要求を行う場合
には、優先順位の低いデバイスのアクセス要求が許可さ
れなくなり、優先順位の低いデバイスのアクセスタイム
が遅くなってしまうという欠点があった。
求に対して優先順位が固定で割付けられているので、優
先順位の高いデバイスが頻繁にアクセス要求を行う場合
には、優先順位の低いデバイスのアクセス要求が許可さ
れなくなり、優先順位の低いデバイスのアクセスタイム
が遅くなってしまうという欠点があった。
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、優先順位の高いデバイスが頻繁にアクセ
ス要求を行う場合に優先順位の低いデバイスのアクセス
タイムが遅くなるのを防止することができ、システム全
体の性能を向上させることができるアクセス調停回路の
提供を目的とする。
されたもので、優先順位の高いデバイスが頻繁にアクセ
ス要求を行う場合に優先順位の低いデバイスのアクセス
タイムが遅くなるのを防止することができ、システム全
体の性能を向上させることができるアクセス調停回路の
提供を目的とする。
発明の構成
本発明によるアクセス調停回路は、予め定められた優先
順位を有する複数のアクセス要求のうち１つの前記アク
セス要求を前記優先順位に従って選択してアクセスを許
可するアクセス調停回路であって、アクセスが許可され
た前記アクセス要求を次アクセスの対象から排除する手
段と、前記複数のアクセス要求の競合が連続してあると
き、予め定められたアクセス要求に次アクセスを許可す
る手段とを設けたことを特徴とする。
順位を有する複数のアクセス要求のうち１つの前記アク
セス要求を前記優先順位に従って選択してアクセスを許
可するアクセス調停回路であって、アクセスが許可され
た前記アクセス要求を次アクセスの対象から排除する手
段と、前記複数のアクセス要求の競合が連続してあると
き、予め定められたアクセス要求に次アクセスを許可す
る手段とを設けたことを特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、本発明の一実施例によるアクセス調停
回路は、ラッチ回路１．２．４と、調停論理回路３とに
より構成されている。また、このアクセス調停回路にお
いては３つのデバイス（図示せず）が１つのハードウェ
アリソース（図示せず）を共有している場合のアクセス
権の調停を行っている。
る。図において、本発明の一実施例によるアクセス調停
回路は、ラッチ回路１．２．４と、調停論理回路３とに
より構成されている。また、このアクセス調停回路にお
いては３つのデバイス（図示せず）が１つのハードウェ
アリソース（図示せず）を共有している場合のアクセス
権の調停を行っている。
これらデバイスを夫々デバイス＃１．＃２．＃３とする
と、デバイス＃１．＃２．＃３夫々のアクセス要求はア
クセス要求線１０１ 、１０２ 、１０３により夫々ラ
ッチ回路１に伝達され、ラッチ回路１にラッチされる。
と、デバイス＃１．＃２．＃３夫々のアクセス要求はア
クセス要求線１０１ 、１０２ 、１０３により夫々ラ
ッチ回路１に伝達され、ラッチ回路１にラッチされる。
このラッチ回路１にラッチされたデバイス＃１．＃２．
＃３夫々のアクセス要求は、さらにラッチ回路２でラッ
チされた後に、調停論理回路３に入力される。
＃３夫々のアクセス要求は、さらにラッチ回路２でラッ
チされた後に、調停論理回路３に入力される。
調停論理回路３は入力されたパターンにしたがって調停
を行い、その調停結果をアクセス許可信号としてラッチ
回路４に出力する。ラッチ回路４はこのアクセス許可信
号をラッチし、このアクセス許可信号がアクセス許可線
１１５．１１６ 、１１７を介してデバイス＃１．＃２
．＃３に返送される。。
を行い、その調停結果をアクセス許可信号としてラッチ
回路４に出力する。ラッチ回路４はこのアクセス許可信
号をラッチし、このアクセス許可信号がアクセス許可線
１１５．１１６ 、１１７を介してデバイス＃１．＃２
．＃３に返送される。。
ここで、ラッチ回路１．２．４はりＯツク信号線１０４
からのクロック信号に同期して同相で入力信号をラッチ
する。また、ラッチ回路４の出力結果は制御線１１４を
通じてラッチ回路２に伝えられる。よって、許可された
アクセス要求のアクセスが終了した時点で、ラッチ回路
２において、その許可されたアクセス要求が続いて存在
していれば、これをリセットする。尚、ラッチ回路２．
４はアクセス終了後、アクセス要求線１０１ 、１０２
、１０３によりリセットされ、初期化される。
からのクロック信号に同期して同相で入力信号をラッチ
する。また、ラッチ回路４の出力結果は制御線１１４を
通じてラッチ回路２に伝えられる。よって、許可された
アクセス要求のアクセスが終了した時点で、ラッチ回路
２において、その許可されたアクセス要求が続いて存在
していれば、これをリセットする。尚、ラッチ回路２．
４はアクセス終了後、アクセス要求線１０１ 、１０２
、１０３によりリセットされ、初期化される。
こうすることによって、一度アクセス要求が許可されて
そのアクセスを実行したデバイスが再び続いてアクセス
要求を行っても、ラッチ回路２におけるアクセス終了直
後の次のラッチタイミングではその許可されたアクセス
要求はセットされない。
そのアクセスを実行したデバイスが再び続いてアクセス
要求を行っても、ラッチ回路２におけるアクセス終了直
後の次のラッチタイミングではその許可されたアクセス
要求はセットされない。
第２図は第１図の調停論理回路３の調停論理を示す図で
ある。図において、入力側のラッチ回路２の出力線１０
８ 、１０９ 、１１０からの「１」および「０」は夫
々アクセス要求の有無を示しており、出力側のラッチ回
路４への出力線１１１ 、１１２ 、１１３からの「１
」および「０」は夫々アクセス許可の有無を示している
。ここで、入力側のラッチ回路２の出力線１０８ 、１
０９ 、１１０は夫々デバイス＃１、＃２．＃３からの
アクセス要求の調停論理回路３への入力線であり、出力
線１１１ 、１１２ 、１１３は夫々デバイス＃１．＃
２．＃３へのアクセス許可のラッチ回路４への出力線で
ある。
ある。図において、入力側のラッチ回路２の出力線１０
８ 、１０９ 、１１０からの「１」および「０」は夫
々アクセス要求の有無を示しており、出力側のラッチ回
路４への出力線１１１ 、１１２ 、１１３からの「１
」および「０」は夫々アクセス許可の有無を示している
。ここで、入力側のラッチ回路２の出力線１０８ 、１
０９ 、１１０は夫々デバイス＃１、＃２．＃３からの
アクセス要求の調停論理回路３への入力線であり、出力
線１１１ 、１１２ 、１１３は夫々デバイス＃１．＃
２．＃３へのアクセス許可のラッチ回路４への出力線で
ある。
第３図は第２図の調停論理を実現するための調停論理回
路３の構成例を示す図である。第３図（ａ）はアンドゲ
ート５〜８とオアゲート９とにより構成された例を示し
、第３図（ｂ）はＲＯＭ（リードオンリメモリ）テーブ
ルによる構成例を示している。第３図（ｂ）において、
ＲＯＭ１０は信号線１０８ 、１０９ 、１１０により
アドレスが供給され、第２図の調停論理をデータとして
信号線１１１ 、１１２ 、１１３により出力する。
路３の構成例を示す図である。第３図（ａ）はアンドゲ
ート５〜８とオアゲート９とにより構成された例を示し
、第３図（ｂ）はＲＯＭ（リードオンリメモリ）テーブ
ルによる構成例を示している。第３図（ｂ）において、
ＲＯＭ１０は信号線１０８ 、１０９ 、１１０により
アドレスが供給され、第２図の調停論理をデータとして
信号線１１１ 、１１２ 、１１３により出力する。
これら第１図と第２図とを用いて本発明の一実施例の動
作について説明する。
作について説明する。
いま、デバイス＃１．＃２．＃３すべてが連続してアク
セス要求を発生したとする。ラッチ回路１はこれらデバ
イス＃１．＃２．＃３からのアクセス要求（「１」）を
ラッチし、出力線１０５ 、１０６ 、１０７を介して
ラッチ回路２に出力する。ラッチ回路２はラッチ回路１
からの出力信号をラッチし、出力線１０８ 、１０９
、１１０を介して調停論理回路３に出力する。このとき
、ラッチ回路２は制御線１１４からのラッチ回路４の出
力結果がすべ玉ｒＯＪなので、ラッチ回路１からの出力
信号をそのまま調停論理回路３に出力する。
セス要求を発生したとする。ラッチ回路１はこれらデバ
イス＃１．＃２．＃３からのアクセス要求（「１」）を
ラッチし、出力線１０５ 、１０６ 、１０７を介して
ラッチ回路２に出力する。ラッチ回路２はラッチ回路１
からの出力信号をラッチし、出力線１０８ 、１０９
、１１０を介して調停論理回路３に出力する。このとき
、ラッチ回路２は制御線１１４からのラッチ回路４の出
力結果がすべ玉ｒＯＪなので、ラッチ回路１からの出力
信号をそのまま調停論理回路３に出力する。
調停論理回路３ではｒｌｌｌＪの入力に応答してＮ Ｏ
ＯＪが出力されるので（第２図参照）、これらデバイス
＃１．＃２．＃３からのアクセス要求のうちデバイス＃
１からのアクセス要求が選択され、デバイス＃１へのア
クセス許可が出力線１１１を介してラッチ回路４へ出力
される。ラッチ回路４ではこのデバイス＃１へのアクセ
ス許可がアクセス許可線１１５を介してデバイス＃１へ
返送されるとともに、制御線１１４によりこの出力結果
がラッチ回路２へ出力される。
ＯＪが出力されるので（第２図参照）、これらデバイス
＃１．＃２．＃３からのアクセス要求のうちデバイス＃
１からのアクセス要求が選択され、デバイス＃１へのア
クセス許可が出力線１１１を介してラッチ回路４へ出力
される。ラッチ回路４ではこのデバイス＃１へのアクセ
ス許可がアクセス許可線１１５を介してデバイス＃１へ
返送されるとともに、制御線１１４によりこの出力結果
がラッチ回路２へ出力される。
ラッチ回路２では制御］Ｆａ１１４により入力されたラ
ッチ回路４の出力結果により、ラッチ回路１からの出力
線１０５により続いて入力されたデバイス＃１からのア
クセス要求をリセットして、デバイス＃２．＃３からの
アクセス要求を調停論理回路３に出力する。
ッチ回路４の出力結果により、ラッチ回路１からの出力
線１０５により続いて入力されたデバイス＃１からのア
クセス要求をリセットして、デバイス＃２．＃３からの
アクセス要求を調停論理回路３に出力する。
調停論理回路３ではｒｏｌｌＪの入力に応答してｒｏｌ
ｏＪが出力されるので、これらデバイス＃１．＃２．＃
３からのアクセス要求のうちデバイス＃２からのアクセ
ス要求が選択され、デバイス＃２へのアクセス許可が出
力線１１２を介してラッチ回路４へ出力される。ラッチ
回路４ではこのデバイス＃２へのアクセス許可がアクセ
ス許可線１１６を介してデバイス＃２へ返送されるとと
もに、制御線１１４によりこの出力結果がラッチ回路２
へ出力される。
ｏＪが出力されるので、これらデバイス＃１．＃２．＃
３からのアクセス要求のうちデバイス＃２からのアクセ
ス要求が選択され、デバイス＃２へのアクセス許可が出
力線１１２を介してラッチ回路４へ出力される。ラッチ
回路４ではこのデバイス＃２へのアクセス許可がアクセ
ス許可線１１６を介してデバイス＃２へ返送されるとと
もに、制御線１１４によりこの出力結果がラッチ回路２
へ出力される。
ラッチ回路２では制御線１１４により入力されたラッチ
回路４の出力結果により、ラッチ回路１からの出力線１
０６により入力されたデバイス＃２からのアクセス要求
をリセットして、デバイス＃１゜＃３からのアクセス要
求を調停論理回路３に出力する。
回路４の出力結果により、ラッチ回路１からの出力線１
０６により入力されたデバイス＃２からのアクセス要求
をリセットして、デバイス＃１゜＃３からのアクセス要
求を調停論理回路３に出力する。
調停論理回路３ではＮ０ＩＪの入力に応答してｒｏｏｌ
Ｊが出力されるので、これらデバイス＃１．＃２．＃３
からのアクセス要求のうちデバイス＃３からのアクセス
要求が選択され、デバイス＃３へのアクセス許可が出力
線１１３を介してラッチ回路４へ出力される。ラッチ回
路４ではこのデバイス＃３へのアクセス許可がアクセス
許可線１１１を介してデバイス＃３へ返送されるととも
に、制御線１１４によりこの出力結果がラッチ回路２へ
出力される。
Ｊが出力されるので、これらデバイス＃１．＃２．＃３
からのアクセス要求のうちデバイス＃３からのアクセス
要求が選択され、デバイス＃３へのアクセス許可が出力
線１１３を介してラッチ回路４へ出力される。ラッチ回
路４ではこのデバイス＃３へのアクセス許可がアクセス
許可線１１１を介してデバイス＃３へ返送されるととも
に、制御線１１４によりこの出力結果がラッチ回路２へ
出力される。
上述の動作により、デバイス＃１．＃２．＃３すべてが
連続してアクセス要求を発生したとすると、このとき、
デバイス＃１．＃２．＃３は競合状態となるが、調停論
理回路３によりアクセスが許可される順番は、デバイス
＃１．デバイス＃２゜デバイス＃３．デバイス＃１．デ
バイス＃２．・・・・・・となる。また、デバイス＃１
とデバイス＃２とが連続してアクセス要求を発生した場
合はデバイス＃１とデバイス＃２との繰返しとなり、１
つのデバイスが連続してアクセスを実行することはでき
ない。
連続してアクセス要求を発生したとすると、このとき、
デバイス＃１．＃２．＃３は競合状態となるが、調停論
理回路３によりアクセスが許可される順番は、デバイス
＃１．デバイス＃２゜デバイス＃３．デバイス＃１．デ
バイス＃２．・・・・・・となる。また、デバイス＃１
とデバイス＃２とが連続してアクセス要求を発生した場
合はデバイス＃１とデバイス＃２との繰返しとなり、１
つのデバイスが連続してアクセスを実行することはでき
ない。
このように、調停論理回路３でアクセスが許可されたア
クセス要求を、制御線１１４を介して入力されたラッチ
回路４からの出力結果によりラッチ回路２で次アクセス
の対象から排除するようにし、複数のアクセス要求の競
合が連続してあるとき、調停論理回路３に予め定められ
た調停論理により決められたアクセス要求に次アクセス
を許可するようにすることによって、アクセス調停時の
優先順位を固定とせず、アクセス要求久方の状態に応じ
て優先順位を可変とすることができる。よって、１つま
たは複数のデバイス＃１．＃２．＃３が連続してまたは
交互にアクセスし、他のデバイスが長期間アクセスでき
なくなることを防゛止することができる。したがって、
すべてのアクセス要求がある有限なアクセスサイクル数
内に必ずアクセスが許可されることを保証することがで
きるので、システム全体の性能を向上させることができ
る。
クセス要求を、制御線１１４を介して入力されたラッチ
回路４からの出力結果によりラッチ回路２で次アクセス
の対象から排除するようにし、複数のアクセス要求の競
合が連続してあるとき、調停論理回路３に予め定められ
た調停論理により決められたアクセス要求に次アクセス
を許可するようにすることによって、アクセス調停時の
優先順位を固定とせず、アクセス要求久方の状態に応じ
て優先順位を可変とすることができる。よって、１つま
たは複数のデバイス＃１．＃２．＃３が連続してまたは
交互にアクセスし、他のデバイスが長期間アクセスでき
なくなることを防゛止することができる。したがって、
すべてのアクセス要求がある有限なアクセスサイクル数
内に必ずアクセスが許可されることを保証することがで
きるので、システム全体の性能を向上させることができ
る。
発明の詳細
な説明したように本発明によれば、予め定められた優先
順位を有する複数のアクセス要求のうちアクセスが許可
されたアクセス要求を次アクセス対象から排除する手段
と、複数のアクセス要求の競合が連続してあるとき、予
め定められたアクセス要求に次アクセスを許可する手段
とを設けるようにすることによって、優先順位の高いデ
バイスが頻繁にアクセス要求を行う場合に優先順位の低
いデバイスのアクセスタイムが遅くなるのを防止するこ
とができ、システム全体の性能を向上させることができ
るという効果がある。
順位を有する複数のアクセス要求のうちアクセスが許可
されたアクセス要求を次アクセス対象から排除する手段
と、複数のアクセス要求の競合が連続してあるとき、予
め定められたアクセス要求に次アクセスを許可する手段
とを設けるようにすることによって、優先順位の高いデ
バイスが頻繁にアクセス要求を行う場合に優先順位の低
いデバイスのアクセスタイムが遅くなるのを防止するこ
とができ、システム全体の性能を向上させることができ
るという効果がある。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図の調停論理回路の調停論理を示す図、第３
図は第２図の調停論理を実現するための調停論理回路の
構成例を示す図、第４図は従来の調停論理回路の調停論
理を示す図である。 主要部分の符号の説明 １．２．４・・・・・・ラッチ回路 ３・・・・・・調停論理回路 １０１〜１０３・・・・・・アクセス要求線１１５〜１
１７・・・・・・アクセス許可線１１４・・・・・・制
御線
２図は第１図の調停論理回路の調停論理を示す図、第３
図は第２図の調停論理を実現するための調停論理回路の
構成例を示す図、第４図は従来の調停論理回路の調停論
理を示す図である。 主要部分の符号の説明 １．２．４・・・・・・ラッチ回路 ３・・・・・・調停論理回路 １０１〜１０３・・・・・・アクセス要求線１１５〜１
１７・・・・・・アクセス許可線１１４・・・・・・制
御線
Claims (1)
- 予め定められた優先順位を有する複数のアクセス要求の
うち１つの前記アクセス要求を前記優先順位に従って選
択してアクセスを許可するアクセス調停回路であって、
アクセスが許可された前記アクセス要求を次アクセスの
対象から排除する手段と、前記複数のアクセス要求の競
合が連続してあるとき、予め定められたアクセス要求に
次アクセスを許可する手段とを設けたことを特徴とする
アクセス調停回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8186387A JPS63247857A (ja) | 1987-04-02 | 1987-04-02 | アクセス調停回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8186387A JPS63247857A (ja) | 1987-04-02 | 1987-04-02 | アクセス調停回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63247857A true JPS63247857A (ja) | 1988-10-14 |
Family
ID=13758315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8186387A Pending JPS63247857A (ja) | 1987-04-02 | 1987-04-02 | アクセス調停回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63247857A (ja) |
-
1987
- 1987-04-02 JP JP8186387A patent/JPS63247857A/ja active Pending
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