JP2970231B2 - 並列乗算回路 - Google Patents
並列乗算回路Info
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Description
に2次のブースデコードアルゴリズムを用いた高速乗算
回路に関する。
デコード回路を用いているが、入力される乗数のうちの
3桁のデータから3種類の制御信号を生成し出力してい
る。この3種類の制御信号はそれぞれデータが1倍か2
倍かと、データが正か負かと、データが0であるか否か
を示している。
並列乗算回路におけるブスーデコード回路図である。図
4に示すように、かかる並列乗算回路におけるブースデ
コード回路1aはEX−NORゲート21,22と、こ
れらの出力の論理和をとるORゲート23と、NAND
ゲート24およびインバータ25とを有し、入力a,
b,cにデータS7,S8,S9を入力することによ
り、出力α,β,γにデータS12,S13,S14を
出力する。また、上述したこのブースデコード回路1a
に入力される乗数のうちの3桁のデータを下位側よりそ
れぞれa,b,cとすると、データが2倍であることを
示す制御信号αは、
タが正の値であることを示す制御信号βは、
ことを示す制御信号γは、
とおりである。
a,b,cに「101」が入力されたとすると、実際の
値は「−1」であり、出力α,β,γに「000」が出
力される。
積生成回路等を用いて、従来の並列乗算回路は形成され
る。
デコード回路を用いた並列乗算回路は、ブースデコード
回路の出力制御信号を、データが2倍であること、デー
タが正の値であること、データが0であることについて
正確にデコードしているので、全体の回路構成が複雑に
なり、回路規模が大きくなるという欠点がある。また、
従来の並列乗算回路は、ゲート段数が増大し、乗算器と
しての演算速度も遅くなるという欠点がある。
するとともに、演算速度を高速化することのできる並列
乗算回路を提供することにある。
は、乗数をデコードする1つ以上のブースデコード回路
と、前記ブースデコード回路に対して接続され且つ各々
が被乗数および接続された前記ブースデコード回路のデ
コード出力を乗算して部分積を作成する複数個の部分積
生成回路と、前記複数個の部分積生成回路の出力を順次
加算する複数個の全加算器とを有し、前記ブースデコー
ド回路は、前記乗数の3桁のデータのうち最下位桁と中
位桁を入力して排他的ノア論理をとることにより第1の
デコード出力を作成する第1のEX−NORゲートと、
前記中位桁と最上位桁を入力して排他的ノア論理をとる
第2のEX−NORゲートと、前記最上位桁を入力して
反転することにより第2のデコード出力とするインバー
タと、前記第1および第2のEX−NORゲートの出力
の論理積をとることにより第3のデコード出力とするA
NDゲートとを備え、前記部分積生成回路は、入力され
る被乗数の2桁のデータおよび対応する前記ブースデコ
ード回路の前記第1乃至第3のデコード出力を入力する
ことにより、前記第1のデコード出力の反転と前記被乗
数の2桁のうちの上位桁の論理積および前記第1のデコ
ード出力と前記被乗数の2桁のうちの下位桁の論理積の
論理和をとり、この論理和と前記第2のデコード出力の
排他的論理和をとって反転させ、更にこの反転させたも
のと前記第3のデコード出力の論理和をとって反転させ
たものを部分積として出力するように構成される。
て説明する。図1(a),(b)はそれぞれ本発明の一
実施例を説明するための並列乗算回路におけるブースデ
コード回路図および部分積生成回路図である。まず、図
1(a)に示すように、本実施例におけるブースデコー
ド回路1は乗数である3桁の入力Yj-1 (S1),Yj
(S2),Yj+1 (S3)を組合せて入力する否定的排
他論理和(EX−NOR)ゲート2および3と、データ
S3を反転させるインバータ4と、EX−NORゲート
2,3の出力を2入力するANDゲート5とを有する。
このブースデコード回路1の出力TW ,PU ,Zには、
それぞれEX−NOR2の出力S4,インバータ4の出
力S5およびANDゲート5の出力S6が供給される。
また、入力データS1はブースデコード回路1に入力さ
れる乗数の一部の3桁のうち最下位ビットが供給され、
データS2には3桁のうち中位のビットが供給され、さ
らにデータS3には最上位ビットが供給される。
における部分積生成回路6は入力Xi ,Xi-1 をそれぞ
れ一方の入力とし且つ前述したブースデコード回路1の
出力TW (S4)を反転もしくは直接他方の入力とする
NANDゲート7および8と、これらNANDゲート
7,8の出力を入力とするNANDゲート9と、データ
S4を反転させるインバータ12と、NANDゲート9
の出力およびブースデコード回路1の出力PU (S5)
を入力するEX−NORゲート10と、このEX−NO
Rゲート10の出力およびブースデコード回路1の出力
Z(S6)を入力し且つ出力PPを部分積生成回路6の
出力とするNORゲート11とを有する。この部分積生
成回路6において、入力Xi ,Xi-1 は並列乗算回路に
おける被乗数を表わし、また入力TW ,PU ,Zはブー
スデコード回路1の各出力である。
被乗数のうちの2桁のデータのうち上位桁が供給され、
また入力データXi-1 には下位桁が供給される。
入力を上位よりYj+1 ,Yj ,Yj-1 とし、部分積生成
回路6に入力される2桁の入力のうち上位をXi 、下位
をXi-1 としたとき、部分積生回路6の出力PPと、入
力Yj ,Yj-1 と、入力Xi,Xi-1 との関係は、次の
表2に示すとおりである。
0)および(111)のとき、出力PPは0となる。ま
た、(001)および(010)のときの出力PPはX
i 、つまり入力Xi をそのまま出力する。次に、(01
1)のときの出力PPはXi-1、つまり左1ビットシフ
トした2倍の値を出力する。また、(100)では、X
i-1 反転、つまり2倍の数値の逆数を出力する。さら
に、(101)および(110)では、Xi の反転、つ
まり入力Xi の逆数を出力している。このように、ブー
スデコード回路1のアルゴリズムに基づいた部分積が求
められる。
の出力PPは、
が1である場合、入力TW およびPUはどちらもドント
ケアとなる。この様子は、次の表3の真理値表に示すと
おりである。
簡略化され、出力TW ,PU ,Zはそれぞれ次のように
なる。
路図である。図2に示すように、本実施例は6ビット×
6ビットの乗算器を表わし、ブースデコード回路(B
D)1A〜1Cと、部分積生成回路(PPG)6A1 〜
6A7 ,6B1 〜6B7 および6C1 〜6C7 と、14
個の全加算器(FA)13とで構成される。かかる乗算
回路に入力される6ビットの乗数を上位よりY5 ,
Y4 ,Y3 ,Y2 ,Y1 ,Y0 とし、同様に被乗数をX
5 ,X4 ,X3 ,X2 ,X1 ,X0 とする。また、乗算
回路の出力は上位よりm10,m9 ,…,m1 ,m0 とす
る。
Yj-1 ,Yj ,Yj+1 入力には各々0,Y0 ,Y1 が接
続され、同様にブースデコード回路1BのYj-1 ,
Yj ,Yj+1 入力にはY1 ,Y2 ,Y3 が各々接続さ
れ、ブースデコード回路1CのYj-1 ,Yj ,Yj+1 入
力には各々Y3 ,Y4 ,Y5 が接続される。一方、部分
積生成回路(PPG)6A1 〜6A7 のTW 入力にはブ
ースデコード回路1AのTW出力が接続され、部分積生
成回路6A1 〜6A7 のPU 入力にはブースデコード回
路1AのPU 出力が接続され、同様に部分積生成回路6
A1 〜6A7 のZ入力にはブースデコード回路1AのZ
出力が接続される。また、部分積生成回路6B1 〜6B
7 および6C1 〜6C7 については、部分積生成回路6
A1 〜6A7 と同様であるので、説明を省略する。
C1 のXi 入力には“0”が入力され、Xi-1 入力には
被乗数のうちのX5 が接続される。また、部分積生成回
路6A2 ,6B2 ,6C2 のXi 入力にはX5 が接続さ
れ、Xi-1 入力にはX4 が接続される。更に、部分積生
成回路6A3 ,6B3 ,6C3 のXi およびXi-1 入力
にはX4 およびX3 がそれぞれ接続され、部分積生成回
路6A4 ,6B4 ,6C4 のXi およびXi-1 入力には
X3 およびX2 がそれぞれ接続される。同様に、部分積
生成回路6A5 ,6B5 ,6C5 のXi およびXi-1 入
力にはX2 およびX1 がそれぞれ接続され、部分積生成
回路6A6 ,6B6 ,6C6 のXi およびXi-1 入力に
はX1 およびX0 がそれぞれ接続される。最後の部分積
生成回路6A7 ,6B7 ,6C7 のXi 入力にはX0 が
接続され、Xi-1 入力には“0”が入力される。
B1 〜6B7 および6C1 〜6C7の出力は全加算器
(FA)13に供給され、乗算出力m10〜m0 を得る。
尚、この乗算回路全体の動作は、一般の乗算回路と同様
であるので、動作の詳細説明は省略する。
ースデコード回路における回路規模は24トランジスタ
から20トランジスタに削減できる。また、ゲート段数
については、EX−OR,EX−NOR,AND,OR
の各ゲートをそれぞれ2段とすると、ブースデコード回
路と部分積生成回路合わせて、9段から6段へと削減で
きる。
の並列乗算回路における部分積生成回路図である。図3
に示すように、本実施例における部分積生成回路6はト
ランスファーゲート14〜16と、インバータ17,1
8と、クロックトインバータ19と、NORゲート20
とより構成される。この部分積生成回路6において、2
桁の被乗数のうち上位桁のデータXi はトランスファー
ゲート14のデータ入力に供給され、下位桁のデータX
i-1 はトランスファーゲート15のデータ入力に供給さ
れる。これらトランスファーゲート14,15の出力は
短絡され、トランスファーゲート16のデータ入力及び
クロックトインバータ19のデータ入力に接続される。
トランスファーゲート16の出力およびクロックトイン
バータ19の出力も短絡され、NORゲート20の一方
の入力に接続される。一方、ブースデコード回路の出力
TW はインバータ17に入力されるとともに、トランス
ファーゲート15の制御信号として供給される。このイ
ンバータ17の出力はトランスファーゲート14の制御
信号として供給される。また、BD回路の出力データP
U はインバータ18の入力に供給されるとともに、トラ
ンスファーゲート16の制御信号として供給される。こ
のインバータ18の出力はクロックトインバータ19の
クロック信号として供給される。更に、BD回路の出力
データZは、前述した一実施例と同様、NORゲート2
0の他方の入力に供給される。
と同様であるので、詳細については省略する。
回路は、複数のブースデコード回路と複数の部分積生成
回路および複数の全加算器により構成するにあたり、ブ
ースデコード回路のデコード信号生成論理を
簡素化し、回路規模を縮小できるという効果がある。ま
た、本発明はゲート段数を減少させることができるの
で、乗算器として演算速度を高速化できるという効果が
ある。
は、回路規模を2割弱削減でき、全体のゲート段数も3
割強削減できるので、回路規模の縮小と演算速度の高速
化を実現できる。
路におけるブースデコード回路および部分積生成回路の
構成図である。
る。
回路における部分積生成回路図である。
けるブースデコード回路図である。
部分積生成回路 7〜9 NANDゲート 11,20 NORゲート 13 全加算器 14〜16 トランスファーゲート 19 クロックトインバータ
Claims (3)
- 【請求項1】 乗数をデコードする1つ以上のブースデ
コード回路と、前記ブースデコード回路のデコード出力
と被乗数を乗算して部分積信号を生成する複数個の部分
積生成回路と、前記複数個の部分積生成回路の出力を順
次加算する複数個の全加算器とを有する並列乗算回路に
おいて、前記ブースデコード回路は、前記乗数の3桁の
データのうち最下位桁と中位桁を入力とし第1のデコー
ド出力信号を生成する第1のEX−NORゲートと、前
記中位桁と最上位桁を入力とする第2のEX−NORゲ
ートと、前記最上位桁を入力し第2のデコード出力信号
を生成する第1のインバータゲートと、前記第1及び第
2のEX−NORゲートの出力信号を入力とし第3のデ
コード出力信号を生成するANDゲートとで構成し、前
記部分積生成回路は、前記第1のデコード出力の反転信
号と前記被乗数の2桁のデータのうちの上位桁とを入力
とする第1の論理ゲートと、前記第1のデコード出力信
号と前記被乗数の2桁のデータのうちの下位桁を入力と
する第2の論理ゲートと、前記第1及び前記第2の論理
ゲートの出力信号を入力とする第3の論理ゲートと、前
記第2のデコード出力信号と前記第3の論理ゲートの出
力信号を入力とする第4の論理ゲートと、前記第4の論
理ゲートの出力信号と前記第3のデコード出力信号を入
力とし前記部分積信号を出力する第5の論理ゲートとで
構成することを特徴とする並列乗算回路。 - 【請求項2】 前記第1乃至第3の論理ゲートはいずれ
もNANDゲートであり、前記第4の論理ゲートはEX
−NORゲートであり、前記第5の論理ゲートはNOR
ゲートであることを特徴とする請求項1記載の並列乗算
回路。 - 【請求項3】 乗数をデコードする1つ以上のブースデ
コード回路と、前記ブースデコード回路のデコード出力
と被乗数を乗算して部分積信号を生成する複数個の部分
積生成回路と、前記複数個の部分積生成回路の出力を順
次加算する複数個の全加算器とを有する並列乗算回路に
おいて、前記ブースデコード回路は、前記乗数の3桁の
データのうち最下位桁と中位桁を入力とし第1のデコー
ド出力信号を生成する第1のEX−NORゲートと、前
記中位桁と最上位桁を入力とする第2のEX−NORゲ
ートと、前記最上位桁を入力し第2のデコード出力信号
を生成する第1のインバータゲートと、前記第1及び第
2のEX−NORゲ ートの出力信号を入力とし第3のデ
コード出力信号を生成するANDゲートとで構成し、前
記部分積生成回路は、前記第2のデコード出力信号の反
転信号をクロック信号として受けるクロックトインバー
タと、前記第1のデコード出力の反転信号に基づき前記
被乗数の2桁のデータのうちの上位桁を前記クロックト
インバータの入力端に供給するか否かを制御する第1の
トランスファーゲートと、前記第1のデコード出力信号
に基づき前記被乗数の2桁のデータのうちの下位桁を前
記クロックトインバータの前記入力端に供給するか否か
を制御する第2のトランスファーゲートと、前記第2の
デコード出力信号に基づき前記クロックトインバータの
前記入力端と出力端とを短絡するか否かを制御する第3
のトランスファーゲートと、前記第3のデコード出力信
号と前記第3のトランスファーゲートの前記出力端上の
信号を受け前記部分積信号を出力するNORゲートとで
構成することを特徴とする並列乗算回路。
Priority Applications (2)
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JP4175135A JP2970231B2 (ja) | 1992-07-02 | 1992-07-02 | 並列乗算回路 |
US08/087,614 US5325321A (en) | 1992-07-02 | 1993-07-02 | High speed parallel multiplication circuit having a reduced number of gate stages |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP4175135A JP2970231B2 (ja) | 1992-07-02 | 1992-07-02 | 並列乗算回路 |
Publications (2)
Publication Number | Publication Date |
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JPH0619685A JPH0619685A (ja) | 1994-01-28 |
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ID=15990906
Family Applications (1)
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-
1993
- 1993-07-02 US US08/087,614 patent/US5325321A/en not_active Expired - Lifetime
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