JP2968180B2 - 集積回路の形成方法 - Google Patents
集積回路の形成方法Info
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- 238000000034 method Methods 0.000 title claims description 38
- 238000005530 etching Methods 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims description 10
- 229910021332 silicide Inorganic materials 0.000 claims description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
- 235000012239 silicon dioxide Nutrition 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 3
- 238000001459 lithography Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims 2
- 239000003990 capacitor Substances 0.000 claims 1
- 238000000354 decomposition reaction Methods 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 claims 1
- 239000002184 metal Substances 0.000 claims 1
- 239000003870 refractory metal Substances 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 8
- 239000004020 conductor Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
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-
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の形成
方法に関する。
方法に関する。
【０００２】
【従来技術の説明】集積回路が広く使用されるにつれ
て、集積回路の寸法は小さくなっている。一般的には、
リソグラフプロセスが集積回路で形成される最小特徴サ
イズを決定している。しかし、設計者は、さらに、現在
の寸法よりもより小さい寸法の開口を有するような半導
体を形成しようとしている。
て、集積回路の寸法は小さくなっている。一般的には、
リソグラフプロセスが集積回路で形成される最小特徴サ
イズを決定している。しかし、設計者は、さらに、現在
の寸法よりもより小さい寸法の開口を有するような半導
体を形成しようとしている。
【０００３】ＭＯＳＦＥＴ（metal oxide semiconducto
r field effect transistor）の基本的な特徴物は、ゲ
ートである。ゲートの寸法が小さい回路は、その動作は
より早く、さらに多くのトランジスタを実装することが
できる。
r field effect transistor）の基本的な特徴物は、ゲ
ートである。ゲートの寸法が小さい回路は、その動作は
より早く、さらに多くのトランジスタを実装することが
できる。
【０００４】
【発明が解決しようとする課題】従って、本発明の目的
は、ゲートの寸法をより小さくできるような集積回路の
形成方法を提供することである。
は、ゲートの寸法をより小さくできるような集積回路の
形成方法を提供することである。
【０００５】本発明の方法は、特許請求の範囲に記載し
たとおりである。
たとおりである。
【０００６】
【実施例】図１において、基板１１は、例えば、シリコ
ン、ドープしたシリコン、エピタキシャルシリコン、ド
ープしたシリコン上に形成されたエピタキシャルシリコ
ン層、の何れかである。一般的に、基板は、その上に様
々な層が形成される材料層を単に意味する。誘電体層１
３は、例えば、二酸化シリコン、窒化シリコンで、熱酸
化により（フィールド酸化物が形成された後）基板１１
の上に形成される。誘電体層１３の厚さは、５０オング
ストローム（以下Ａ）と、５００Ａの間にある。
ン、ドープしたシリコン、エピタキシャルシリコン、ド
ープしたシリコン上に形成されたエピタキシャルシリコ
ン層、の何れかである。一般的に、基板は、その上に様
々な層が形成される材料層を単に意味する。誘電体層１
３は、例えば、二酸化シリコン、窒化シリコンで、熱酸
化により（フィールド酸化物が形成された後）基板１１
の上に形成される。誘電体層１３の厚さは、５０オング
ストローム（以下Ａ）と、５００Ａの間にある。
【０００７】次に、誘電体層１３の上に形成される導電
体層１５は、一般的にはポリシリコン製である。導電体
層１５の厚さは、ポリシリコン製の場合には、５００Ａ
〜５０００Ａの間にあり、導電体層１５は、ＣＶＤによ
り形成される。
体層１５は、一般的にはポリシリコン製である。導電体
層１５の厚さは、ポリシリコン製の場合には、５００Ａ
〜５０００Ａの間にあり、導電体層１５は、ＣＶＤによ
り形成される。
【０００８】耐火金属ケイ化物層１７は、適宜選択しう
るもので、あってもなくてもよく、一般的には、タング
ステンケイ化物製である。この耐火金属ケイ化物層１７
の厚さは、５００Ａ〜５０００Ａの間である。耐火金属
ケイ化物層１７は、スパッタリング、あるいは、ＣＶＤ
のような様々な方法により形成される。
るもので、あってもなくてもよく、一般的には、タング
ステンケイ化物製である。この耐火金属ケイ化物層１７
の厚さは、５００Ａ〜５０００Ａの間である。耐火金属
ケイ化物層１７は、スパッタリング、あるいは、ＣＶＤ
のような様々な方法により形成される。
【０００９】ハードマスク層１９の材料は、ハードマス
クエッチングプロセスにおいて、ハードマスクとして用
いられるようないかなる材料でもよい。一般的に、ハー
ドマスク層１９は、プラズマ強化ＴＥＯＳから形成され
る。誘電体層１３、導電体層１５、耐火金属ケイ化物層
１７が前述の範囲内にあるときには、ハードマスク層１
９の厚さは、１０００Ａ〜３０００Ａの間が好ましい。
クエッチングプロセスにおいて、ハードマスクとして用
いられるようないかなる材料でもよい。一般的に、ハー
ドマスク層１９は、プラズマ強化ＴＥＯＳから形成され
る。誘電体層１３、導電体層１５、耐火金属ケイ化物層
１７が前述の範囲内にあるときには、ハードマスク層１
９の厚さは、１０００Ａ〜３０００Ａの間が好ましい。
【００１０】パターン化フォトレジスト２１の長さＬ
は、リソグラフィによって得られる最小寸法であるとす
る。
は、リソグラフィによって得られる最小寸法であるとす
る。
【００１１】次に、図２において、パターン化されたフ
ォトレジストをＣＦ4、および、Ｏ2を含む異方性エッチ
ングプロセスと共に用いて、ハードマスク層１９から突
起特徴物２３を形成する。その後、パターン化フォトレ
ジスト２１は除去される。
ォトレジストをＣＦ4、および、Ｏ2を含む異方性エッチ
ングプロセスと共に用いて、ハードマスク層１９から突
起特徴物２３を形成する。その後、パターン化フォトレ
ジスト２１は除去される。
【００１２】次に、図３において、この突起特徴物２３
を、等方性エッチングプロセスで処理して、より小さな
突起特徴物２５を形成する。例えば、突起特徴物２５が
ＰＥＴＥＯＳで、その長さＬが０．５μｍで、その高さ
（すなわち、ハードマスク層１９の厚さ）が０．２５μ
ｍであるとすると、この突起特徴物２５をウェットエッ
チングプロセスで処理する。このウェットエッチングプ
ロセスは、１００：１のＨＦを２分〜５分の間用いるこ
とによって行う。このウェットエッチングプロセスは等
方性で、パターン化フォトレジスト２１の左側と右側の
みが等方性エッチングプロセスで処理されるので、パタ
ーン化フォトレジスト２１の高さは、０．０２μｍ〜
０．０５μｍの間の量だけ縮小すると予測される。その
結果、突起特徴物２５の長さＬは、パターン化フォトレ
ジスト２１の高さが縮小する量の約２倍縮小する。数式
で表すと、Ｌ＝Ｍ＋２Δ、ここでΔは異方性材料の除去
量に等しい。
を、等方性エッチングプロセスで処理して、より小さな
突起特徴物２５を形成する。例えば、突起特徴物２５が
ＰＥＴＥＯＳで、その長さＬが０．５μｍで、その高さ
（すなわち、ハードマスク層１９の厚さ）が０．２５μ
ｍであるとすると、この突起特徴物２５をウェットエッ
チングプロセスで処理する。このウェットエッチングプ
ロセスは、１００：１のＨＦを２分〜５分の間用いるこ
とによって行う。このウェットエッチングプロセスは等
方性で、パターン化フォトレジスト２１の左側と右側の
みが等方性エッチングプロセスで処理されるので、パタ
ーン化フォトレジスト２１の高さは、０．０２μｍ〜
０．０５μｍの間の量だけ縮小すると予測される。その
結果、突起特徴物２５の長さＬは、パターン化フォトレ
ジスト２１の高さが縮小する量の約２倍縮小する。数式
で表すと、Ｌ＝Ｍ＋２Δ、ここでΔは異方性材料の除去
量に等しい。
【００１３】この突起特徴物２５は、リソグラフ処理に
より達成された寸法よりも小さい長さに異方性エッチン
グ処理により縮小しており、そして、その後、この突起
特徴物２５を、耐火金属ケイ化物層１７、導電体層１
５、誘電体層１３を後で異方性エッチングするハードマ
スクとして用いる。図１のハードマスク層１９の初期の
厚さを適宜選択して、図３の等方性エッチングの後で
も、突起特徴物２５が充分な高さを有し、耐火金属ケイ
化物層１７、導電体層１５、誘電体層１３を除去する後
続の異方性エッチングプロセスの処理に耐えなければな
らない。
より達成された寸法よりも小さい長さに異方性エッチン
グ処理により縮小しており、そして、その後、この突起
特徴物２５を、耐火金属ケイ化物層１７、導電体層１
５、誘電体層１３を後で異方性エッチングするハードマ
スクとして用いる。図１のハードマスク層１９の初期の
厚さを適宜選択して、図３の等方性エッチングの後で
も、突起特徴物２５が充分な高さを有し、耐火金属ケイ
化物層１７、導電体層１５、誘電体層１３を除去する後
続の異方性エッチングプロセスの処理に耐えなければな
らない。
【００１４】次に、図４において、突起特徴物２５は、
リソグラフ処理によって得られるよりもより小さな寸法
の長さＭを有し、この突起特徴物２５を耐火金属ケイ化
物層１７、導電体層１５、誘電体層１３の異方性エッチ
ングプロセスにおけるハードマスクとして用いる。異方
性エッチングプロセスは、ＨＢ1とＣＬ2により行う。最
終的に、この耐火金属ケイ化物層１７、導電体層１５、
誘電体層１３が、ゲートスタック２７を形成する。後続
の半導体集積回路の形成プロセスをこの後行う。そのよ
うな半導体形成プロセスには、例えば、イオン注入、誘
電体層の体積、ソース／ドレインへの接点開口の形成に
よりソース領域とドレイン領域を形成する、ことが含ま
れる。
リソグラフ処理によって得られるよりもより小さな寸法
の長さＭを有し、この突起特徴物２５を耐火金属ケイ化
物層１７、導電体層１５、誘電体層１３の異方性エッチ
ングプロセスにおけるハードマスクとして用いる。異方
性エッチングプロセスは、ＨＢ1とＣＬ2により行う。最
終的に、この耐火金属ケイ化物層１７、導電体層１５、
誘電体層１３が、ゲートスタック２７を形成する。後続
の半導体集積回路の形成プロセスをこの後行う。そのよ
うな半導体形成プロセスには、例えば、イオン注入、誘
電体層の体積、ソース／ドレインへの接点開口の形成に
よりソース領域とドレイン領域を形成する、ことが含ま
れる。
【００１５】以上述べたように、本発明によれば、突起
特徴物２３を形成した後に、等方性エッチングプロセス
により、突起特徴物２５を形成する。これにより、この
突起特徴物２５の長さＭは、通常リソグラフプロセスに
より得られるものよりも狭い。従って、このような短い
ゲートスタック２７（図４）により、ゲートの寸法が小
さくなり、より集積回路の集積比率を上げることができ
る。
特徴物２３を形成した後に、等方性エッチングプロセス
により、突起特徴物２５を形成する。これにより、この
突起特徴物２５の長さＭは、通常リソグラフプロセスに
より得られるものよりも狭い。従って、このような短い
ゲートスタック２７（図４）により、ゲートの寸法が小
さくなり、より集積回路の集積比率を上げることができ
る。
【図１】本発明による半導体素子の製造方法の第１ステ
ップの段階における素子の断面図。
ップの段階における素子の断面図。
【図２】本発明による半導体素子の製造方法の第２ステ
ップの段階における素子の断面図。
ップの段階における素子の断面図。
【図３】本発明による半導体素子の製造方法の第３ステ
ップの段階における素子の断面図。
ップの段階における素子の断面図。
【図４】本発明による半導体素子の製造方法の第４ステ
ップの段階における素子の断面図。
ップの段階における素子の断面図。
１１ 基板 １３ 誘電体層 １５ 導電体層 １７ 耐火金属ケイ化物層 １９ ハードマスク層 ２１ パターン化フォトレジスト ２３、２５ 突起特徴物 ２７ ゲートスタック
フロントページの続き (72)発明者 チェン − フア ダグラス ユー アメリカ合衆国、18103 ペンシルベニ ア、アレンタウン、ヒルビュー ドライ ブ 1019 (56)参考文献 特開 平２−303022（ＪＰ，Ａ) 特開 平７−74158（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 21/306 H01L 21/3065
Claims (7)
- 【請求項１】 基板（１１）の上に、第１材料層（１
３）を形成するステップと、 前記第１材料層（１３）の上に、第２材料層（１９）を
形成するステップと、 前記第２材料層（１９）の上に、パターン化フォトレジ
スト（２１）を形成するステップと、 前記基板上に突起特徴物（２３）を形成するために、前
記パターン化フォトレジスト（２１）をマスクとして用
いて、前記第２材料層（１９）をパターン化するステッ
プと、 前記フォトレジスト（２１）を除去するステップと、 前記突起特徴物（２３）を等方性エッチングするステッ
プと、 等方性エッチングされた突起特徴物（２５）をマスクと
して用いて、前記第１材料層（１３）を異方性エッチン
グするステップとを有することを特徴とする集積回路の
形成方法。 - 【請求項２】 前記基板（１１）は、シリコンであるこ
とを特徴とする請求項１の方法。 - 【請求項３】 前記第１材料層（１３）は、二酸化シリ
コン層であることを特徴とする請求項１の方法。 - 【請求項４】 前記第１材料層（１３）は、二酸化シリ
コン層（１３）およびポリシリコン層（１５）を含むこ
とを特徴とする請求項３の方法。 - 【請求項５】 前記第１材料層（１３）は、二酸化シリ
コン層（１３）およびポリシリコン層（１５）および耐
熱金属ケイ化物層（１７）を含むことを特徴とする請求
項４の方法。 - 【請求項６】 前記第２材料層（１９）は、ＴＥＯＳか
ら形成されることを特徴とする請求項１の方法。 - 【請求項７】 ゲートを備えた少なくとも１つのトラン
ジスタを有する集積回路の形成方法において、 シリコン基板（１１）上に、熱二酸化シリコン層（１
３）を形成するステップと、 前記熱二酸化シリコン層（１３）の上に、ポリシリコン
層（１５）を形成するステップと、 前記ポリシリコン層（１５）の上に、タングステンケイ
化物層（１７）を形成するステップと、 前記タングステンケイ化物層（１７）の上に、ＴＥＯＳ
のプラズマ強化分解により誘電体層（１９）を形成する
ステップと、 少なくとも１つの寸法がリソグラフィにより得られる最
小長さである突起特徴物（２３）を形成するために、前
記誘電体層をパターン化するステップと、 等方性エッチングでパターン化された誘電体層（２５）
とマスクとして用い、ゲート長を減少させるために、少
なくとも前記タングステンケイ化物層およびポリシリコ
ン層を異方性エッチングするステップとを有することを
特徴とする集積回路の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US136516 | 1993-10-13 | ||
| US08/136,516 US5431770A (en) | 1993-10-13 | 1993-10-13 | Transistor gate formation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07169964A JPH07169964A (ja) | 1995-07-04 |
| JP2968180B2 true JP2968180B2 (ja) | 1999-10-25 |
Family
ID=22473178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6268003A Expired - Fee Related JP2968180B2 (ja) | 1993-10-13 | 1994-10-07 | 集積回路の形成方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5431770A (ja) |
| EP (1) | EP0649166B1 (ja) |
| JP (1) | JP2968180B2 (ja) |
| KR (1) | KR100374916B1 (ja) |
| DE (1) | DE69426747T2 (ja) |
| ES (1) | ES2156139T3 (ja) |
| TW (1) | TW258825B (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0621018A (ja) * | 1992-06-29 | 1994-01-28 | Sony Corp | ドライエッチング方法 |
| TW316326B (en) * | 1996-09-21 | 1997-09-21 | United Microelectronics Corp | Manufacturing method of word line |
| US6107172A (en) * | 1997-08-01 | 2000-08-22 | Advanced Micro Devices, Inc. | Controlled linewidth reduction during gate pattern formation using an SiON BARC |
| US5965461A (en) * | 1997-08-01 | 1999-10-12 | Advanced Micro Devices, Inc. | Controlled linewidth reduction during gate pattern formation using a spin-on barc |
| US5963841A (en) * | 1997-08-01 | 1999-10-05 | Advanced Micro Devices, Inc. | Gate pattern formation using a bottom anti-reflective coating |
| US6121123A (en) * | 1997-09-05 | 2000-09-19 | Advanced Micro Devices, Inc. | Gate pattern formation using a BARC as a hardmask |
| US5937315A (en) * | 1997-11-07 | 1999-08-10 | Advanced Micro Devices, Inc. | Self-aligned silicide gate technology for advanced submicron MOS devices |
| US6069046A (en) * | 1997-11-26 | 2000-05-30 | Advanced Micro Devices, Inc. | Transistor fabrication employing implantation of dopant into junctions without subjecting sidewall surfaces of a gate conductor to ion bombardment |
| JP3570903B2 (ja) * | 1998-09-25 | 2004-09-29 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| US6165881A (en) * | 1998-10-23 | 2000-12-26 | Taiwan Semiconductor Manufacturing Company | Method of forming salicide poly gate with thin gate oxide and ultra narrow gate width |
| KR100564419B1 (ko) * | 1998-12-30 | 2006-06-07 | 주식회사 하이닉스반도체 | 텅스텐 실리사이드층 형성방법 |
| US6191016B1 (en) * | 1999-01-05 | 2001-02-20 | Intel Corporation | Method of patterning a layer for a gate electrode of a MOS transistor |
| JP3875455B2 (ja) | 1999-04-28 | 2007-01-31 | 株式会社東芝 | 半導体装置の製造方法 |
| DE19945425A1 (de) * | 1999-09-22 | 2001-04-19 | Infineon Technologies Ag | Verfahren zum Strukturieren einer Metallschicht in der Halbleiterfertigung |
| US6365516B1 (en) | 2000-01-14 | 2002-04-02 | Advanced Micro Devices, Inc. | Advanced cobalt silicidation with in-situ hydrogen plasma clean |
| US6492275B2 (en) | 2000-01-21 | 2002-12-10 | Advanced Micro Devices, Inc. | Control of transistor performance through adjustment of spacer oxide profile with a wet etch |
| US6420097B1 (en) | 2000-05-02 | 2002-07-16 | Advanced Micro Devices, Inc. | Hardmask trim process |
| US6794279B1 (en) * | 2000-05-23 | 2004-09-21 | Advanced Micro Devices, Inc. | Passivating inorganic bottom anti-reflective coating (BARC) using rapid thermal anneal (RTA) with oxidizing gas |
| US6261936B1 (en) | 2000-06-07 | 2001-07-17 | Advanced Micro Devices, Inc. | Poly gate CD passivation for metrology control |
| JP2002009056A (ja) * | 2000-06-22 | 2002-01-11 | Mitsubishi Electric Corp | 微細パターン形成方法およびその方法により製造した装置 |
| US6403432B1 (en) | 2000-08-15 | 2002-06-11 | Taiwan Semiconductor Manufacturing Company | Hardmask for a salicide gate process with trench isolation |
| US6482726B1 (en) * | 2000-10-17 | 2002-11-19 | Advanced Micro Devices, Inc. | Control trimming of hard mask for sub-100 nanometer transistor gate |
| US6642152B1 (en) | 2001-03-19 | 2003-11-04 | Advanced Micro Devices, Inc. | Method for ultra thin resist linewidth reduction using implantation |
| US6884722B2 (en) * | 2001-09-27 | 2005-04-26 | International Business Machines Corporation | Method of fabricating a narrow polysilicon line |
| US6566214B1 (en) * | 2002-01-17 | 2003-05-20 | Advanced Micro Devices, Inc. | Method of making a semiconductor device by annealing a metal layer to form metal silicide and using the metal silicide as a hard mask to pattern a polysilicon layer |
| US6828205B2 (en) * | 2002-02-07 | 2004-12-07 | Taiwan Semiconductor Manufacturing Co., Ltd | Method using wet etching to trim a critical dimension |
| US7105442B2 (en) | 2002-05-22 | 2006-09-12 | Applied Materials, Inc. | Ashable layers for reducing critical dimensions of integrated circuit features |
| DE102004019588A1 (de) * | 2004-04-22 | 2005-11-17 | Osram Opto Semiconductors Gmbh | Verfahren zur Strukturierung von zumindest einer Schicht sowie elektrisches Bauelement mit Strukturen aus der Schicht |
| DE102005008478B3 (de) | 2005-02-24 | 2006-10-26 | Infineon Technologies Ag | Verfahren zur Herstellung von sublithographischen Strukturen |
| US20070037371A1 (en) * | 2005-08-10 | 2007-02-15 | Zhigang Wang | Method of forming gate electrode structures |
| JP5028811B2 (ja) * | 2006-02-03 | 2012-09-19 | 住友電気工業株式会社 | 化合物半導体光デバイスを作製する方法 |
| US7662718B2 (en) * | 2006-03-09 | 2010-02-16 | Micron Technology, Inc. | Trim process for critical dimension control for integrated circuits |
| JP5578389B2 (ja) * | 2006-05-16 | 2014-08-27 | Ｎｌｔテクノロジー株式会社 | 積層膜パターン形成方法及びゲート電極形成方法 |
| CN103441069B (zh) * | 2013-08-02 | 2016-01-27 | 上海华力微电子有限公司 | 改善有源区损伤的方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4460435A (en) * | 1983-12-19 | 1984-07-17 | Rca Corporation | Patterning of submicrometer metal silicide structures |
| EP0394597A1 (en) * | 1989-04-28 | 1990-10-31 | International Business Machines Corporation | Follow-up System for Monitoring the Etching Process in an RIE Equipment and its Application to Producing High-resolution and Reproducible Patterns |
| DE3915650A1 (de) * | 1989-05-12 | 1990-11-15 | Siemens Ag | Verfahren zur strukturierung einer auf einem halbleiterschichtaufbau angeordneten schicht |
| US5201993A (en) * | 1989-07-20 | 1993-04-13 | Micron Technology, Inc. | Anisotropic etch method |
| US5169487A (en) * | 1990-08-27 | 1992-12-08 | Micron Technology, Inc. | Anisotropic etch method |
-
1993
- 1993-10-13 US US08/136,516 patent/US5431770A/en not_active Expired - Lifetime
-
1994
- 1994-10-05 DE DE69426747T patent/DE69426747T2/de not_active Expired - Fee Related
- 1994-10-05 EP EP94307274A patent/EP0649166B1/en not_active Expired - Lifetime
- 1994-10-05 ES ES94307274T patent/ES2156139T3/es not_active Expired - Lifetime
- 1994-10-07 JP JP6268003A patent/JP2968180B2/ja not_active Expired - Fee Related
- 1994-10-12 KR KR1019940026037A patent/KR100374916B1/ko not_active IP Right Cessation
- 1994-10-17 TW TW083109611A patent/TW258825B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5431770A (en) | 1995-07-11 |
| JPH07169964A (ja) | 1995-07-04 |
| DE69426747T2 (de) | 2001-07-05 |
| EP0649166B1 (en) | 2001-02-28 |
| DE69426747D1 (de) | 2001-04-05 |
| EP0649166A2 (en) | 1995-04-19 |
| ES2156139T3 (es) | 2001-06-16 |
| EP0649166A3 (en) | 1995-07-26 |
| KR100374916B1 (ko) | 2003-05-09 |
| TW258825B (ja) | 1995-10-01 |
| KR950012644A (ko) | 1995-05-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080820 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080820 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090820 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090820 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100820 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110820 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110820 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120820 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130820 Year of fee payment: 14 |
|
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| LAPS | Cancellation because of no payment of annual fees |