JP2963763B2 - 二進信号を多数決選択する論理回路網に潜在する誤りを除去する方法 - Google Patents
二進信号を多数決選択する論理回路網に潜在する誤りを除去する方法Info
- Publication number
- JP2963763B2 JP2963763B2 JP2508091A JP50809190A JP2963763B2 JP 2963763 B2 JP2963763 B2 JP 2963763B2 JP 2508091 A JP2508091 A JP 2508091A JP 50809190 A JP50809190 A JP 50809190A JP 2963763 B2 JP2963763 B2 JP 2963763B2
- Authority
- JP
- Japan
- Prior art keywords
- majority
- logic
- logical
- nand
- logic network
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
- G06F11/187—Voting techniques
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
- H03K19/1736—Controllable logic circuits by wiring, e.g. uncommitted logic arrays in which the wiring can be modified
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Quality & Reliability (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Hardware Redundancy (AREA)
- Radio Transmission System (AREA)
- Small-Scale Networks (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は三重装置における二進信号を多数決選択する
論理回路網の潜在誤りを除去する方法に関し、この論理
回路網は論理処理、例えばNAND処理及び／又はNOR処理
を実行する複数の別個の論理装置を有し、かつ別個の各
論理装置はそれぞれ並列接続されて別個の論理的な入力
信号を入力している半導体部品と、更にそれぞれ直列接
続されて別個の論理的な入力信号を入力している半導体
部品とが含まれている。
論理回路網の潜在誤りを除去する方法に関し、この論理
回路網は論理処理、例えばNAND処理及び／又はNOR処理
を実行する複数の別個の論理装置を有し、かつ別個の各
論理装置はそれぞれ並列接続されて別個の論理的な入力
信号を入力している半導体部品と、更にそれぞれ直列接
続されて別個の論理的な入力信号を入力している半導体
部品とが含まれている。
背景技術 ディジタル的な三重装置は、例えば安全性上の理由か
ら通信装置に時々用いられる。これに関連して、同一の
処理を実行する並列な３つの分岐が用いられている。前
記分岐に関連した所与の機能ブロックの後段において、
相互に対応する３つの機能ブロックからの出力信号間の
多数決選択が行なわれる。このため、３つの前記機能ブ
ロックのうちの一つの動作異常が致命的なものとなるこ
とはない。従って、三重装置は、時間及び空間において
複数の単独誤りと、相互に重畳していない多重誤りとに
対して耐容性がある。
ら通信装置に時々用いられる。これに関連して、同一の
処理を実行する並列な３つの分岐が用いられている。前
記分岐に関連した所与の機能ブロックの後段において、
相互に対応する３つの機能ブロックからの出力信号間の
多数決選択が行なわれる。このため、３つの前記機能ブ
ロックのうちの一つの動作異常が致命的なものとなるこ
とはない。従って、三重装置は、時間及び空間において
複数の単独誤りと、相互に重畳していない多重誤りとに
対して耐容性がある。
故障した即ち誤動作するシステム機能を発見するため
には、問題の機能を用いる必要がある。長期間にわたっ
て使用されていないシステム機能は、発見も報告もされ
ない１又はいくつかの潜在誤りによって厄介なものとな
る。更に、多数決選択機能は、一つの誤りが発生するま
で試験されていないので、このような問題が起き易い。
通常の場合、即ち機能ブロックに誤りがない場合は、相
互に３つの分岐に対応する機能ブロックからの出力信号
は、同一である。従って、潜在誤りが多数決選択を実行
する装置に存在する可能性があり、これらの誤りは、機
能ブロックが誤りのないものである限り、発見されない
ままとなり、互いに同一の出力信号を発生する。
には、問題の機能を用いる必要がある。長期間にわたっ
て使用されていないシステム機能は、発見も報告もされ
ない１又はいくつかの潜在誤りによって厄介なものとな
る。更に、多数決選択機能は、一つの誤りが発生するま
で試験されていないので、このような問題が起き易い。
通常の場合、即ち機能ブロックに誤りがない場合は、相
互に３つの分岐に対応する機能ブロックからの出力信号
は、同一である。従って、潜在誤りが多数決選択を実行
する装置に存在する可能性があり、これらの誤りは、機
能ブロックが誤りのないものである限り、発見されない
ままとなり、互いに同一の出力信号を発生する。
多数決選択を実行する装置は、例えばNANDゲート及び
／又はNORゲートのような別個の論理装置からなる論理
回路網を有し、これらの論理装置は、なかんずく２個以
上並列接続されたトランジスタ及び直列接続されたトラ
ンジスタを有する。このようなトランジスタにおける故
障は、通常、別個の機能ブロックで特定型式の誤りが発
生するまで、発見されないままである。このような誤り
は、かなり長時間にわたって発生しないことがあるの
で、システム誤動作を原因とした多重の誤りが発生する
ことがある。
／又はNORゲートのような別個の論理装置からなる論理
回路網を有し、これらの論理装置は、なかんずく２個以
上並列接続されたトランジスタ及び直列接続されたトラ
ンジスタを有する。このようなトランジスタにおける故
障は、通常、別個の機能ブロックで特定型式の誤りが発
生するまで、発見されないままである。このような誤り
は、かなり長時間にわたって発生しないことがあるの
で、システム誤動作を原因とした多重の誤りが発生する
ことがある。
発明の開示 多数決選択する論理回路網の別個の論理装置におい
て、２以上並列接続又は直列接続されたトランジスタの
うちの一つの誤り即ち故障を原因とした潜在誤りの問題
は、前記各論理装置を反復的に切換えることにより防止
される。切換えは、並列接続されていたトランジスタを
直列接続に、かつ直列接続されていたトランジスタを並
列接続にすることにより実行される。従って、論理装置
は、それぞれ二重対応にある論理処理、例えばNAND処理
及びNOR処理を共に同一トランジスタによって交互に実
行することになる。このようにして、互いに二重対応に
ある２つの論理回路網間で切換えを実行し、実質的に互
いに異なる２つの論理回路網により多数決選択を交互に
実行する。並列接続されていたトランジスタを直列接続
に、かつ直列接続されていたトランジスタを並列接続に
するので、複数のトランジスタのうちの一つ又はその制
御線における切断または短絡は、そのトランジスタが並
列接続に代わって直列接続され、又はその逆となったと
きに、発見される。
て、２以上並列接続又は直列接続されたトランジスタの
うちの一つの誤り即ち故障を原因とした潜在誤りの問題
は、前記各論理装置を反復的に切換えることにより防止
される。切換えは、並列接続されていたトランジスタを
直列接続に、かつ直列接続されていたトランジスタを並
列接続にすることにより実行される。従って、論理装置
は、それぞれ二重対応にある論理処理、例えばNAND処理
及びNOR処理を共に同一トランジスタによって交互に実
行することになる。このようにして、互いに二重対応に
ある２つの論理回路網間で切換えを実行し、実質的に互
いに異なる２つの論理回路網により多数決選択を交互に
実行する。並列接続されていたトランジスタを直列接続
に、かつ直列接続されていたトランジスタを並列接続に
するので、複数のトランジスタのうちの一つ又はその制
御線における切断または短絡は、そのトランジスタが並
列接続に代わって直列接続され、又はその逆となったと
きに、発見される。
本発明は下記の請求の範囲に記載されている構成によ
り特徴付けられる。
り特徴付けられる。
図面の簡単な説明 以下、添付する図面を参照して本発明を詳細に説明す
る。第１図は三重装置の一部を示す。第２図及び第３図
は第１図に示す三重装置に関連する多数決選択装置の異
なる２つの実施例を示す。第４図は第２図に示した多数
決選択装置に含まれるNANDゲートの実施例を示す。第５
図は第２図に示した多数決選択装置に含まれるNORゲー
トの実施例を示す。第６図は多数決選択装置に備えるこ
とができる制御可能な論理装置の実施例を示す。第７図
〜第10図は多数決選択装置の第４の実施例を示す。
る。第１図は三重装置の一部を示す。第２図及び第３図
は第１図に示す三重装置に関連する多数決選択装置の異
なる２つの実施例を示す。第４図は第２図に示した多数
決選択装置に含まれるNANDゲートの実施例を示す。第５
図は第２図に示した多数決選択装置に含まれるNORゲー
トの実施例を示す。第６図は多数決選択装置に備えるこ
とができる制御可能な論理装置の実施例を示す。第７図
〜第10図は多数決選択装置の第４の実施例を示す。
本発明を実施するための最良の形態 第１図は三重装置の一部を示す。参照番号11a〜11cは
互いに同一の３つの機能ブロックを識別するものであ
り、各機能ブロックは互いに同一の分岐に配置されてい
る。各機能ブロックは、例えば複数の部品を有する回路
基板からなるものでもよいが、機能ブロックは回路基板
より大きいか、又は小さいユニットからなるものと理解
すべきである。通常の状況では、各ブロック11a〜11cが
互いに同一の入力信号を入力し、それぞれ同一の出力信
号ａ〜ｃを発生している。各出力信号ａ〜ｃは３つの多
数決選択装置12a〜12cの各一入力に印加される。これら
の多数決選択装置はそれぞれ多数決、即ちブロック11a
〜11cの出力のうちの少なくとも２つに発生する値に等
しい出力信号を発生する。従って、多数決選択装置12a
〜12cの出力信号は、ブロック11a〜11cのうちの一つが
異常であっても、互いに同一となる。多数決選択装置12
a〜12cの出力信号は、新しい３つの機能ブロック13a〜1
3cの各一入力に印加され、更にこれらの出力は新しい３
つの多数決選択装置14a〜14cに印加される。２つの多数
決選択装置間の機能ブロック数が異なってもよいこと
は、理解されるべきである。
互いに同一の３つの機能ブロックを識別するものであ
り、各機能ブロックは互いに同一の分岐に配置されてい
る。各機能ブロックは、例えば複数の部品を有する回路
基板からなるものでもよいが、機能ブロックは回路基板
より大きいか、又は小さいユニットからなるものと理解
すべきである。通常の状況では、各ブロック11a〜11cが
互いに同一の入力信号を入力し、それぞれ同一の出力信
号ａ〜ｃを発生している。各出力信号ａ〜ｃは３つの多
数決選択装置12a〜12cの各一入力に印加される。これら
の多数決選択装置はそれぞれ多数決、即ちブロック11a
〜11cの出力のうちの少なくとも２つに発生する値に等
しい出力信号を発生する。従って、多数決選択装置12a
〜12cの出力信号は、ブロック11a〜11cのうちの一つが
異常であっても、互いに同一となる。多数決選択装置12
a〜12cの出力信号は、新しい３つの機能ブロック13a〜1
3cの各一入力に印加され、更にこれらの出力は新しい３
つの多数決選択装置14a〜14cに印加される。２つの多数
決選択装置間の機能ブロック数が異なってもよいこと
は、理解されるべきである。
互いに対応する３つの機能ブロックからの各出力信号
と信号間で多数決選択を取った装置からの出力信号とを
比較することにより、機能ブロックのうちの一つに誤り
が発生した結果に対する報告を自動的に直ちに実行可能
であることは、指摘しておく必要がある。この比較は、
例えば排他的論理和ゲートにより実行されてもよい。し
かし、誤りは、問題の多数決選択装置に発生することも
ある。
と信号間で多数決選択を取った装置からの出力信号とを
比較することにより、機能ブロックのうちの一つに誤り
が発生した結果に対する報告を自動的に直ちに実行可能
であることは、指摘しておく必要がある。この比較は、
例えば排他的論理和ゲートにより実行されてもよい。し
かし、誤りは、問題の多数決選択装置に発生することも
ある。
第２図は多数決選択装置を実現する第１の実施例を示
す。この多数決選択装置は３つのNANDゲート21〜23から
なり、それらの入力にそれぞれ入力信号ａ及びｂと、ｂ
及びｃと、ａ及びｃとを入力させている。従って、多数
決選択装置は、これらの参照番号により第１図における
多数決選択装置12a〜12cのうちの一つに対応している。
NANDゲート21〜23は出力信号ｄ〜ｆを発生してこれらを
NANDゲート24に印加し、NANDゲート24は更に出力信号ｇ
を発生している。
す。この多数決選択装置は３つのNANDゲート21〜23から
なり、それらの入力にそれぞれ入力信号ａ及びｂと、ｂ
及びｃと、ａ及びｃとを入力させている。従って、多数
決選択装置は、これらの参照番号により第１図における
多数決選択装置12a〜12cのうちの一つに対応している。
NANDゲート21〜23は出力信号ｄ〜ｆを発生してこれらを
NANDゲート24に印加し、NANDゲート24は更に出力信号ｇ
を発生している。
第３図は多数決選択装置を実現する他の実施例を示
す。この場合に、第２図に示した多数決選択装置のNAND
ゲートは、NORゲート31〜34により置換されている。前
記NORゲートが発生する出力信号には、参照番号ｈ〜ｋ
が付けられている。
す。この場合に、第２図に示した多数決選択装置のNAND
ゲートは、NORゲート31〜34により置換されている。前
記NORゲートが発生する出力信号には、参照番号ｈ〜ｋ
が付けられている。
第２図及び第３図に示した論理回路網は互いに二重対
応にあると言うことができる。
応にあると言うことができる。
出力信号ｇ及びｋは、共に異なる値について入力信号
ａ〜ｃの多数決と一致することが次の真理値表から明ら
かとなる。
ａ〜ｃの多数決と一致することが次の真理値表から明ら
かとなる。
abc def ｇ hij ｋ 000 111 ０ 111 ０ 001 111 ０ 100 ０ 010 111 ０ 001 ０ 011 101 １ 000 １ 100 111 ０ 010 ０ 101 110 １ 000 １ 110 011 １ 000 １ 111 000 １ 000 １ 第４図はNANDゲートの一実施例を示す。このNANDゲー
トは第２図のNANDゲート24に対応し、従って入力信号ｄ
〜ｆを入力した３入力を有する。このNANDゲートは、並
列接続された３つのＰ型CMOSトランジスタ41〜43と、直
列接続されたＮ型CMOSトランジスタ44〜46とを有する。
高電源電圧及び低電源電圧はそれぞれ導体47及び48にそ
れぞれ印加されている。ゲート出力は一本の導体からな
る。各Ｐ型CMOSトランジスタ41〜43はロー制御電圧で即
ち０でオンとなり、一方、各Ｎ型トランジスタ44〜46は
ハイ制御電圧で即ち１でオンとなる。従って、全ての入
力信号ｄ〜ｆがハイのとき、即ち１のときにのみ、その
出力信号がローとなる。その他のときは、出力信号がハ
イ即ち１となっている。これは、NANDの論理条件に一致
する。
トは第２図のNANDゲート24に対応し、従って入力信号ｄ
〜ｆを入力した３入力を有する。このNANDゲートは、並
列接続された３つのＰ型CMOSトランジスタ41〜43と、直
列接続されたＮ型CMOSトランジスタ44〜46とを有する。
高電源電圧及び低電源電圧はそれぞれ導体47及び48にそ
れぞれ印加されている。ゲート出力は一本の導体からな
る。各Ｐ型CMOSトランジスタ41〜43はロー制御電圧で即
ち０でオンとなり、一方、各Ｎ型トランジスタ44〜46は
ハイ制御電圧で即ち１でオンとなる。従って、全ての入
力信号ｄ〜ｆがハイのとき、即ち１のときにのみ、その
出力信号がローとなる。その他のときは、出力信号がハ
イ即ち１となっている。これは、NANDの論理条件に一致
する。
更に、２入力のみを有する各NANDゲート21〜23は、２
入力を共通接続する変更があるが、第４図に示すゲート
により実現されてもよい。
入力を共通接続する変更があるが、第４図に示すゲート
により実現されてもよい。
前述のように、並列接続されたトランジスタのうちの
一つ又は２つが故障し、かつ故障が発見されなかったた
めに、前記型式の多数決選択装置に潜在誤りが存在する
可能性がある。入力信号が同一であるとすると、並列接
続されたトランジスタのうちの一つ又は２つにおける永
久的なブレーク・ダウンが発見されないままとなる。直
列接続されたトランジスタのうちの一つにおける永久的
な短絡回路として発生した誤り即ち故障も発見されない
ままとなる。多数決選択装置の入力側に接続されて互い
に対応する３つの機能ブロックが正常であるとき、及び
最も近い前段の多数決選択装置も正常なときは、多数決
選択装置に対する入力信号は互い同一となる。
一つ又は２つが故障し、かつ故障が発見されなかったた
めに、前記型式の多数決選択装置に潜在誤りが存在する
可能性がある。入力信号が同一であるとすると、並列接
続されたトランジスタのうちの一つ又は２つにおける永
久的なブレーク・ダウンが発見されないままとなる。直
列接続されたトランジスタのうちの一つにおける永久的
な短絡回路として発生した誤り即ち故障も発見されない
ままとなる。多数決選択装置の入力側に接続されて互い
に対応する３つの機能ブロックが正常であるとき、及び
最も近い前段の多数決選択装置も正常なときは、多数決
選択装置に対する入力信号は互い同一となる。
以上から明らかとなるように、多数決選択装置も第３
図のNORゲート回路網により実現することができる。第
５図はNORゲートの一実施例を示す。このNORゲートは第
３図に示す実施例のゲート34に対応しており、３入力を
有する。このNORゲートは第４図のNANDゲート24のトラ
ンジスタと同様のものから構築される。しかし、第４図
の実施例で並列接続されていたトランジスタは、第５図
では直列接続されて参照番号51〜53が付けられており、
一方第４図で直列接続されていたトランジスタは第５図
では並列接続されて参照番号54〜56が付けられている。
高電源電圧、低電源電圧及びゲートの出力は導体57〜59
に接続されている。全ての入力信号ｈ〜ｊの値が０であ
るときは、直列接続された各Ｐ型トランジスタ51〜53が
導体状態となり、並列接続されたＮ型トランジスタ54〜
56は全て非導体状態にある。この他の場合は、出力信号
が０であり、NOR論理条件に一致する。
図のNORゲート回路網により実現することができる。第
５図はNORゲートの一実施例を示す。このNORゲートは第
３図に示す実施例のゲート34に対応しており、３入力を
有する。このNORゲートは第４図のNANDゲート24のトラ
ンジスタと同様のものから構築される。しかし、第４図
の実施例で並列接続されていたトランジスタは、第５図
では直列接続されて参照番号51〜53が付けられており、
一方第４図で直列接続されていたトランジスタは第５図
では並列接続されて参照番号54〜56が付けられている。
高電源電圧、低電源電圧及びゲートの出力は導体57〜59
に接続されている。全ての入力信号ｈ〜ｊの値が０であ
るときは、直列接続された各Ｐ型トランジスタ51〜53が
導体状態となり、並列接続されたＮ型トランジスタ54〜
56は全て非導体状態にある。この他の場合は、出力信号
が０であり、NOR論理条件に一致する。
このゲートも、並列接続されたトランジスタ又は直列
接続されたトランジスタのうちの一つ又は二つが故障し
ているために、入力信号が互いに同一である間はこの故
障が発見されることなく、潜在誤りを有する。
接続されたトランジスタのうちの一つ又は二つが故障し
ているために、入力信号が互いに同一である間はこの故
障が発見されることなく、潜在誤りを有する。
第６図は多数決選択装置に備えることができる制御可
能な論理装置の一実施例を示す。この論理装置は10個の
CMOSトランジスタを有する。そのうちの61〜63及び67〜
68の５個はＰ型トランジスタであり、また64〜66及び69
〜70の５個はＮ型トランジスタである。トランジスタ61
〜63及64〜66は第２図及び第４図のNANDゲート24におけ
る前記信号に対応した入力信号ｄ〜ｆを入力している。
トランジスタ67〜70は０と１との間で交播する制御信号
ｍを入力している。高電源電圧、低電源電圧及び論理装
置の出力は、導体71、72及73にそれぞれ印加される。
能な論理装置の一実施例を示す。この論理装置は10個の
CMOSトランジスタを有する。そのうちの61〜63及び67〜
68の５個はＰ型トランジスタであり、また64〜66及び69
〜70の５個はＮ型トランジスタである。トランジスタ61
〜63及64〜66は第２図及び第４図のNANDゲート24におけ
る前記信号に対応した入力信号ｄ〜ｆを入力している。
トランジスタ67〜70は０と１との間で交播する制御信号
ｍを入力している。高電源電圧、低電源電圧及び論理装
置の出力は、導体71、72及73にそれぞれ印加される。
トランジスタ67〜68は、制御信号ｍが０のときに導道
状態となる。この条件では、トランジスタ69〜70が非導
道状態となる。従って、高電源電圧と出力73との間にト
ランジスタ61〜63が実質的に並列接続されることにな
る。同時に、図の下半分は、実質的に出力と低電源電圧
との間でトランジスタ64〜66を直列接続したものとな
る。従って、この場合の論理装置は第４図に示すNANDゲ
ートに対応する。
状態となる。この条件では、トランジスタ69〜70が非導
道状態となる。従って、高電源電圧と出力73との間にト
ランジスタ61〜63が実質的に並列接続されることにな
る。同時に、図の下半分は、実質的に出力と低電源電圧
との間でトランジスタ64〜66を直列接続したものとな
る。従って、この場合の論理装置は第４図に示すNANDゲ
ートに対応する。
これに代わって、制御信号ｍが１のときは、トランジ
スタ67〜68が非導道状態となり、またトランジスタ69〜
70が導道状態となる。このようにして、第６図の上半分
はトランジスタ61〜63を直列接続したものとなり、一方
トランジスタ64〜66は並列接続されたものとなる。従っ
て、この場合の論理装置は第５図に示すNORゲートに対
応する。
スタ67〜68が非導道状態となり、またトランジスタ69〜
70が導道状態となる。このようにして、第６図の上半分
はトランジスタ61〜63を直列接続したものとなり、一方
トランジスタ64〜66は並列接続されたものとなる。従っ
て、この場合の論理装置は第５図に示すNORゲートに対
応する。
第６図の制御論理装置は、制御信号ｍが０及び１の値
を交互に取るようにさせることにより、NANDゲート及び
NORゲートとして交互に機能する。この種の４つの制御
論理装置は、第２図及び第３図の多数決選択装置におけ
る別個のNANDゲートとして用いられてもよい。これによ
って、２入力のみを有するゲートは、３入力ゲートとし
て都合よく実現されるが、２入力は共通接続される。第
２図又は第３図の多数決選択装置として示された種類の
４つの制御論理装置を用いることによって、同時に４つ
のNANDゲートにより、また同時に４つのNORゲートによ
り、多数決選択が実行される。従って、互いに異なり、
それぞれ他方に対して二重対応にある２つの論理回路網
によって、実際に多数決選択が交互に実行される。同一
トランジスタが両方の場合で用いられるので、また、あ
る時点で並列接続されていたトランジスタが他の時点で
直列接続され、かつその逆にある時点で直列接続されて
いたトランジスタが他の時点で並列接続されるので、複
数のトランジスタ又は複数の接続のうちの一つにおける
故障が潜在することはなくなる。これは、複数のトラン
ジスタのうちの一つにおける切断が、そのトランジスタ
を直列接続に切換えたときに発見され、かつ全ての短絡
回路がそのトランジスタを直列接続に切換えたときに発
見されるということによって説明される。当然、故障即
ち誤りを自動的に報告するある型式の構成、例えば前述
によりEXORゲートを含む構成が必要である。
を交互に取るようにさせることにより、NANDゲート及び
NORゲートとして交互に機能する。この種の４つの制御
論理装置は、第２図及び第３図の多数決選択装置におけ
る別個のNANDゲートとして用いられてもよい。これによ
って、２入力のみを有するゲートは、３入力ゲートとし
て都合よく実現されるが、２入力は共通接続される。第
２図又は第３図の多数決選択装置として示された種類の
４つの制御論理装置を用いることによって、同時に４つ
のNANDゲートにより、また同時に４つのNORゲートによ
り、多数決選択が実行される。従って、互いに異なり、
それぞれ他方に対して二重対応にある２つの論理回路網
によって、実際に多数決選択が交互に実行される。同一
トランジスタが両方の場合で用いられるので、また、あ
る時点で並列接続されていたトランジスタが他の時点で
直列接続され、かつその逆にある時点で直列接続されて
いたトランジスタが他の時点で並列接続されるので、複
数のトランジスタ又は複数の接続のうちの一つにおける
故障が潜在することはなくなる。これは、複数のトラン
ジスタのうちの一つにおける切断が、そのトランジスタ
を直列接続に切換えたときに発見され、かつ全ての短絡
回路がそのトランジスタを直列接続に切換えたときに発
見されるということによって説明される。当然、故障即
ち誤りを自動的に報告するある型式の構成、例えば前述
によりEXORゲートを含む構成が必要である。
第６図の制御論理装置がNANDゲートとして機能すると
きは、電流が各トランジスタ62及び65を介して第１の方
向に流れる。一方、論理装置がNORゲートとして機能す
るときは、電流がその逆の方向に流れる。これは、CMOS
トランジスタをこの種類の装置に備えるのに適したもの
にする。即ち、このようなトランジスタは両方向に良好
な導電性を示す。
きは、電流が各トランジスタ62及び65を介して第１の方
向に流れる。一方、論理装置がNORゲートとして機能す
るときは、電流がその逆の方向に流れる。これは、CMOS
トランジスタをこの種類の装置に備えるのに適したもの
にする。即ち、このようなトランジスタは両方向に良好
な導電性を示す。
多数決選択装置は、NANDゲートのみ又はNORゲートの
みからなる必然性はない。第２図に示した多数決選択装
置を考察すると、出力信号ｇは論理代数によりｇ＝
（（ａ×ｂ）′×（ｂ×ｃ）′×（ａ×ｃ）′）′と表
わされる。ただし、ダッシュは反転を表わす。この式
は、モルガンの定理によりｇ＝ａ×ｂ＋ｂ×ｃ＋ａ×ｃ
に変換することができ、第７図に示す種類の論理回路網
に対応している。この論理回路網は３つのANDゲート71
〜73及び一つのORゲート74からなる。
みからなる必然性はない。第２図に示した多数決選択装
置を考察すると、出力信号ｇは論理代数によりｇ＝
（（ａ×ｂ）′×（ｂ×ｃ）′×（ａ×ｃ）′）′と表
わされる。ただし、ダッシュは反転を表わす。この式
は、モルガンの定理によりｇ＝ａ×ｂ＋ｂ×ｃ＋ａ×ｃ
に変換することができ、第７図に示す種類の論理回路網
に対応している。この論理回路網は３つのANDゲート71
〜73及び一つのORゲート74からなる。
実際では、NANDケート及びNORゲートはそれぞれAND−
ORゲートが好ましい。従って、実際には第８図の回路網
の代わりにしばしば第７図の回路網が実現される。この
回路網において、第７図の実施例のANDゲート71〜73は
それぞれインバータ85〜87を有し、またORゲート74はイ
ンバータ88を有するNORゲート84により置換された。各
ゲート81〜84は第６図の制御可能な論理装置からなる。
この場合に、NANDゲートとして機能することを意図して
論理装置に印加された制御信号ｍは、０となるべきもの
である。一方、NORゲートとして機能することを意図し
て論理装置に印加された制御信号は、１となるべきであ
る。
ORゲートが好ましい。従って、実際には第８図の回路網
の代わりにしばしば第７図の回路網が実現される。この
回路網において、第７図の実施例のANDゲート71〜73は
それぞれインバータ85〜87を有し、またORゲート74はイ
ンバータ88を有するNORゲート84により置換された。各
ゲート81〜84は第６図の制御可能な論理装置からなる。
この場合に、NANDゲートとして機能することを意図して
論理装置に印加された制御信号ｍは、０となるべきもの
である。一方、NORゲートとして機能することを意図し
て論理装置に印加された制御信号は、１となるべきであ
る。
複数の制御信号を同時に０から１に、及びその逆に切
換えることにより、第８図に示す回路網の二重対応とな
る論理回路網が得られる。このような二重回路網の一つ
を第９図に示す。従って、第８図の実施例と比較する
と、NANDゲート81〜83はNORゲート91〜93により置換さ
れ、NORゲート84はNORゲート94と置換されている。回路
網の出力信号は参照番号ｎにより示されている。インバ
ータ、例えば85を有する各NORゲート、例えば91がORゲ
ートにより置換され、インバータ88を有するNANDゲート
94がANDゲートにより置換されてもよいことは、明らか
である。これは、第10図に示す論理回路網に対応し、ゲ
ートが参照番号101〜104により表わされている。出力信
号は、ｎ＝（ａ＋ｂ）×（ｂ＋ｃ）×（ａ−ｃ）と表わ
され、モルガンの定理を適用すると、ｎ＝（（ａ＋
ｂ）′＋（ｂ＋ｃ）′＋（ａ＋ｃ）′）′に変換され
る。この式は、第３図の４つのNORゲートを有する論理
回路網により得た式と一致し、第２図の論理回路網と同
一の機能を有する。従って、多数決選択機能も第８図及
び第９図の論理回路網により達成可能であり、これら各
論理回路網は共に、例えばNANDゲート及びNORゲートか
らなる。
換えることにより、第８図に示す回路網の二重対応とな
る論理回路網が得られる。このような二重回路網の一つ
を第９図に示す。従って、第８図の実施例と比較する
と、NANDゲート81〜83はNORゲート91〜93により置換さ
れ、NORゲート84はNORゲート94と置換されている。回路
網の出力信号は参照番号ｎにより示されている。インバ
ータ、例えば85を有する各NORゲート、例えば91がORゲ
ートにより置換され、インバータ88を有するNANDゲート
94がANDゲートにより置換されてもよいことは、明らか
である。これは、第10図に示す論理回路網に対応し、ゲ
ートが参照番号101〜104により表わされている。出力信
号は、ｎ＝（ａ＋ｂ）×（ｂ＋ｃ）×（ａ−ｃ）と表わ
され、モルガンの定理を適用すると、ｎ＝（（ａ＋
ｂ）′＋（ｂ＋ｃ）′＋（ａ＋ｃ）′）′に変換され
る。この式は、第３図の４つのNORゲートを有する論理
回路網により得た式と一致し、第２図の論理回路網と同
一の機能を有する。従って、多数決選択機能も第８図及
び第９図の論理回路網により達成可能であり、これら各
論理回路網は共に、例えばNANDゲート及びNORゲートか
らなる。
更に、第７図及び第10図に示す論理回路網も、互いに
二重対応を有する。
二重対応を有する。
第６図の論理装置のトランジスタ61〜63がＰ型トラン
ジスタに代わるＮ型トランジスタであり、またトランジ
スタ64〜66がＮ型トランジスタに代わるＰ型トランジス
タであるときは、前記装置はNAND又はNOR処理に代わる
論理AND又はOR処理を行なう。特に、トランジスタ61〜6
3が並列接続され、トランジスタ64〜66が直列接続され
ているときは、論理装置がORゲートとして機能し、逆の
場合はANDゲートとして機能する。これは、論理装置を
用いて第７図及び第10図によりAND−OR回路網間で切換
えることを可能にする。しかも、この型式の回路網は、
実際に用いるためには増幅器を備える必要がある。第６
図に示す論理装置を、論理装置の入力に接続された制御
電極を有する２＋２トランジスタを含むように変更して
もよいことは、明らかである。このようにして、３入力
の代わりに２入力を有した論理ゲートが得られる。しか
し、以上から理解されるように、これは、２入力を有す
るゲートを得るために３入力のうちの２入力を相互接続
することができるので、必要ではない。第４図〜第６図
のゲート及び論理装置は、CMOSトランジスタから作られ
てもよい。しかし、CMOSトランジスタの代わりに他の半
導体部品を用いることもできる。
ジスタに代わるＮ型トランジスタであり、またトランジ
スタ64〜66がＮ型トランジスタに代わるＰ型トランジス
タであるときは、前記装置はNAND又はNOR処理に代わる
論理AND又はOR処理を行なう。特に、トランジスタ61〜6
3が並列接続され、トランジスタ64〜66が直列接続され
ているときは、論理装置がORゲートとして機能し、逆の
場合はANDゲートとして機能する。これは、論理装置を
用いて第７図及び第10図によりAND−OR回路網間で切換
えることを可能にする。しかも、この型式の回路網は、
実際に用いるためには増幅器を備える必要がある。第６
図に示す論理装置を、論理装置の入力に接続された制御
電極を有する２＋２トランジスタを含むように変更して
もよいことは、明らかである。このようにして、３入力
の代わりに２入力を有した論理ゲートが得られる。しか
し、以上から理解されるように、これは、２入力を有す
るゲートを得るために３入力のうちの２入力を相互接続
することができるので、必要ではない。第４図〜第６図
のゲート及び論理装置は、CMOSトランジスタから作られ
てもよい。しかし、CMOSトランジスタの代わりに他の半
導体部品を用いることもできる。
Claims (4)
- 【請求項１】論理回路網が論理処理、例えばNAND及び／
又はNOR処理を実行する複数の別個の論理装置を有し、
かつ前記別個の各論理装置がそれぞれの論理入力信号を
入力する並列接続の半導体部品を有し、更にそれぞれの
論理入力信号を入力する直列接続の半導体部品を有する
三重装置内で二進信号を多数決選択するための論理回路
網における潜在誤りを防止する方法において、並列接続
されていた半導体部品を直列接続するように、及び直列
接続されていた半導体部品を並列接続するように切換え
る形式で前記各論理装置（21〜24、31〜34、71〜74、81
〜84、91〜94、101〜104）を繰り返して切換え、前記各
論理装置が両方の場合でその論理装置における同一の半
導体部品（41〜46、51〜56）によって、互いに二重対応
にある論理処理、例えばNAND及びNOR処理を交互に実行
し、かつ実際にそれぞれ二重対応の他方である互に異な
る２つの論理回路網によって多数決選択を交互に実行す
ることを特徴とした三重装置内で二進信号を多数決選択
するための論理回路網における潜在誤りを防止する方
法。 - 【請求項２】請求項１記載の三重装置内で二進信号を多
数決選択するための論理回路網における潜在誤りを防止
する方法において、４つの論理NAND装置（21〜24）と論
理NOR装置（31〜34）とにより交互に多数決選択するこ
とを特徴とした三重装置内で二進信号を多数決選択する
ための論理回路網における潜在誤りを防止する方法。 - 【請求項３】請求項１記載の三重装置内で二進信号を多
数決選択するための論理回路網における潜在誤りを防止
する方法において、第１の場合はそれぞれインバータ
（85〜87）を従属させている３つの論理NAND装置（81〜
83）と、インバータ（88）を従属させている論理NOR装
置（85）とにより、かつ第２の場合はそれぞれインバー
タ（85〜87）を従属させている３つの論理NOR装置（91
〜93）と、インバータ（88）を従属させている論理NAND
装置（94）とにより、前記多数決選択を実行することを
特徴とした三重装置内で二進信号を多数決選択するため
の論理回路網における潜在誤りを防止する方法。 - 【請求項４】請求項１記載の三重装置内で二進信号を多
数決選択するための論理回路網における潜在誤りを防止
する方法において、第１の場合は３つの論理NAND装置
（71〜73）と、論理NOR装置（74）とにより、かつ第２
の場合は３つの論理NOR装置（101〜103）と、論理NAND
装置（104）とにより前記多数決選択を交互に実行する
ことを特徴とした三重装置内で二進信号を多数決選択す
るための論理回路網における潜在誤りを防止する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SE8901723-0 | 1989-05-12 | ||
| SE8901723A SE465056B (sv) | 1989-05-12 | 1989-05-12 | Foerfarande foer att undvika latenta fel i ett logiknaet foer majoritetsval av binaera signaler |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03506089A JPH03506089A (ja) | 1991-12-26 |
| JP2963763B2 true JP2963763B2 (ja) | 1999-10-18 |
Family
ID=20375945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2508091A Expired - Fee Related JP2963763B2 (ja) | 1989-05-12 | 1990-05-03 | 二進信号を多数決選択する論理回路網に潜在する誤りを除去する方法 |
Country Status (15)
| Country | Link |
|---|---|
| US (1) | US5140594A (ja) |
| EP (1) | EP0397632B1 (ja) |
| JP (1) | JP2963763B2 (ja) |
| KR (1) | KR950005528B1 (ja) |
| AU (1) | AU622029B2 (ja) |
| BR (1) | BR9006762A (ja) |
| CA (1) | CA2032519C (ja) |
| DE (1) | DE69010275T2 (ja) |
| DK (1) | DK0397632T3 (ja) |
| ES (1) | ES2055405T3 (ja) |
| FI (1) | FI98571C (ja) |
| IE (1) | IE66200B1 (ja) |
| NO (1) | NO178557C (ja) |
| SE (1) | SE465056B (ja) |
| WO (1) | WO1990013869A1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3229135B2 (ja) * | 1994-09-14 | 2001-11-12 | 三菱電機株式会社 | アナログ／デジタル変換装置 |
| US5568067A (en) * | 1995-06-30 | 1996-10-22 | Cyrix Corporation | Configurable XNOR/XOR element |
| TW325608B (en) * | 1996-04-17 | 1998-01-21 | Toshiba Co Ltd | Timing signal generation circuit and a display device using such a circuit |
| US5982199A (en) * | 1998-01-13 | 1999-11-09 | Advanced Micro Devices, Inc. | Faster NAND for microprocessors utilizing unevenly sub-nominal P-channel and N-channel CMOS transistors with reduced overlap capacitance |
| US7363546B2 (en) * | 2002-07-31 | 2008-04-22 | Sun Microsystems, Inc. | Latent fault detector |
| US7333099B2 (en) * | 2003-01-06 | 2008-02-19 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit, display device, and electronic apparatus |
| US7308605B2 (en) * | 2004-07-20 | 2007-12-11 | Hewlett-Packard Development Company, L.P. | Latent error detection |
| US7236005B1 (en) * | 2005-02-09 | 2007-06-26 | Intel Corporation | Majority voter circuit design |
| KR100728954B1 (ko) * | 2005-06-03 | 2007-06-15 | 주식회사 하이닉스반도체 | 디지털 방식의 다수결 판정 회로 |
| US8739010B2 (en) * | 2010-11-19 | 2014-05-27 | Altera Corporation | Memory array with redundant bits and memory element voting circuits |
| RU2618192C1 (ru) * | 2016-03-09 | 2017-05-02 | федеральное государственное бюджетное образовательное учреждение высшего образования "Пермский национальный исследовательский политехнический университет" | Мажоритарное устройство |
| WO2018048723A1 (en) | 2016-09-09 | 2018-03-15 | The Charles Stark Draper Laboratory, Inc. | Methods and systems for achieving trusted fault tolerance of a system of untrusted subsystems |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4375683A (en) * | 1980-11-12 | 1983-03-01 | August Systems | Fault tolerant computational system and voter circuit |
| GB2093614B (en) * | 1981-02-19 | 1984-10-17 | Plessey Co Ltd | Triply redundant microprocessor system |
| US4355683A (en) * | 1981-05-11 | 1982-10-26 | Midland-Ross Corporation | System of moisture and temperature conditioning air using a solar pond |
| US4555721A (en) * | 1981-05-19 | 1985-11-26 | International Business Machines Corporation | Structure of stacked, complementary MOS field effect transistor circuits |
| US4468574A (en) * | 1982-05-03 | 1984-08-28 | General Electric Company | Dual gate CMOS transistor circuits having reduced electrode capacitance |
| JPS5985153A (ja) * | 1982-11-08 | 1984-05-17 | Hitachi Ltd | 冗長化制御装置 |
| US4617475A (en) * | 1984-03-30 | 1986-10-14 | Trilogy Computer Development Partners, Ltd. | Wired logic voting circuit |
-
1989
- 1989-05-12 SE SE8901723A patent/SE465056B/sv unknown
-
1990
- 1990-04-18 US US07/510,831 patent/US5140594A/en not_active Expired - Lifetime
- 1990-05-03 DE DE69010275T patent/DE69010275T2/de not_active Expired - Fee Related
- 1990-05-03 AU AU56740/90A patent/AU622029B2/en not_active Ceased
- 1990-05-03 KR KR1019900702565A patent/KR950005528B1/ko not_active IP Right Cessation
- 1990-05-03 DK DK90850162.0T patent/DK0397632T3/da active
- 1990-05-03 CA CA002032519A patent/CA2032519C/en not_active Expired - Fee Related
- 1990-05-03 ES ES90850162T patent/ES2055405T3/es not_active Expired - Lifetime
- 1990-05-03 JP JP2508091A patent/JP2963763B2/ja not_active Expired - Fee Related
- 1990-05-03 WO PCT/SE1990/000290 patent/WO1990013869A1/en active IP Right Grant
- 1990-05-03 EP EP90850162A patent/EP0397632B1/en not_active Expired - Lifetime
- 1990-05-03 BR BR909006762A patent/BR9006762A/pt not_active IP Right Cessation
- 1990-05-09 IE IE168090A patent/IE66200B1/en not_active IP Right Cessation
-
1991
- 1991-01-02 FI FI910022A patent/FI98571C/sv active
- 1991-01-03 NO NO910014A patent/NO178557C/no unknown
Also Published As
| Publication number | Publication date |
|---|---|
| IE66200B1 (en) | 1995-12-13 |
| AU622029B2 (en) | 1992-03-26 |
| EP0397632A1 (en) | 1990-11-14 |
| FI910022A0 (fi) | 1991-01-02 |
| DE69010275T2 (de) | 1994-10-13 |
| BR9006762A (pt) | 1991-08-13 |
| FI98571C (sv) | 1997-07-10 |
| KR950005528B1 (ko) | 1995-05-25 |
| EP0397632B1 (en) | 1994-06-29 |
| KR920700430A (ko) | 1992-02-19 |
| DE69010275D1 (de) | 1994-08-04 |
| JPH03506089A (ja) | 1991-12-26 |
| WO1990013869A1 (en) | 1990-11-15 |
| CA2032519A1 (en) | 1990-11-13 |
| SE8901723L (ja) | 1990-11-13 |
| CA2032519C (en) | 2000-07-11 |
| DK0397632T3 (da) | 1994-10-31 |
| FI98571B (fi) | 1997-03-27 |
| SE8901723D0 (sv) | 1989-05-12 |
| NO178557C (no) | 1996-04-17 |
| AU5674090A (en) | 1990-11-29 |
| NO910014D0 (no) | 1991-01-03 |
| IE901680L (en) | 1990-11-12 |
| NO910014L (no) | 1991-01-03 |
| NO178557B (no) | 1996-01-08 |
| US5140594A (en) | 1992-08-18 |
| ES2055405T3 (es) | 1994-08-16 |
| SE465056B (sv) | 1991-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2963763B2 (ja) | 二進信号を多数決選択する論理回路網に潜在する誤りを除去する方法 | |
| US3937936A (en) | Equipment self-repair by adaptive multifunction modules | |
| US3665418A (en) | Status switching in an automatically repaired computer | |
| US4829198A (en) | Fault tolerant logical circuitry | |
| US5586124A (en) | Strongly fail-safe interface based on concurrent checking | |
| JPH0831856B2 (ja) | 故障信号搬送ラインを予備信号搬送ラインで置き換える装置及び方法 | |
| Das et al. | Fault-tolerant network interface for spatial division multiplexing based Network-on-Chip | |
| HU188105B (en) | Tester for groups of the input/output unit of a programable control | |
| Gupta et al. | Effect of Different Connection Patterns of MUX and DEMUX on Terminal Reliability and Routing Scheme of Gamma-Minus MIN | |
| Suran | Use of passive redundancy in electronic systems | |
| Hadlock | On finding a minimal set of diagnostic tests | |
| Das et al. | A fault location technique and alternate routing in Benes network | |
| JPH0198034A (ja) | 多重冗長系回路 | |
| Abd-El-Barr et al. | Fault-tolerance and terminal reliability for a class of data manipulator networks | |
| Das et al. | Two-pass rearrangeability in faulty benes networks | |
| KR200310455Y1 (ko) | 교환기에서스탠바이버스시험회로 | |
| JP2006074371A (ja) | 故障時復旧方法、冗長化構成方法、パケット処理装置 | |
| Cluley | Low-level redundancy as a means of improving digital computer reliability | |
| RU2107326C1 (ru) | Устройство управления исполнительными органами | |
| Tao et al. | Scheme for designing concurrent checking and easily testable PLAs | |
| Kosmopoulos et al. | Reliable Network of Omega-Interconnected Identical Processing Elements. | |
| JPH0310172A (ja) | 故障検出回路を含むｌｓｉ回路 | |
| Quesnell | Fault Tolerant Distributive Processing | |
| Alouneh et al. | Reliability of recursive concentrator | |
| JPS59223856A (ja) | 演算装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |