JP2961188B2 - Ｓｏｉ基板の作製方法 - Google Patents
Ｓｏｉ基板の作製方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、絶縁膜上に単結晶シリコン膜を形成してな
るSOI（Ｓilicon Ｏn Ｉnsulator）構造を有するSOI基
板の作製方法に関する。
るSOI（Ｓilicon Ｏn Ｉnsulator）構造を有するSOI基
板の作製方法に関する。
絶縁膜（絶縁性の基板も含む）上に単結晶シリコン層
を形成した構造はSOI構造と称され、SOI構造を有するSO
I基板は、狭い領域にて容易に素子分離が行え、高集積
化または高速化が可能である基板として知られている。
そして、このようなSOI基板上に素子を作製した半導体
集積回路は、従来のシリコン基板上に素子を作製した半
導体集積回路に比べて、特性の向上を図ることができる
ので、SOI基板について盛んに研究が進められている。
を形成した構造はSOI構造と称され、SOI構造を有するSO
I基板は、狭い領域にて容易に素子分離が行え、高集積
化または高速化が可能である基板として知られている。
そして、このようなSOI基板上に素子を作製した半導体
集積回路は、従来のシリコン基板上に素子を作製した半
導体集積回路に比べて、特性の向上を図ることができる
ので、SOI基板について盛んに研究が進められている。
絶縁膜上に単結晶シリコン膜を形成させる方法とし
て、固相成長（Ｓolid Ｐhase Ｅpitaxy,SPE）法があ
る。これは、単結晶シリコン基板上に絶縁膜を形成し、
この絶縁膜を選択的にエッチングして基板表面の一部を
露出させ、基板の露出部及び絶縁膜上に非晶質シリコン
膜（以下ａ−Si膜という）を堆積し、600℃程度の低温
でアニールすることにより、基板表面の露出部をシード
として、最初に縦方向固相成長（Ｖertical Ｓolid Ｐ
hase Ｅpitaxy,V−SPE）させ、引き続いて横方向固相
成長（Ｌateral Ｓolid Ｐhase Ｅpitaxy,L−SPE）
させてａ−Si膜を単結晶化させるものである。
て、固相成長（Ｓolid Ｐhase Ｅpitaxy,SPE）法があ
る。これは、単結晶シリコン基板上に絶縁膜を形成し、
この絶縁膜を選択的にエッチングして基板表面の一部を
露出させ、基板の露出部及び絶縁膜上に非晶質シリコン
膜（以下ａ−Si膜という）を堆積し、600℃程度の低温
でアニールすることにより、基板表面の露出部をシード
として、最初に縦方向固相成長（Ｖertical Ｓolid Ｐ
hase Ｅpitaxy,V−SPE）させ、引き続いて横方向固相
成長（Ｌateral Ｓolid Ｐhase Ｅpitaxy,L−SPE）
させてａ−Si膜を単結晶化させるものである。
しかしながら、堆積するａ−Si膜がノンドープのａ−
Si膜である場合、横方向の固相成長距離（Ｌ−SPE距
離）は約５μｍ程度であり、形成されるSOI領域の大き
さが限定されるという欠点がある。Ｌ−SPE距離を伸ば
す方法として、絶縁膜上のａ−Si膜にP+イオンを高濃度
に注入した後、アニール処理を行う方法が知られている
（Japanese Journal of Applied Physics Vol.25,No.5
（1986）667）。ところが、ａ−Si膜内にP+イオンを１
〜３×1020cm-3という高濃度にドーピングするので、固
相成長した単結晶シリコン膜中の不純物（Ｐ）濃度が非
常に高くなってしまい、この固相成長した単結晶シリコ
ン膜上に所望の半導体素子を作製することは困難であ
る。
Si膜である場合、横方向の固相成長距離（Ｌ−SPE距
離）は約５μｍ程度であり、形成されるSOI領域の大き
さが限定されるという欠点がある。Ｌ−SPE距離を伸ば
す方法として、絶縁膜上のａ−Si膜にP+イオンを高濃度
に注入した後、アニール処理を行う方法が知られている
（Japanese Journal of Applied Physics Vol.25,No.5
（1986）667）。ところが、ａ−Si膜内にP+イオンを１
〜３×1020cm-3という高濃度にドーピングするので、固
相成長した単結晶シリコン膜中の不純物（Ｐ）濃度が非
常に高くなってしまい、この固相成長した単結晶シリコ
ン膜上に所望の半導体素子を作製することは困難であ
る。
このように、従来の固相成長法（SPE法）では、横方
向への成長距離（Ｌ−SPE距離）が伸びず、半導体素子
を作製するのに適した大面積のSOI基板を得ることがで
きなかったり、単結晶シリコン膜中の不純物濃度が高く
なって所望の半導体素子の作製が行えなかったりした。
向への成長距離（Ｌ−SPE距離）が伸びず、半導体素子
を作製するのに適した大面積のSOI基板を得ることがで
きなかったり、単結晶シリコン膜中の不純物濃度が高く
なって所望の半導体素子の作製が行えなかったりした。
本発明はかかる事情に鑑みてなされたものであり、Ｌ
−SPE距離を伸ばしてより大面積のSOI基板を作製するこ
とができるSOI基板の作製方法を提供することを目的と
する。
−SPE距離を伸ばしてより大面積のSOI基板を作製するこ
とができるSOI基板の作製方法を提供することを目的と
する。
本発明に係るSOI基板の作製方法は、単結晶半導体基
台上に絶縁膜を形成し、前記単結晶半導体基台を露出す
べく前記絶縁膜に開孔部を選択的に形成し、露出した単
結晶半導体基台の表面を含んで前記絶縁層上に非晶質シ
リコン膜を堆積し、該非晶質シリコン膜のアニール処理
により単結晶シリコン膜をエピタキシャル成長させてSO
I基板を作製する方法において、前記非晶質シリコン膜
の堆積を２段階に分けて行い、その第１段階の堆積温度
を第２段階の堆積温度より低くすることを特徴とする。
台上に絶縁膜を形成し、前記単結晶半導体基台を露出す
べく前記絶縁膜に開孔部を選択的に形成し、露出した単
結晶半導体基台の表面を含んで前記絶縁層上に非晶質シ
リコン膜を堆積し、該非晶質シリコン膜のアニール処理
により単結晶シリコン膜をエピタキシャル成長させてSO
I基板を作製する方法において、前記非晶質シリコン膜
の堆積を２段階に分けて行い、その第１段階の堆積温度
を第２段階の堆積温度より低くすることを特徴とする。
本発明のSOI基板の作製方法にあっては、２段階に分
けてａ−Si膜の堆積を行い、第１段階の堆積温度を第２
段階の堆積温度より低くする。そうすると、Ｌ−SPE距
離の延伸を阻害していた単結晶シリコン膜と絶縁膜との
界面における結晶欠陥，多結晶核の発生が抑制される。
この結果、Ｌ−SPE距離が延伸してSOI領域が拡大し、こ
れに加えてSOI基板の結晶性も向上する。
けてａ−Si膜の堆積を行い、第１段階の堆積温度を第２
段階の堆積温度より低くする。そうすると、Ｌ−SPE距
離の延伸を阻害していた単結晶シリコン膜と絶縁膜との
界面における結晶欠陥，多結晶核の発生が抑制される。
この結果、Ｌ−SPE距離が延伸してSOI領域が拡大し、こ
れに加えてSOI基板の結晶性も向上する。
以下、本発明をその実施例を示す図面に基づいて具体
的に説明する。
的に説明する。
第１図は、本発明の作製方法において使用され、反応
室内を超高真空状態に保持できるCVD装置の構成を示
す。図中11,12は夫々反応室，試料準備室であり、反応
室11と試料準備室12とはゲートバルブ13の開閉により、
連通状態及び遮断状態に切換えられる。
室内を超高真空状態に保持できるCVD装置の構成を示
す。図中11,12は夫々反応室，試料準備室であり、反応
室11と試料準備室12とはゲートバルブ13の開閉により、
連通状態及び遮断状態に切換えられる。
反応室11では、ガス導入管14からSiH4,Ar等のガスを
導入し、排気管15から排気する。また、ガスを導入して
いないときの反応室11の排気と試料準備室12の排気と
は、排気管16から行う。試料準備室12にはガス導入管17
から窒素が導入されて真空からのリークがなされる。サ
セプタ18上にセットされた試料（基板）は、搬送系19に
て反応室11内に搬送され、サセプタホルダ20上にサセプ
タ18ごとセットされる。試料（基板）に対する加熱は、
赤外線ランプ21にて行われ、熱電対22でその温度がモニ
タされて温度制御回路23にて温度制御される。
導入し、排気管15から排気する。また、ガスを導入して
いないときの反応室11の排気と試料準備室12の排気と
は、排気管16から行う。試料準備室12にはガス導入管17
から窒素が導入されて真空からのリークがなされる。サ
セプタ18上にセットされた試料（基板）は、搬送系19に
て反応室11内に搬送され、サセプタホルダ20上にサセプ
タ18ごとセットされる。試料（基板）に対する加熱は、
赤外線ランプ21にて行われ、熱電対22でその温度がモニ
タされて温度制御回路23にて温度制御される。
試料（基板）の反応室11内へのセットは、以下のよう
にして行う。まず、ゲートバルブ13を閉じた状態で、反
応室11内を真空排気し、試料準備室12内にガス導入管17
から窒素を導入してリークを行う。その後、試料（基
板）をサセプタ18上にセットして試料準備室12に入れ、
試料準備室12内を排気管16から真空排気し、ゲートバル
ブ13を開けて搬送系19にてサセプタ18をサセプタホルダ
20にセットする。そして、搬送系19を試料準備室12内に
戻しゲートバルブ13を閉じる。なお、試料（基板）を取
り出すときは、試料準備室12内を真空状態とした後、ゲ
ートバルブ13を開けて搬送系19によりサセプタ18を試料
準備室12内に運び、再びゲートバルブ13を閉じて試料準
備室12内に窒素を導入して大気圧になった状態で試料
（基板）を取り出す。
にして行う。まず、ゲートバルブ13を閉じた状態で、反
応室11内を真空排気し、試料準備室12内にガス導入管17
から窒素を導入してリークを行う。その後、試料（基
板）をサセプタ18上にセットして試料準備室12に入れ、
試料準備室12内を排気管16から真空排気し、ゲートバル
ブ13を開けて搬送系19にてサセプタ18をサセプタホルダ
20にセットする。そして、搬送系19を試料準備室12内に
戻しゲートバルブ13を閉じる。なお、試料（基板）を取
り出すときは、試料準備室12内を真空状態とした後、ゲ
ートバルブ13を開けて搬送系19によりサセプタ18を試料
準備室12内に運び、再びゲートバルブ13を閉じて試料準
備室12内に窒素を導入して大気圧になった状態で試料
（基板）を取り出す。
第２図は、本発明の実施例の作製工程を示す模式的断
面図である。
面図である。
図中１は、（100）面を主面とする単結晶半導体基台
としての単結晶シリコン基板であり、その表面に絶縁膜
として膜厚0.1μｍ程度のSiO2膜２を、熱酸化またはCVD
法により形成する（第２図（ａ））。次に、公知の技術
であるフォトリソグラフィ技術により、シードとしての
シリコン基板表面（シード部1a）を露出させるべく、こ
のSiO2膜２に開孔部2aを選択的に形成する（第２図
（ｂ））。
としての単結晶シリコン基板であり、その表面に絶縁膜
として膜厚0.1μｍ程度のSiO2膜２を、熱酸化またはCVD
法により形成する（第２図（ａ））。次に、公知の技術
であるフォトリソグラフィ技術により、シードとしての
シリコン基板表面（シード部1a）を露出させるべく、こ
のSiO2膜２に開孔部2aを選択的に形成する（第２図
（ｂ））。
SiO2膜２がパターン形成された単結晶シリコン基板１
を、RCA法により化学的に洗浄した後、第１図に示すCVD
装置の反応室11内にセットする。反応室11内を１×10-7
Torr程度の真空状態に排気し、赤外線ランプ21により、
450〜500℃まで昇温加熱し、温度を一定とした後、SiH4
ガスを流量200cc/分，圧力5Torrで供給し、開孔部2aか
ら露出しているシリコン基板表面（シード部1a）上及び
SiO2膜２上に、第１段階の下層のａ−Si膜3aを、膜厚0.
1μｍ程度堆積させる（第２図（ｃ））。下層のａ−Si
膜3aの堆積が終了すると、SiH4ガスの供給を停止し、数
分間にわたってArガスにてSiH4ガスのパージを行った
後、再び反応室11内を１×10-7Torr程度の真空状態に排
気し、赤外線ランプ21により550℃まで昇温加熱し、温
度を一定とした後、SiH4ガスを流量200cc/分，圧力5Tor
rで供給し、下層のａ−Si膜3a上に、第２段階の上層の
ａ−Si膜3bを、膜厚1.5μｍ程度堆積させる（第２図
（ｄ））。
を、RCA法により化学的に洗浄した後、第１図に示すCVD
装置の反応室11内にセットする。反応室11内を１×10-7
Torr程度の真空状態に排気し、赤外線ランプ21により、
450〜500℃まで昇温加熱し、温度を一定とした後、SiH4
ガスを流量200cc/分，圧力5Torrで供給し、開孔部2aか
ら露出しているシリコン基板表面（シード部1a）上及び
SiO2膜２上に、第１段階の下層のａ−Si膜3aを、膜厚0.
1μｍ程度堆積させる（第２図（ｃ））。下層のａ−Si
膜3aの堆積が終了すると、SiH4ガスの供給を停止し、数
分間にわたってArガスにてSiH4ガスのパージを行った
後、再び反応室11内を１×10-7Torr程度の真空状態に排
気し、赤外線ランプ21により550℃まで昇温加熱し、温
度を一定とした後、SiH4ガスを流量200cc/分，圧力5Tor
rで供給し、下層のａ−Si膜3a上に、第２段階の上層の
ａ−Si膜3bを、膜厚1.5μｍ程度堆積させる（第２図
（ｄ））。
SiH4ガスの供給を停止し、数分間にわたってArガスに
てSiH4ガスのパージを行った後、N2雰囲気中にて600℃
程度の温度でのアニール処理により、ａ−Si膜3a,3bの
固相成長を行って、ａ−Si膜3a,3bを単結晶化させた単
結晶シリコン膜４を形成する（第２図（ｅ））。
てSiH4ガスのパージを行った後、N2雰囲気中にて600℃
程度の温度でのアニール処理により、ａ−Si膜3a,3bの
固相成長を行って、ａ−Si膜3a,3bを単結晶化させた単
結晶シリコン膜４を形成する（第２図（ｅ））。
なお、上述した実施例では単結晶半導体基台として単
結晶シリコン基板を用いることとしたが、単結晶半導体
基台として表面に単結晶シリコンが形成された基板を用
いることとしても良い。
結晶シリコン基板を用いることとしたが、単結晶半導体
基台として表面に単結晶シリコンが形成された基板を用
いることとしても良い。
従来、固相成長法においては、成長した単結晶シリコ
ンと絶縁膜であるSiO2膜との界面付近で発生する結晶欠
陥，多結晶核がＬ−SPE距離を縮小させたり成長した単
結晶シリコン膜の結晶性を低下させたりすることが問題
となっている（J.Appl.Phys.54（５）,May（1983）284
7），（Jpn.J.Appl.Phys.Vol.25,No.10（1986）L81
4）。ところで、ａ−Si膜を堆積する際にその堆積温度
を低温とした場合、結晶欠陥，多結晶核の発生を抑える
ことは可能であるが、この場合には、実用的な堆積速度
が得られない、または不純物濃度が高くなるという問題
点がある（Jpn.J.Appl.Phys.Vol.21,No.10（1982）143
1）。
ンと絶縁膜であるSiO2膜との界面付近で発生する結晶欠
陥，多結晶核がＬ−SPE距離を縮小させたり成長した単
結晶シリコン膜の結晶性を低下させたりすることが問題
となっている（J.Appl.Phys.54（５）,May（1983）284
7），（Jpn.J.Appl.Phys.Vol.25,No.10（1986）L81
4）。ところで、ａ−Si膜を堆積する際にその堆積温度
を低温とした場合、結晶欠陥，多結晶核の発生を抑える
ことは可能であるが、この場合には、実用的な堆積速度
が得られない、または不純物濃度が高くなるという問題
点がある（Jpn.J.Appl.Phys.Vol.21,No.10（1982）143
1）。
このような事情により、本発明では、ａ−Si膜の堆積
工程を２段階に分割し、夫々の堆積温度を異ならせてい
る。具体的には、その第１段階、つまり絶縁膜（SiO2膜
２）との界面付近における下層のａ−Si膜3aの堆積（膜
厚0.1μｍ程度）は、450〜500℃程度の低温にて行っ
て、結晶欠陥，多結晶核の発生を抑制し、その第２段
階、つまり第１段階にて堆積した下層のａ−Si膜3aへの
上層のａ−Si膜3bの堆積（膜厚1.5μｍ程度）は、通常
のCVD法における堆積温度である550℃（Jpn.J.Appl.Phy
s.Vol.21,No.10（1982）1431）で行う。このようにする
ことにより、従来からの問題点を解決して、全体として
実用的なａ−Si膜の膜厚（Appl.Phys.Lett.52（21）,23
May（1988）1788）を得、しかも結晶性が良好である大
面積のSOI領域を得ることができる。
工程を２段階に分割し、夫々の堆積温度を異ならせてい
る。具体的には、その第１段階、つまり絶縁膜（SiO2膜
２）との界面付近における下層のａ−Si膜3aの堆積（膜
厚0.1μｍ程度）は、450〜500℃程度の低温にて行っ
て、結晶欠陥，多結晶核の発生を抑制し、その第２段
階、つまり第１段階にて堆積した下層のａ−Si膜3aへの
上層のａ−Si膜3bの堆積（膜厚1.5μｍ程度）は、通常
のCVD法における堆積温度である550℃（Jpn.J.Appl.Phy
s.Vol.21,No.10（1982）1431）で行う。このようにする
ことにより、従来からの問題点を解決して、全体として
実用的なａ−Si膜の膜厚（Appl.Phys.Lett.52（21）,23
May（1988）1788）を得、しかも結晶性が良好である大
面積のSOI領域を得ることができる。
第３図は、アニール時間とＬ−SPE距離との関係を示
すグラフであり、横軸はアニール時間（時間）、縦軸は
Ｌ−SPE距離（μｍ）、グラフ中の数値は成長速度（Å
／秒）を夫々示し、また−●−，−○−は夫々本発明
例，従来例を表す。第３図に示すグラフから明らかなよ
うに、本発明の作製方法を用いることにより従来例の約
２倍にあたる10μｍのＬ−SPE距離を得ることができ
る。
すグラフであり、横軸はアニール時間（時間）、縦軸は
Ｌ−SPE距離（μｍ）、グラフ中の数値は成長速度（Å
／秒）を夫々示し、また−●−，−○−は夫々本発明
例，従来例を表す。第３図に示すグラフから明らかなよ
うに、本発明の作製方法を用いることにより従来例の約
２倍にあたる10μｍのＬ−SPE距離を得ることができ
る。
以上のように、本発明のSOI基板の作製方法では、ａ
−Si膜の堆積を２段階に分けて行い、その第１段階の堆
積温度を第２段階の堆積温度より低くすることにより、
絶縁膜との界面付近における結晶欠陥，多結晶核の発生
を抑制することができ、より大面積のSOI基板を作製す
ることが可能である。
−Si膜の堆積を２段階に分けて行い、その第１段階の堆
積温度を第２段階の堆積温度より低くすることにより、
絶縁膜との界面付近における結晶欠陥，多結晶核の発生
を抑制することができ、より大面積のSOI基板を作製す
ることが可能である。
第１図は本発明のSOI基板の作製方法を実施するために
使用するCVD装置の概略構成図、第２図は本発明のSOI基
板の作製方法の工程を示す断面図、第３図は本発明例と
従来例とにおけるアニール時間とＬ−SPE距離との関係
を示すグラフである。 １……単結晶シリコン基板（単結晶半導体基台）、1a…
…シード部、２……SiO2膜（絶縁膜）、2a……開孔部、
3a……下層のａ−Si膜、3b……上層のａ−Si膜、４……
単結晶シリコン膜
使用するCVD装置の概略構成図、第２図は本発明のSOI基
板の作製方法の工程を示す断面図、第３図は本発明例と
従来例とにおけるアニール時間とＬ−SPE距離との関係
を示すグラフである。 １……単結晶シリコン基板（単結晶半導体基台）、1a…
…シード部、２……SiO2膜（絶縁膜）、2a……開孔部、
3a……下層のａ−Si膜、3b……上層のａ−Si膜、４……
単結晶シリコン膜
Claims (1)
- 【請求項１】単結晶半導体基台上に絶縁膜を形成し、前
記単結晶半導体基台を露出すべく前記絶縁膜に開孔部を
選択的に形成し、露出した単結晶半導体基台の表面を含
んで前記絶縁層上に非晶質シリコン膜を堆積し、該非晶
質シリコン膜のアニール処理により単結晶シリコン膜を
エピタキシャル成長させてSOI基板を作製する方法にお
いて、 前記非晶質シリコン膜の堆積を２段階に分けて行い、そ
の第１段階の堆積温度を第２段階の堆積温度より低くす
ることを特徴とするSOI基板の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24588890A JP2961188B2 (ja) | 1990-09-14 | 1990-09-14 | Ｓｏｉ基板の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24588890A JP2961188B2 (ja) | 1990-09-14 | 1990-09-14 | Ｓｏｉ基板の作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04124814A JPH04124814A (ja) | 1992-04-24 |
| JP2961188B2 true JP2961188B2 (ja) | 1999-10-12 |
Family
ID=17140305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24588890A Expired - Fee Related JP2961188B2 (ja) | 1990-09-14 | 1990-09-14 | Ｓｏｉ基板の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2961188B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5023004B2 (ja) * | 2008-06-30 | 2012-09-12 | 株式会社日立国際電気 | 基板処理方法及び基板処理装置 |
| JP6348707B2 (ja) | 2013-12-11 | 2018-06-27 | 東京エレクトロン株式会社 | アモルファスシリコンの結晶化方法、結晶化シリコン膜の成膜方法、半導体装置の製造方法および成膜装置 |
-
1990
- 1990-09-14 JP JP24588890A patent/JP2961188B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04124814A (ja) | 1992-04-24 |
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