JPS61118794A - Display system - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はりフレッシュメモリを備えたラスタスキャン
方式の表示方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a raster scan display system equipped with a fresh memory.

〔従来技術〕[Prior art]

従来のりフレッシュ形うスクスキャンディスプレイシス
テムにおいて、リアルタイムで回転表示を行う方式とし
ては次の２つのものがある。In the conventional Norifresh-type Usukuscan display system, there are the following two methods for performing rotational display in real time.

即ち、第１はりフレッシュメモリをアドレスする本アド
レスカウンタ、ｙはアドレスカウンタの各スタート値と
して最終値を与え、次いで各カウンタをダウンカウント
させるもので、この場合、表示は線対称移動による１８
０°単位の回転に限られている。That is, the main address counter that addresses the first beam fresh memory, y, gives the final value as each start value of the address counter, and then causes each counter to count down. In this case, the display is 18 by axisymmetric movement.
Rotation is limited to 0° units.

また第２はマトリクス演算による座標変換方式％式％ 〔従来技術の問題点〕 上述した前者の方式の場合、演算は高速に行えるが、１
８０°単位の回転しかできず、したがって任意角度の回
転が行えないから面白味に欠けている。またこの方式の
もので表示の拡大、縮小を行う場合、整数倍の拡大、縮
小しか行えず、したがって非整数倍の拡大、縮小が行え
ないから矢張り面白味が欠けている。The second method is a coordinate transformation method using matrix calculations. [Problems with the prior art] In the case of the former method described above, calculations can be performed at high speed, but 1
It lacks interest because it can only be rotated in units of 80 degrees and therefore cannot be rotated by any angle. Furthermore, when enlarging or reducing the display using this method, it is only possible to enlarge or reduce the display by an integral number of times, and therefore it is not interesting because it cannot be enlarged or reduced by a non-integer number of times.

一方、後者の場合、演算速度が遅いため、リアルタイム
方式には向かない面がある。On the other hand, in the latter case, the calculation speed is slow, so it is not suitable for real-time methods.

〔発明の目的〕[Purpose of the invention]

リアルタイムで表示の回転、拡大、縮小、移動が行える
表示方式を提供することを目的とする。The purpose is to provide a display method that allows rotation, enlargement, reduction, and movement of the display in real time.

〔発明の要点〕 表示画面がもつ表示座標Ｊ（ｘ、ｙ）に対し、リフレッ
シュメモリがもつ表示用メモリ座標系（Ｉ／Ｓ、／）が
回転角度を設定された場合、表示画面がもつ表示座標系
Ｃｘ５ｙ）のｘＳｙ方向の各単位ベクトルに対する、リ
フレッシュメモリがもつ表示用メモリ座標系（”、”１
勺の各ベクトル分解要素（Ｘｘ’、１７勺、（７ｘ’、
７Ｆ’）を求め、次いで上記表示座標系のＸｓ’方向の
各単位ベクトルが１づつ進むとき上記各ベクトル分解要
素（Ｘｘ′、Ｘ　ｙｌ　）、（７３Ｃζｙｙ勺を開始座
標（Ｘｌｌ。[Key Points of the Invention] When the rotation angle of the display memory coordinate system (I/S, /) of the refresh memory is set with respect to the display coordinates J (x, y) of the display screen, the display of the display screen For each unit vector in the xSy direction of the coordinate system Cx5y), display memory coordinate system (","1
Each vector decomposition element (Xx', 17x', (7x',
7F'), and then, when each unit vector in the Xs' direction of the display coordinate system advances by 1, each of the vector decomposition elements (Xx',

ｙｓ）に加算してゆくことによりアドレスデータを得、
上記リフレッシュメモリに与えて高速（リアルタイム）
の回転表示等を可能としたことであるＯ 〔実施例〕 以下、図面を参照して一実施例を説明する。先ず、第１
図を参照してこの発明の詳細な説明する０ 第１図（１）、（２）はＯＲＴ表示画面の表示座標系（
ｘ　Ｓｙ　）と、リフレッシュメモリの表示用メモリ系
（ｘｌ１．／）との位置の対応関係を回転角度がθに設
定されているときの状態を示し、これにより回転表示、
拡大、縮小の各表示が可能となり、また表示座標系の左
上端隅の座標（表示開始位置）の移動によって移動表示
が可能となる。ys) to obtain address data,
Give the above refresh memory high speed (real time)
O [Embodiment] Hereinafter, one embodiment will be described with reference to the drawings. First, the first
The present invention will be described in detail with reference to the figures.0 Figures 1 (1) and (2) show the display coordinate system (
x Sy ) and the display memory system (xl1./) of the refresh memory when the rotation angle is set to θ.
Enlarged and reduced display is possible, and moving display is also possible by moving the coordinates of the upper left corner of the display coordinate system (display start position).

その場合、この発明では、第１ｇ（ａ）、（４）に示す
ような、表示座標系のｘ、ｙ方向の各単位ベクトルに対
する表示用メモリ座標系の各要素（Ｘ　ｘ’、ｘｙ／　
）、（ｙ　ｘｌ、ｙｙ勺が先ず算出される。In that case, in this invention, each element (X x', xy/
), (y xl, yy) are first calculated.

なお、この要素とは、上記”％７方向の各単位ベクトル
の水平、垂直の増分値を意味する。Note that this element means the horizontal and vertical increment values of each unit vector in the above-mentioned %7 direction.

次いで表示座標系の１％７方向の各単位ベクトルが上記
表示開始位置を起点としてｌづつ進むとき、上記各要素
（Ｘｘ’、Ｘ　ｙｌ　）、（ｙｘ′、７　ｙｌ　）を加
算（累算）してゆくことによりリフレッシュメモリに対
するアドレスデータが得られる。Next, when each unit vector in 1%7 directions of the display coordinate system advances by l from the display start position, add (accumulate) each of the above elements (Xx', X yl ), (yx', 7 yl ). By doing this, address data for the refresh memory can be obtained.

而して回転表示は上述した基本的な演算によって実行さ
れるが、拡大、縮小表示は任意倍率の倍率データ設定手
段による倍率データを上記各要素（Ｘｘ’、ｚ　ｙｌ　
）、（７ｘｌ、７．／）に乗除算することにより得られ
る。更に移動表示は上述したように、表示開始位置を移
動させる演算によって得られる。Rotation display is executed by the above-mentioned basic calculation, but enlargement and reduction display is performed by inputting the magnification data by the magnification data setting means of arbitrary magnification to each of the above elements (Xx', z yl
), (7xl, 7./). Furthermore, as described above, the moving display is obtained by a calculation that moves the display start position.

このようにして２次元の座標変換がＯＲ−’Ｉ’表示画
面とりフレッシュメモリ間について自由に行われ、リア
ルタイムによる回転、拡大、縮小、移動の各表示が可能
となる。In this way, two-dimensional coordinate transformation is freely performed between the OR-'I' display screen and the fresh memory, making it possible to display rotation, enlargement, reduction, and movement in real time.

第２図はこの実施例によるＯＲＴ表示装置のシステム図
である。リフレッシュメモリ１にはキーボード等からＯ
Ｐ［Ｔ２Ｏ（中央処理装置）の制御下に表示データが書
込まれている。FIG. 2 is a system diagram of the ORT display device according to this embodiment. Refresh memory 1 is accessed from the keyboard, etc.
Display data is written under the control of P[T2O (central processing unit).

座標変換回路２はリフレッシュメモリ１から上記表示デ
ータをリアルタイムで読出し、表示制御回路３を介し０
ＲＴ４に送って上述した回転、拡大、縮小、移動を行わ
せる。なお、図示するｘｌｙはリフレッシュメモリｌに
対するアドレスデータである。The coordinate conversion circuit 2 reads out the above display data from the refresh memory 1 in real time, and converts it to 0 through the display control circuit 3.
The image is sent to RT4 to perform the rotation, enlargement, reduction, and movement described above. Note that xly shown in the figure is address data for the refresh memory l.

同期信号発生器５は基準クロック８０ＬＫ、水平同期信
号Ｈ８，水平表示領域信号ＨＤ、垂直同期信号ｖＳ１垂
直表示領域信号ＶＤ等を出力する。The synchronization signal generator 5 outputs a reference clock 80LK, a horizontal synchronization signal H8, a horizontal display area signal HD, a vertical synchronization signal vS1, a vertical display area signal VD, and the like.

なお、これら各信号の関係は第６図のタイムチャ−トに
示されている。また信号ＨＤ、ＶＤは表示制御回路３に
も入力し、また信号Ｈ８，Ｖ８はＣＲＴ４にも入力する
。The relationship between these signals is shown in the time chart of FIG. The signals HD and VD are also input to the display control circuit 3, and the signals H8 and V8 are also input to the CRT 4.

第３図は主として座標変換回路２の具体的な構成を示し
たものである。而して、図示するＸ方向カウンタ６．７
、ｙ方向カウンタ８．９がこの座標変換回路２を構成す
るものである。なお、Ｘ方向カウンタ６と７は同一回路
から成り、またｙ方向カウンタ８と９も同一回路である
。FIG. 3 mainly shows the specific configuration of the coordinate conversion circuit 2. As shown in FIG. Therefore, the illustrated X direction counter 6.7
, y-direction counter 8.9 constitute this coordinate conversion circuit 2. Note that the X-direction counters 6 and 7 are made of the same circuit, and the Y-direction counters 8 and 9 are also made of the same circuit.

ｙ方向カウンタ８．９は夫々、表示座標系のｙ方向の増
加に対する表示用メモリ座標系のＸ′、ｙ′方向の増分
、即ち要素（ｙ　ｘｌ、ｙ　ｙ／　）を累算する回路で
あり、そのためＣＰＵから上記表示座標系の表示開始位
置に対応する表示用メモリ座標系における座標（Ｘｌｌ
、ｙａ）と、上記要素（７ｘ’、ｙ　ｙ／　）を供給さ
れる。なお、上記座標（ｘｉ、ｙａ）は以後、リフレッ
シュメモリ１の表示のスタートアドレスとも呼ぶ。The y-direction counters 8 and 9 are circuits that accumulate increments in the X' and y' directions of the display memory coordinate system, that is, elements (y xl, y y/ ), with respect to increases in the y direction of the display coordinate system. , Therefore, the coordinates (Xll
, ya) and the above elements (7x', y y/ ) are supplied. Note that the coordinates (xi, ya) are hereinafter also referred to as the start address of display in the refresh memory 1.

Ｘ方向カウンタ６．７は夫々、表示座標系のＸ方向の増
分に対する表示用メモリ座標系のＸ′、ｙ′方向の増分
、即ち要素（Ｘｉ’、Ｘｙ’）を累算する回路であり、
そのため夫々に対応するｙ方向カウンタ８．９から水平
方向の開始位置を設定する座標（ｘＨＳ’１−１）を供
給され、またＯＰＵから要素（ｘ　Ｘ’％　Ｘ　ｙ’）
を供給される。そしてＸ方向カウンタ６はりフレッシュ
メモリ１に対する水平方向のアドレスデータを与え、ま
たＸ方向カウンタ７はリフレッシュメモリｌに対する垂
直方向の７ドレスデータを与える。The X-direction counters 6.7 are circuits that accumulate increments in the X' and y' directions of the display memory coordinate system, that is, elements (Xi', Xy'), with respect to the increments in the X direction of the display coordinate system.
Therefore, coordinates (xHS'1-1) for setting the horizontal start position are supplied from the corresponding y-direction counters 8.9, and elements (x X'% X y') are supplied from the OPU.
is supplied. The X-direction counter 6 provides horizontal address data for the refresh memory 1, and the X-direction counter 7 provides vertical address data for the refresh memory 1.

なお、第３図中の信号ＷＲ，〜ＷＲ，は、ＯＦＵが、方
向カウンタ６．７、ｙ方向カウンタ８．９に対して送出
する書込み指令である。Note that signals WR, -WR, in FIG. 3 are write commands sent by the OFU to the direction counter 6.7 and the y-direction counter 8.9.

第４図は同一回路の上記Ｘ方向カウンタ６．７の具体的
構成を示す。ラッチ１０には上記開始位置の座標（”ｌ
−１％　’ｌ−１）が入力する。この場合、Ｘ方向カウ
ンタ６にはＸ＠が、Ｘ方向カウンタ７にはｙＨが入力す
る。そしてそのラッチデータは　　　　　　１セレクタ
１１のム入力端子に与えられる。FIG. 4 shows a specific configuration of the X-direction counter 6.7 of the same circuit. The latch 10 has the coordinates ("l") of the above-mentioned starting position.
-1% 'l-1) is input. In this case, X@ is input to the X direction counter 6 and yH is input to the X direction counter 7. The latch data is then applied to the input terminal of the 1 selector 11.

一方、ラッチ１２にはＯＰＵからのりｐツクＷＲａ（α
は４または５）の出力時にＯＰＵからの要素（Ｘｘ’、
Ｘ７勺をラッチする。この場合、Ｘ方向カウンタ６のと
きには信号ＷＲ，、Ｘ　ｘ’が与えられ、Ｘ方向カウン
タ７のときには信号ＷＲ４、Ｘ　ｙ／が与えられる。゛
そしてそのラッチデータはセレクタ１１のＢ入力端子に
与えられる。On the other hand, the latch 12 has a glue ptsuk WRa(α) from the OPU.
is 4 or 5), the elements (Xx',
Latch the X7. In this case, the X-direction counter 6 receives signals WR, , X x', and the X-direction counter 7 receives signals WR4, X y/. The latch data is then applied to the B input terminal of the selector 11.

セレクタ１１は制御端子Ｓに信号“θ″が入力中にはム
入力端子を選択して上記ＸＨ（ｙＨ）を符号付加算器１
３のＢ入力端子に与え、他方、信号″′１”が入力中に
はＢ入力端子を選択して上記Ｘ！’（Ｘ７勺は符号付加
算器１３のＢ入力端子に与える。While the signal "θ" is input to the control terminal S, the selector 11 selects the mu input terminal and adds the above XH (yH) to the sign adder 1.
3 to the B input terminal, and on the other hand, while the signal "'1" is being input, the B input terminal is selected and the above X! '(X7 is applied to the B input terminal of the sign adder 13.

この符号付加算器１３のＢ入力端子にはラッチ１４のラ
ッチデータが与えられており、Ａ＋Ｂの共に符号の付加
されたデータの加算動作を行い、その結果データは上記
ラッチ１４に与える。またラッチ１４のラッチデータは
丸め回路１５に与えられて四捨五入され、その結果はリ
フレッシュメモリ１に対する水平方向または垂直方向の
アドレスデータとなる。The B input terminal of the sign adding adder 13 is supplied with the latch data of the latch 14, and performs an addition operation of the data A+B to which signs are added, and the resulting data is applied to the latch 14. Further, the latch data of the latch 14 is provided to a rounding circuit 15 and rounded off, and the result becomes horizontal or vertical address data for the refresh memory 1.

ラッチ１０のクロック入力端子ＣＫには水平同期信号Ｈ
ａがインバータ１６を介し印加されて駆動される。また
ラッチ１４のクリア端子ＯＬには信号Ｈ８が直接印加さ
れてクリアされると共に、クロック入力端子ＯＫには水
平表示領域信号ＨＤおよび基準クロック８０ＬＫを入力
するアンドゲート１７の出力が印加されて駆動される。The clock input terminal CK of the latch 10 has a horizontal synchronizing signal H.
a is applied through the inverter 16 and driven. Further, the signal H8 is directly applied to the clear terminal OL of the latch 14 to be cleared, and the output of the AND gate 17, which inputs the horizontal display area signal HD and the reference clock 80LK, is applied to the clock input terminal OK to drive the latch. Ru.

。 上記信号ＨＤはまたＤ型７リツプ７０ツブ１８のＤ入力
端子に入力し、また基準クロック８０ＬＫはインバータ
１９を介して７リツプ７゛ロツプ１８のクロック入力端
子Ｃｘに印加されている。そしてフリップフロップ１８
のセット出力信号はセレクタ１１の制御端子Ｓに入力す
る。. The signal HD is also input to the D input terminal of the D-type 7-rip 70-tub 18, and the reference clock 80LK is applied to the clock input terminal Cx of the 7-rip 7-lop 18 via an inverter 19. and flip flop 18
The set output signal is input to the control terminal S of the selector 11.

第５図は同一回路の上記ｙ方向カウンタ８．９の具体的
構成を示す。ラッチ２０にはＣＰＵが信号ＷＲβ（βは
０か２）を出力するときＯＰＵからの座標（ｘｓＳ７！
Ｉ）をラッチする。この場合、ｙ方向カウンタ８は信号
ＷＲ，、データＸＩを与えられ、またｙ方向カウンタ９
は信号ＷＲ，、データ７ｇを与えられる。そしてそのラ
ッチデータｚｓ　（ｙｓ　）はセレクタ１１のＡ入力端
子に与える。FIG. 5 shows a specific configuration of the y-direction counter 8.9 of the same circuit. The latch 20 receives the coordinates (xsS7!) from the OPU when the CPU outputs the signal WRβ (β is 0 or 2).
latch I). In this case, the y-direction counter 8 is given signals WR, and data XI, and the y-direction counter 9
is given signals WR, and data 7g. The latch data zs (ys) is then applied to the A input terminal of the selector 11.

一方、ラッチ２２にはＯＰＵが信号ｗＲ，（ｒは１か３
）を出力するとき要素（７ｘ’、７ｙ’）をラッチする
。この場合、ｙ方向カウンタ８は信号ＷＲ，、データ７
　ｘ’を与えられ、またｙ方向カウンタ９は信号ＷＲ，
、データｙｙ′を与えられる。On the other hand, the latch 22 receives the OPU signal wR, (r is 1 or 3).
), the elements (7x', 7y') are latched. In this case, the y-direction counter 8 receives the signal WR, data 7.
x', and the y-direction counter 9 receives signals WR,
, data yy' are given.

そしてそのラッチデータはセレクタ２１のＢ入力端子に
与えられる。The latch data is then applied to the B input terminal of the selector 21.

セレクタ２１は制御端子Ｓに信号１０”が入力中にはＡ
入力端子を選択し、他方、信号“ｌ”が入力中にはＢ入
力端子を選択し、各ラッチデータを符号付加算器２３の
Ｂ入力端子に与える。この符号付加算器２３のＡ入力端
子にはラッチ２３のラッチデータＸ　Ｈ（７ｙ　）が入
力しており、Ａ＋Ｂの共に符号の付いたデータの加算を
行ってその結果データはラッチ２４にラッチさせる。The selector 21 selects A while the signal 10'' is input to the control terminal S.
On the other hand, while the signal "l" is being input, the B input terminal is selected and each latch data is applied to the B input terminal of the sign adder 23. The latch data X H (7y) of the latch 23 is input to the A input terminal of the sign addition adder 23, and the data A+B, both of which have signs, are added, and the resulting data is latched into the latch 24. .

ラッチ２４のクリア端子ＯＬには垂直同期信号ｖＳが入
力し、またクロック入力端子ＯＫには垂直倭嫡俵示領域
信号ＶＤおよび水平同期信号Ｈ８が入力するアンドゲー
トの出力が印加されている。The vertical synchronizing signal vS is input to the clear terminal OL of the latch 24, and the output of an AND gate to which the vertical valid area signal VD and the horizontal synchronizing signal H8 are input is applied to the clock input terminal OK.

上記信号ＶＤは更にＤｆｆ１７リツプ７０ツブ２６のＤ
入力端子に入力し、また信号Ｈ８はインノく一タ２７を
介してクロック入力端子ＯＫに印加されている。ソシて
７リツプフロツプ２６のセット出力信号はセレクタ２１
の制御端子Ｓに入力する０次に動作を説明する。なお、
この動作はり７レツシユメモリ１に既に書込まれている
表示データを続出して０ＲＴ４に回転、拡大、縮小、移
動の何れかの表示を行う場合とする。また第７図はＸ方
向カウンタ６．７のタイムチャート、第８図はｙ方向カ
ウンタ８．９のタイムチャートである。The above signal VD is further applied to Dff17 lip 70 knob 26
The signal H8 is applied to the clock input terminal OK via the input terminal 27. The set output signal of the flip-flop 26 is sent to the selector 21.
The 0th-order operation input to the control terminal S will be explained. In addition,
In this operation, it is assumed that the display data already written in the 7-reset memory 1 is sequentially outputted, and any one of rotation, enlargement, reduction, and movement is displayed at 0RT4. 7 is a time chart of the X-direction counter 6.7, and FIG. 8 is a time chart of the Y-direction counter 8.9.

（１）　　先ず、ｙ方向カウンタ８．９に対しＣＰＵは
信号ＷＲ１、ＷＲｏを出力し、ラッチ２０に表示開始位
置のりフレッシュメモリ１に対するスタートアドレスの
座標（ｘ　！Ｉ　１’Ｉ　”　）をラッチさせ為セレク
タ２１のム入力端子に与える。(1) First, the CPU outputs signals WR1 and WRo to the y-direction counter 8.9, causing the latch 20 to latch the coordinates (x!I 1'I'') of the start address for the display start position and the fresh memory 1. input terminal of the selector 21.

（２）次にＣＰＵは設定されている回転角度θと倍率　
　　　　］データとから次式にしたがって要素（Ｘｘ’
、１７勺、（７ｘ’、ｙ　ｙ／　）の演算を行う。(2) Next, the CPU calculates the set rotation angle θ and magnification
] data and the element (Xx'
, 17, and (7x', y y/ ) are calculated.

Ｘ　ｘ’＝±■肩偏副ｏｏｓθ　・・・・・・（Ａ）ｘ
　ｙ／　＝±（ｘ７ｊｌｉ４　ｏ側Ｓ’　”θ　・−−
−−−（Ｂ　）”！ｘ’＝±（ｙ方向倍率）８１ｎ″　
　°°°°°゛（０）”′＝”（ｙ７Ｆｏｏ　　）ＣＯ
８θ　−−−−−・（Ｄ　）鼓で、上記回転角度θは例
えばキーボードなどから任意の値のものが設定される。X x'=±■Shoulder bias oosθ ・・・・・・(A)x
y/ = ±(x7jli4 o side S' ”θ ・--
---(B)"!x'=±(y direction magnification) 81n"
°°°°°゛(0)”′=”(y7Foo)CO
8θ -------·(D) The rotation angle θ is set to an arbitrary value using the keyboard, for example.

また倍率データもキーボードから任意の値（整数倍、非
整数倍を共に含む）が設定される。Furthermore, any value (including both integer multiples and non-integer multiples) can be set for magnification data from the keyboard.

（３）　　次にＣＰＵはＸ方向カウンタ６．７に夫々信
号ＷＲ，、ＷＢ２を出力してラッチ１２に上記ＸＸ′、
ｘ　ｙ／を夫々ラッチさせ、またｙ方向カウンタ８．９
に夫々信号ＷＲ，、Ｗ几、を出力して上記ｙｘ′、ｙ　
ｙ／を夫々ラッチさせる。(3) Next, the CPU outputs the signals WR, WB2 to the X-direction counter 6.7, and sends the signals XX', WB2 to the latch 12, respectively.
x and y/ are respectively latched, and the y direction counter 8.9
output the signals WR, , W 几, respectively to the above yx′, y
y/ are respectively latched.

（（１）次に信号ｖＳが１”として出力してｙ方向カウ
ンタ８．９内のラッチがクリアされる。((1) Next, the signal vS is output as 1'' and the latch in the y-direction counter 8.9 is cleared.

（５）次に信号ＶＤが１″となるとｙ方向カウンタ８．
９においては、信号Ｈ８の立上り時のアンドゲート２５
のクロックによってラッチ２４がラッチ動作を行う。こ
の場合、制御端子Ｓ＆％−″０″信号が入力していたた
めそれまでセレクタ２１がＡ入力端子を選択し、上記ｘ
８、ｙＩｉを符号付加算器２３のＢ入力端子に与えてい
るため、この符号付加算器２３はＡ＋Ｂの加算動作を行
うと、いまＢはｘｓまたは７１１％Ａは共に０が入力中
であるからその加算結果ｘａまたはｙｓをラッチ２４は
ラッチする。そしてこのラッチデータＸ！Ｉ、ｙｓは符
号付加算器２３のＡ入力端子に戻されると共にいまはス
タートアドレスにおける最初の水平方向の開始位置の座
標データ（ｘＨ，ｙ）４）としてＸ方向カウンタ６．７
に送られる。(5) Next, when the signal VD becomes 1'', the y-direction counter 8.
9, the AND gate 25 at the rising edge of the signal H8
The latch 24 performs a latch operation based on the clock. In this case, since the control terminal S&%-"0" signal had been input, the selector 21 had selected the A input terminal, and the
8. Since yIi is given to the B input terminal of the sign addition adder 23, when this sign addition adder 23 performs the addition operation of A+B, B is now xs or 711% A is both inputting 0. The latch 24 latches the addition result xa or ys. And this latch data X! I, ys are returned to the A input terminal of the sign adder 23, and are now stored in the X direction counter 6.7 as the coordinate data (xH, y) 4) of the first horizontal starting position at the start address.
sent to.

また信号Ｈａ（＠１”）によりＸ方向カウンタ６（７）
内のラッチ１４がクリアされる。In addition, the signal Ha (@1”) causes the X direction counter 6 (7) to
The latch 14 within is cleared.

（６）　　次に上記信号Ｈ８の立下り時にＸ方向カウン
タ６（７）では、インバータ１６の出力により駆動され
てラッチ１０に上記ＸＨまたは１．４がラッチされ、セ
レクタ１１のＡ入力端子に送られる。そして信号ＨＤが
′″１”となると基準クロックＳＣＩ、にの立上り時に
アントゲ−）１７の出力によつてラッチ１４は上記ＸＨ
またはｙ８をラッチする。(6) Next, when the signal H8 falls, the X direction counter 6 (7) is driven by the output of the inverter 16, latches the XH or 1.4 in the latch 10, and sends it to the A input terminal of the selector 11. It will be done. Then, when the signal HD becomes ``1'', the latch 14 is set to
Or latch y8.

即ち、この直前までセレクタ１１の制御端子Ｓには“Ｏ
”信号が入力してへ入力端子が選択されており、したが
って符号付加算器１３のＢ入力端子にはＸＨまたは７Ｈ
が入力し、Ａ入力端子には共に０が入力しており、した
がってそのＡ＋Ｂの結果データはｘＨＳｙｌ、４となっ
てラッチ１４にラッチされる。That is, until just before this, the control terminal S of the selector 11 was “O”.
”The signal is input and the input terminal is selected, so the B input terminal of the sign adder 13 has XH or 7H.
is input, and 0 is input to both A input terminals. Therefore, the resultant data of A+B becomes xHSyl, 4, and is latched into the latch 14.

ラッチ１４にラッチされた”Ｈ１７Ｈは丸め回路１５に
より四捨五入されてリフレッシュメモリ１のＸ方向また
はＸ方向の最初のアドレスデータとして送出される。ま
たラッチ１４にラッチされたＸ、ＳｙＨは夫々、符号付
加算器１３に戻されて次の演算に備えられる。``H17H'' latched in the latch 14 is rounded off by the rounding circuit 15 and sent as the first address data in the X direction or the X direction of the refresh memory 1. It is returned to the adder 13 and prepared for the next operation.

（７ン　　次に信号ＨＤが′ｌ”となるためフリップ７
０ツブ１８はセレクタｌｌの制ｙｔｔｍ子ｓｔ、＝以後
、”１”信号を与え、Ｂ入力端子を選択させる。そのた
めラッチ１２にラッチされているＸｘ’またはＸｙ／が
符号付加算器１３のＢ入力端子に入力する。(7n) Next, the signal HD becomes 'l', so flip 7
The 0 knob 18 then applies a "1" signal to the selector 11's control yttm child st,=, thereby selecting the B input terminal. Therefore, Xx' or Xy/ latched in the latch 12 is input to the B input terminal of the sign adder 13.

（８）　　符号付加算器１３はその後にＡ＋Ｂの２回目
の加算を行い、（ＸＨ＋　Ｘ　ｘ’）　４たは（ｙ　Ｈ
＋　ｘ　７勺の加算結果を得てラッチ１４に与える。(8) The sign addition adder 13 then performs the second addition of A+B, and (XH+X x') 4 or (yH
The result of the addition of +x7 is obtained and given to the latch 14.

（９）　　ラッチ１４は次の基準り四ツク８０ＬＫの出
力時にその立上りで上記加算結果（ＸＨ＋ｘ　ｘｌ）、
（ｙＨ＋ｘｙ勺をラッチする。そのためこれらが夫々丸
められてり７レツシユメモリｌに、２番目のＸ方向また
はＸ方向のアドレスデータとして送られる。また（Ｘ、
＋Ｘｘ′）、（７Ｈ＋Ｘ７勺は符号付加算器１３のＡ入
力端子に戻される◇（転）以下、（８）、（９）の動作
がＸ方向カウンタ６．７において夫々繰返され、各結果
データは丸められて３番目以降のＸ方向またはＸ方向の
アドレスデータとしてリフレッシュメモリ１に送られる
。(9) The latch 14 outputs the above addition result (XH+x
(yH +
+Xx'), (7H + is rounded and sent to the refresh memory 1 as the third and subsequent X-direction or X-direction address data.

（１１）次に信号ＶＤが１１”となるとＸ方向カウンタ
８１９においては、７リツプ７０ツブ２６のセット出力
は以後“１”となり、セレクタ２１にＢ入力端子を選択
させる。　　　　　　　　　　　　　　　　　　（（１
２）そして次の信号Ｈａが１１”になるとその立上り時
にアンドゲート２４の出力によってラッチ２３は、それ
までラッチ２３がラッチし符号付加算器２３のム入力端
子に与えていた開始位置の座標（Ｘ　ＩＩｓ　７　’　
）と、いまセレクタ２１から送られてＢ入力端子に入力
した要素（７ｘ’、Ｙ　７’）との加算結果（Ｘ　５−
）−７’ｘ’）または（７ｓ　−）−７７’　）をラッ
チする。また上記信号Ｈ８の′１”によりＸＩ向カウン
タ６．７のラッチ１４がクリアされる。(11) Next, when the signal VD becomes 11", the set output of the 7-lip 70 knob 26 becomes "1" in the X-direction counter 819, causing the selector 21 to select the B input terminal. ((1
2) When the next signal Ha reaches 11'', the output of the AND gate 24 causes the latch 23 to change the coordinates ( X IIs 7'
) and the element (7x', Y 7') that has just been sent from the selector 21 and input to the B input terminal (X 5-
)-7'x') or (7s-)-77'). Furthermore, the latch 14 of the XI direction counter 6.7 is cleared by the signal H8 of '1'.

而してラッチ２３のラッチデータＸ１−１％７□はＸ方
向カウンタ６．７のラッチ１０に２番目の水平方向の開
始位置として与えられる。Thus, the latch data X1-1%7□ of the latch 23 is given to the latch 10 of the X-direction counter 6.7 as the second horizontal start position.

（］３）次に上記信号Ｈ８の立下り時に上記ラッチ１０
はＸＨまたは７Ｈをラッチし、次いで信号ＨＤが次に１
１″となったときラッチ１４に２番目の水平方向の開始
位置のｘｌ、４．７）４がラッチされる。(]3) Next, when the signal H8 falls, the latch 10
latches XH or 7H, then signal HD is then 1
1'', the latch 14 latches the second horizontal starting position xl, 4.7)4.

（１４）次いで（７）、（８）の動作の繰返しによりＸ
カウンタ６．７において要素（ｘｘ′、Ｘｙ’）の要素
の累算が繰返される。(14) Then, by repeating the operations (7) and (8),
The accumulation of the elements (xx', Xy') is repeated in the counter 6.7.

（靭上記（３１）〜（１４）の動作が繰返される。(Toughness) The operations (31) to (14) above are repeated.

（］６）信号ｖＳ力（ＩＩ　ｔ”に立上ると上記（１）
〜（ｒ３）の動作の繰返しとなり、而してこれにより１
回分の表示動作が終る。(]6) When the signal vS force (II t” rises, the above (1)
The operation of ~(r3) is repeated, and thus 1
The batch display operation ends.

第７図のＸ方向カウンタ６．７のタイムチャートには、
ＳはＸ方向カウンタ８．９から送られてくる水平方向の
開始位置の座標（Ｘ＋、ｙＨ）を表わし、またＳｏはそ
の初期座標を示す。更にΔαはＸ方向の増分、ΔβはＸ
方向の増分を示す。The time chart of the X-direction counter 6.7 in FIG.
S represents the coordinates (X+, yH) of the starting position in the horizontal direction sent from the X-direction counter 8.9, and So represents its initial coordinate. Furthermore, Δα is the increment in the X direction, and Δβ is the
Indicates a directional increment.

第９図は上述した（１）〜（］６）の動作内容を水平ア
ドレスデータ、垂直アドレスデータの変化の模様を具体
的に説明するものである。FIG. 9 specifically explains the changes in horizontal address data and vertical address data in the operations (1) to (]6) described above.

また、移動表示の場合は、表示座標系の表示開始位置を
変更する設定を予め行っておけば、アニメーションのよ
うな表示が行われる。In addition, in the case of moving display, if settings are made in advance to change the display start position of the display coordinate system, an animation-like display will be performed.

なお、この発明の座標変換は、リフレッシュメモリへの
表示データ書込み時にも可能である。Note that the coordinate transformation of the present invention is also possible when writing display data to the refresh memory.

（発明の効果〕 本発明は以上説明したように、表示用メモリ座標系（ｘ
ｌ、ｙ’）が表示座標系（Ｘ、ｌに対し回転角度を設定
された場合、表示座標系のＸ方向、Ｘ方向の各単位ベク
トルに対する表示用メモリ座標系のｘ′方向、ｙ′方向
の各ベクトル分解要素を求め開始座標に加算していくよ
うにしたので、高速で且つ簡単に回転等が可能になる。(Effects of the Invention) As explained above, the present invention has a display memory coordinate system (x
If the rotation angle is set for the display coordinate system (X, l), the x' direction and y' direction of the display memory coordinate system for each unit vector in the X direction and X direction of the display coordinate system. Since each vector decomposition element of is determined and added to the starting coordinates, rotation, etc. can be performed easily and at high speed.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明の原理を示す図、第２図はこの発明の
一実施例のＣＲＴ表示装置のシステム図１第３図は座標
変換回路２の具体的構成図、第４図はＸ方向カウンタ６
．７の具体的構成図、第５図はｙ方向カウンタ８．９の
具体的構成図、第６図は同期信号発生回路５のタイムチ
ャート、第７図はＸ方向カウンタ６．７のタイムチャー
ト、第８図はｙ方向カウンタ８．９のタイムチャート、
第９図は水平アドレスと垂直アドレスの変化の模様を示
す図である。 １・・・・・・す７レツシユメモリ、２・・・・・・座
標変換回路、３・・・・・・表示制御回路、４・・・・
・・ＯＲ’Ｉ’、５・・・・・・同期信号発生回路、６
．７・・・・・・Ｘ方向カウンタ、８．９・・・・・・
ｙ方向カウンタ、１０．１２．１４．２０．２２．２３
・・・・・・ラッチ、１１．２１・・・・・・セレクタ
、１３．２３・・・・・・符号付加算器、１５・・・・
・・丸め回路、１８．２６・・・・・・７リツプ７０ツ
ブ。 第１図 ■　　■＠ｊ即賦７九 第４図 Ｃ２０ 第５図 ｘＳ ズＳ　＋ｘｘＩ Ｉｓ→すＸ′ Ｘｓ　＋すｘ’＋ｘｘ’ ＸＳ　÷すｒ＋　２Ｘｘ’ 工Ｓ÷２すＺ’ 永乎了ドレス すＳ＋　リリＩ す５４３リリＩ 皇〜了ヒンスFIG. 1 is a diagram showing the principle of the invention, FIG. 2 is a system diagram of a CRT display device according to an embodiment of the invention, FIG. 3 is a specific configuration diagram of the coordinate conversion circuit 2, and FIG. counter 6
．． 7, FIG. 5 is a specific configuration diagram of the y-direction counter 8.9, FIG. 6 is a time chart of the synchronizing signal generation circuit 5, FIG. 7 is a time chart of the X-direction counter 6.7, Figure 8 is a time chart of the y-direction counter 8.9.
FIG. 9 is a diagram showing how horizontal addresses and vertical addresses change. 1...7 recipe memory, 2...coordinate conversion circuit, 3...display control circuit, 4...
...OR'I', 5...Synchronization signal generation circuit, 6
．． 7...X direction counter, 8.9...
y direction counter, 10.12.14.20.22.23
......Latch, 11.21...Selector, 13.23...Sign addition adder, 15...
...Rounding circuit, 18.26...7 lip 70 tube. Figure 1 ■ ■ @j Immediate payment 79 Figure 4 C20 Figure 5 xS zuS +xxI Is→suX' Xs +sux'+xx' Dress S+ Lily I Su543 Lily I Emperor~Ryo Hinsu

Claims (2)

【特許請求の範囲】[Claims] （１）リフレッシュメモリに書込まれている表示データ
を読出して表示画面上にラスタスキャンにより表示する
表示方式において、上記表示画面がもつ表示座標系（ｘ
、ｙ）に対し上記リフレッシュメモリがもつ表示用メモ
リ座標系（ｘ′、ｙ′）が回転角度θを設定された場合
、上記表示座標系（ｘ、ｙ）の表示開始位置に対応する
上記表示用メモリ座標系（ｘ′、ｙ′）の開始座標（ｘ
＿ｓ、ｙ＿ｓ）を指定し、上記表示座標系のｘ方向、ｙ
方向の各単位ベクトルに対する上記表示用メモリ座標系
のｘ′方向、ｙ′方向の各ベクトル分解要素（ｘ＿ｘ′
、ｘ＿ｙ′）、（ｙ＿ｘ′、ｙ＿ｙ′）を求め、上記表
示座標系（ｘ、ｙ）のｘ、ｙ方向の各単位ベクトルが１
づつ進むとき上記各ベクトル分解要素（ｘ＿ｘ′、ｘ＿
ｙ′）、（ｙ＿ｘ′、ｙ＿ｙ′）を上記開始座標（ｘ＿
ｓ、ｙ＿ｓ）に加算してアドレスデータを算出し、この
アドレスデータにより上記リフレッシュメモリをアドレ
スするようにしたことを特徴とする表示方式。(1) In a display method in which display data written in the refresh memory is read out and displayed on the display screen by raster scanning, the display coordinate system (x
, y), if the rotation angle θ is set for the display memory coordinate system (x', y') of the refresh memory, the above display corresponding to the display start position of the display coordinate system (x, y) The starting coordinates (x
_s, y_s), and specify the x direction, y of the display coordinate system above.
Each vector decomposition element (x_x'
, x_y'), (y_x', y_y'), and each unit vector in the x and y directions of the display coordinate system (x, y) is 1.
When proceeding step by step, each of the above vector decomposition elements (x_x', x_
y'), (y_x', y_y') above starting coordinates (x_
s, y_s) to calculate address data, and the refresh memory is addressed using this address data. （２）上記各ベクトル分解要素（ｘ＿ｘ′、ｘ＿ｙ′）
、（ｙ＿ｘ′、ｙ＿ｙ′）を上記開始座標（ｘ＿ｓ、ｙ
＿ｓ）に加算する際、任意の倍率データに基づき上記各
要素を乗除した後上記開始座標に加算するようにしたこ
とを特徴とする特許請求の範囲第１項記載の表示方式。(2) Each of the above vector decomposition elements (x_x', x_y')
, (y_x', y_y') as the above starting coordinates (x_s, y
_s), the display method according to claim 1, wherein each element is multiplied and divided based on arbitrary magnification data and then added to the start coordinate.