JP2950834B2 - Control signal evaluation circuit device - Google Patents
Control signal evaluation circuit deviceInfo
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Abstract
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、特許請求の範囲の請求項１の上位概念に記
載の制御信号の評価方法および請求項３の上位概念に記
載の回路装置に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for evaluating a control signal according to the preamble of claim 1 and a circuit device according to preamble of claim 3.
従来の技術および発明が解決しようとする問題点 高集積化されたデータプロセッサにおいて、規格の大
きさのケーシングを使用できるようにするか、またはケ
ーシングの寸法および接続ピンの数を制限するために、
制御ポートの導出の際に制限が行われる。例えばたった
２つの制御ポートしか存在しないとすると、スタチック
は制御信号によって22＝４の種々の命令を与えることが
できるにすぎない。別の命令を出力できるようにするた
めには、スタチックな制御信号に重畳されるダイナミッ
クな制御信号を使用することができる。Problems to be Solved by the Prior Art and the Invention In order to enable the use of a casing of a standard size in a highly integrated data processor or to limit the dimensions of the casing and the number of connection pins,
Restrictions are made when deriving control ports. For example, assuming that there are only two control ports, the static can only provide 2 2 = 4 different instructions by means of control signals. In order to be able to output another command, a dynamic control signal superimposed on the static control signal can be used.
本発明の課題は、種々の異なって形成されている制御
信号を確実に分離しかつ制御目的のために評価する制御
信号の評価方法およびこの方法を実施するための回路装
置を提供することである。SUMMARY OF THE INVENTION It is an object of the present invention to provide a method for evaluating control signals which reliably separates differently formed control signals and evaluates them for control purposes, and a circuit arrangement for implementing the method. .
問題点を解決するための手段 この課題は、請求項１の上位概念に記載の方法におい
て、特徴部分に記載の構成によって解決される。また、
この方法を実施するための回路装置は、請求項３に記載
されている。This object is achieved by a method according to the preamble of claim 1 with a configuration according to the characterizing part. Also,
A circuit arrangement for implementing this method is defined in claim 3.
発明の作用および効果 スタチックおよびダイナミック制御信号の評価の際の
特別な問題点は、スタチックな制御信号が比較的長い時
間間隔にわたってスタチックであるが、命令が変化する
とその状態を変えかつこのような変化がダイナミックな
状態変化と混同されるおそれがあるという点にある。逆
にダイナミック状態変化は短いスタチック制御信号のよ
うな特性を有するので、この方向においても混同の危険
がある。本発明の方法および回路装置ではスタチックな
状態がまず記憶されかつそれからメモリの出力が制御信
号として使用される。これにより、ダイナミックな状態
変化がスタチックな制御信号から得られる制御信号に影
響を及ぼすことがないようにされる。ダイナミックな制
御信号はフリップフロップの同期のために利用されるの
で、スタチックな制御信号の変化により誤同期が生じて
もこの誤りは続いて補償される。A special problem in the evaluation of static and dynamic control signals is that the static control signal is static over a relatively long time interval, but changes its state when the command changes and such changes occur. May be confused with a dynamic state change. Conversely, the dynamic state change has the property of a short static control signal, so there is a risk of confusion in this direction as well. In the method and the circuit arrangement according to the invention, the static state is first stored and then the output of the memory is used as a control signal. This prevents dynamic state changes from affecting the control signal obtained from the static control signal. Since the dynamic control signal is used for the synchronization of the flip-flops, this error is subsequently compensated for even if the static control signal causes a false synchronization.
同期を、ダイナミック制御信号が発生する可能性があ
る時間ウインドウ内でのみ許容するので、これにより誤
同期は回避される。This avoids false synchronization, since synchronization is only allowed within the time window in which dynamic control signals can occur.
本発明の回路装置はデジタルオーデイオラジオ放送の
受信機において制御信号を処理する場合に使用すると有
利である。The circuit arrangement according to the invention is advantageously used for processing control signals in digital audio radio broadcast receivers.
実施例 次に本発明を図示の実施例につき図面を用いて詳細に
説明する。Embodiments Next, the present invention will be described in detail with reference to the accompanying drawings with reference to the illustrated embodiments.
デジタル衛星ラジオ放送用受信機は、ラジオ放送プロ
グラムをTV−SATにおけるラジオ放送伝送方式の仕様に
従つて受信するために設けられている。プログラムのフ
レーム構造での交錯形成および付加的なプログラム情報
の特別サービスフレームおよび特別サービス超フレー
ム、並びに付加情報フレームへの組込みは、***国特許
公開第3308025号公報または技術ガイドラインARD/ZDFN
r.3R1“Digitaler Sateliten−Rundfunk（DSR）−Spezi
fikationends Hrfunk−bertragungsverfahrens im
TV−SAT"（ルンドフンクテヒニークIRTインステトウト
刊行）に詳しく記載されている。The digital satellite radio broadcast receiver is provided for receiving a radio broadcast program according to the specification of a radio broadcast transmission system in TV-SAT. The interlacing in the frame structure of the program and the incorporation of additional program information into special service frames and special service superframes, as well as additional information frames, are described in German Offenlegungsschrift 33 08 025 or the technical guidelines ARD / ZDFN
r.3R1 “Digitaler Sateliten-Rundfunk (DSR) -Spezi
fikationends Hrfunk−bertragungsverfahrens im
TV-SAT "(published by Lundfuncktehinik IRT Institute).
仕様に従つた主にフレームＡにおいて別のデータの他
に特別サービスビツト並びに２つの付加情報ビツトが伝
送される。64の主フレームは特別サービスビツトにおい
て特別サービスフレームSAにまとめられかつ付加情報ビ
ツトにおいて付加情報フレームにまとめられる。付加情
報フレームにおいて作用可能なデータのある部分はスケ
ール係数に対してリザーブされておりかつ別の部分はプ
ログラム随伴情報PIに対してリザーブされている。この
プログラム随伴情報PIは、標本値がその前に伝送される
プログラムに関している。しかし使用可能なビットの数
は、すべてチヤネルに対する付加情報フレームにおいて
プログラム情報に伝送することができるには十分ではな
い。２つのチヤネルに対するプログラム情報が共通であ
るステレオプログラムにおいてのみ、完全なプログラム
情報を付加情報フレームに組込むことができる。これに
対してチヤネルが個別、すなわちモノ演奏に対して利用
されるとき、プログラム情報はモノチヤネルに対して交
互に伝送され、その際チヤネルの割当ては、特別サービ
ス超フレームの開始と共に左モノチヤネルに対するプロ
グラム情報がプログラム１によつて伝送されるように決
められている。従つていずれのモノチヤネルが選択され
ているかに応じて、特別サービス超フレームの開始後そ
の都度次の奇数の序数の付加情報フレームまたは偶数の
序数の付加情報フレームが評価処理されなければならな
い。A special service bit and two additional information bits are transmitted in addition to other data mainly in frame A according to the specification. The 64 main frames are combined into a special service frame SA in a special service bit and into an additional information frame in an additional information bit. One part of the operable data in the side information frame is reserved for the scale factor and another part is reserved for the program accompanying information PI. This program accompanying information PI relates to a program in which sample values are transmitted before it. However, the number of available bits is not sufficient to be able to carry all the program information in the additional information frame for the channel. Only in stereo programs where the program information for the two channels is common, complete program information can be incorporated into the additional information frame. On the other hand, when the channels are used individually, i.e. for mono performances, the program information is transmitted alternately for the mono channels, whereby the assignment of the channels is made with the start of the special service superframe and the program information for the left mono channel. Is determined to be transmitted by the program 1. Depending on which mono-channel is selected, the next odd ordinal additional information frame or even ordinal additional information frame must be evaluated each time after the start of the special service superframe.
第１図にはデータプロセツサ13が図示されており、そ
の一方の制御出力側には制御信号M1が生じかつその他方
の制御出力側には制御信号M2が生じる。スタチツクな制
御信号M1SおよびM2Sの状態によつて、いずれの作動形式
が生じでいるかが指示される。コード化は、ステレオに
おいて２つの出力側が論理Ｌにあり、２つの音声放送に
おいて２つの出力側が論理Ｈにあり、モノ左においてM1
Sが論理ＨにありかつM2Sが論理Ｌにありかつモノ右にお
いてM1Sが論理ＬにありかつM2Sが論理Ｈにあるように選
択されている。M1の状態を短時間変化するダイナミック
信号M1Dは、データプロセツサによつて、特別サービス
超フレームに対する同期語が正しく検出されたことが確
認されたときに送出される。これらの信号は、作動形式
“モノ”においてプログラム情報に対する時間ウインド
ウを、接続されているチヤネルに対するプログラム情報
のみが評価されかつ他方は抑圧されるように配置するた
めに利用される。第１図に図示の回路の作動法を付加的
に第２図を参照して説明する。その際第２図の信号は種
々異なつた縮尺のスケールで図示されている。FIG. 1 shows a data processor 13, the control signal M1 of one of the control outputs and the control signal M2 of the other control output. The state of the static control signals M1S and M2S indicates which mode of operation is occurring. The coding is such that in stereo there are two outputs at logic L, in two audio broadcasts two outputs at logic H and on the mono left M1
It has been selected that S is at logic H and M2S is at logic L and M1S is at logic L and M2S is at logic H on the mono right. The dynamic signal M1D, which changes the state of M1 for a short time, is transmitted when the data processor confirms that the synchronization word for the special service superframe has been correctly detected. These signals are used to arrange a time window for the program information in the operating mode "thing" such that only the program information for the connected channel is evaluated and the other is suppressed. The operation of the circuit shown in FIG. 1 will be additionally described with reference to FIG. The signals of FIG. 2 are shown here on different scales.
付加情報フレームは特別サービスフレームと同様、そ
れぞれ64ビツトを含んでいる。８つの特別サービスフレ
ームで、第２図ａに示されているように、特別サービス
超フレームになる。第２図ｂには持続信号として、付加
情報フレームに規則的に生じるような信号が図示されて
いる。１つには、第９のクロツクの持続時間の期間に現
れる信号G9が示されており、かつ第18および19のクロツ
クの持続時間の期間に現れる信号G89Nが示されている。
更に、プログラム随伴情報を含んでいるデータをデータ
流から出力結合することができるウインドウ信号FEが図
示されている。その下方に図示されている、第２図ｃの
作動形式“ステレオ作動”では、ステレオプログラムに
対するプログラム随伴情報がそれぞれの付加情報フレー
ムにおいて伝送される。それ故に、それぞれの付加情報
フレームにおいて信号FEの持続時間の期間に発生するPI
Fビツトを評価することが許容される。この場合制御信
号M1,M2は論理Ｌにあり、これにより２つのフリツプフ
ロツプ1,2はそれらの出力側および後置接続されているN
OR論理結合素子3,4を介してNOR論理結合素子の出力側に
論理Ｌを発生する。これに相応してNANDゲート6,7が遮
断されかつANDゲート８に論理Ｈが発生される。そこで
第３の入力側に加わる信号FEは付加情報フレームの期間
の都度出力側に現われる。The additional information frames each include 64 bits, like the special service frame. Eight special service frames result in a special service superframe, as shown in FIG. 2a. FIG. 2b shows a signal which occurs regularly in the additional information frame as a continuous signal. For one, the signal G9 appearing during the duration of the ninth clock is shown, and the signal G89N appearing during the duration of the eighteenth and nineteenth clocks.
Furthermore, a window signal FE is shown in which data containing program-related information can be coupled out of the data stream. In the mode of operation "stereo operation" of FIG. 2c, shown below, the program accompanying information for the stereo program is transmitted in each additional information frame. Therefore, the PI generated during the duration of the signal FE in each additional information frame
It is acceptable to evaluate the F bit. In this case, the control signals M1 and M2 are at logic L, so that the two flip-flops 1 and 2 have their output and N connected downstream.
A logic L is generated at the output side of the NOR logical coupling element via the OR logical coupling elements 3 and 4. Correspondingly, the NAND gates 6, 7 are turned off and a logic H is generated at the AND gate 8. The signal FE applied to the third input then appears at the output every time the additional information frame is present.
ステレオ作動に対する線図の下方に第２図ｄにおいて
作動形式“モノ左”が図示されている。スタチツクな制
御信号はM1において論理ＨでありかつM2において論理Ｌ
である。特別サービス超フレームSAUの同期語の検出
後、データプロセツサは短時間制御信号を反転しかつこ
のようにして左のモノチヤネルに対するプログラム情報
を含んでいるウインドウの選択のために引続き使用され
るようになつているダイナミツク制御信号M1Dを送出す
る。スタチツク制御信号はフリップフロツプ１および２
の入力側に、ダイナミツク制御信号M1Dの発生以前に既
に加わりかつ前以て記憶される。メモリに転送するため
に一方において、持続的に加わるクロツクT32Nが使用さ
れ、かつ付加情報フレームにおける第９ビツトの期間中
加わる信号G9はAND論理結合素子５を介して転送され
る。相応のパルス線図は第２図ｅに示されている。Below the diagram for stereo operation, the type of operation "mono left" is shown in FIG. 2d. The static control signal is a logic high at M1 and a logic low at M2.
It is. After detection of the synchronization word of the special service superframe SAU, the data processor inverts the control signal for a short time and is thus used for the selection of the window containing the program information for the left monochannel. The current dynamic control signal M1D is transmitted. The static control signals are flip-flops 1 and 2
Are applied before the generation of the dynamic control signal M1D and are stored in advance. On the one hand, the permanently applied clock T32N is used for the transfer to the memory, and the signal G9 applied during the ninth bit in the side information frame is transferred via the AND logic combination element 5. The corresponding pulse diagram is shown in FIG. 2e.
フリツプフロツプ１および２の入力側における状態変
化は、付加情報フレームにおける残りの時間の期間には
もはや変化を惹き起こさない。State changes at the inputs of flip flops 1 and 2 no longer cause changes during the remaining time in the side information frame.
付加情報フレームにおける第18または第19ビットの期
間に期待されるダイナミック信号M1Dの発生の際（この
ために第２図ｆの時間伸長された線図を参照された
い）、フリップフロップ10は高周波のクロックT512Nを
介してタイミングをとられる。このタイミングは排他的
論理和ゲート１を介してパルスとしてNORゲート12に達
しかつリセット信号としてフリツプフロツプ９をリセッ
トする。相応のパルス線図が第２図ｇに示されている。
フリツプフロツプ９の出力側ＱとNORゲート３の出力側
との論理結合によつて、NAND論理結合素子６を介して、
ゲート８が序数１の付加情報フレームの期間にのみ開放
されるようにされる。すなわち所定の状態に移行したフ
リツプフロツプ９は次の付加情報フレームにおいて時間
間隔G9におけるT32Nによつて切換えられかつその出力信
号とNOR素子３の出力信号との論理結合によつてAND素子
８の遮断、ひいてはウインドウ信号FEを遮断する。第３
の付加情報フレームにおいて再びフリツプフロツプ９が
本来の位置に切替わつて初めて、ANDゲート８は開放さ
れ、その結果信号FEは出力側に現われかつ信号PIFとし
て引続き処理することができる。During the generation of the expected dynamic signal M1D during the eighteenth or nineteenth bit in the side information frame (for this reason, see the time-stretched diagram in FIG. Timed via clock T512N. This timing reaches the NOR gate 12 as a pulse via the exclusive OR gate 1 and resets the flip-flop 9 as a reset signal. The corresponding pulse diagram is shown in FIG. 2g.
The logical connection between the output Q of the flip-flop 9 and the output of the NOR gate 3 causes a logical connection between the output Q of the flip-flop 9 and the output of the NOR gate 3 via the NAND logical connection element 6.
The gate 8 is opened only during the ordinal 1 additional information frame. That is, the flip-flop 9 which has shifted to the predetermined state is switched by T32N in the time interval G9 in the next additional information frame, and the AND element 8 is cut off by a logical connection between its output signal and the output signal of the NOR element 3. Consequently, the window signal FE is cut off. Third
Only after the flip-flop 9 has been switched back to its original position in the additional information frame of FIG. 3, the AND gate 8 is opened, so that the signal FE appears at the output and can be processed further as the signal PIF.
第１図は、デジタル衛星ラジオ放送に対する受信機の構
成部分である、本発明を具体化した回路装置の回路略図
であり、第２図は、第１図の回路を説明するためのパル
ス線図である。 1,2,9……フリツプフロツプ、3,4……NOR素子、6,7……
NAND素子、８……AND素子、10,11……側縁検知器、13…
…マイクロプロセツサ、G9,G89……補助信号、T32N,T51
2N……クロツク信号、M1S,M2S……スタチツク制御信
号、M1D……ダイナミツク制御信号、FE……ウインドウ
信号FIG. 1 is a schematic circuit diagram of a circuit device embodying the present invention, which is a component part of a receiver for digital satellite radio broadcasting, and FIG. 2 is a pulse diagram for explaining the circuit of FIG. It is. 1,2,9 …… Flip flop, 3,4 …… NOR element, 6,7 ……
NAND element, 8 …… AND element, 10,11 …… Edge detector, 13…
… Microprocessor, G9, G89 …… Auxiliary signal, T32N, T51
2N: Clock signal, M1S, M2S: Static control signal, M1D: Dynamic control signal, FE: Window signal
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04H 1/00 - 1/02 H04B 1/06 H04B 1/06 Continuation of the front page (58) Field surveyed (Int.Cl. 6 , DB name) H04H 1/00-1/02 H04B 1/06 H04B 1/06
Claims (4)
御信号を評価するための方法であって、 該制御信号は、データ流から、データフレーム受信機の
作動形式を特徴付けているデータアイテムを識別するた
めに用いられるスタチックデジタル制御信号（M1S,M2
S）と、該スタチックデジタル制御信号に重畳されてい
て、データ流の選択を前記データフレーム受信機の前記
または別の作動形式に関連付けられたデータと同期する
ために用いられるダイナミックデジタル制御信号（M1
D）とから成っており、 前記スタチックデジタル制御信号（M1S,M2S）を中間記
憶し（1,2）かつ別の記憶装置（９）を前記ダイナミッ
クデジタル制御信号によって同期し、かつ前記中間記憶
されたスタチックデジタル制御信号と前記別の記憶装置
の出力とを論理結合回路（3,4,6,7,8）を使用して論理
結合しかつウィンドウ信号（FE）によってゲートをとる ことを特徴とする制御信号の評価方法。1. A method for evaluating a control signal output from a data processor (13), the control signal comprising, from a data stream, a data item characterizing the mode of operation of a data frame receiver. Static digital control signals (M1S, M2
S) and a dynamic digital control signal superimposed on the static digital control signal and used for synchronizing the selection of the data stream with the data associated with the or another mode of operation of the data frame receiver ( M1
D) intermediately storing the static digital control signals (M1S, M2S) (1, 2) and synchronizing another storage device (9) with the dynamic digital control signals; and Logically connecting the obtained static digital control signal and the output of said another storage device using a logical connection circuit (3, 4, 6, 7, 8) and gating by a window signal (FE). An evaluation method of a control signal that is a feature.
作動形式を特徴付けているデータアイテムに関する前記
識別および選択同期を、デジタル衛星放送におけるプロ
グラムのアイテムの評価のために実施する 請求項１記載の制御信号の評価方法。2. The method according to claim 1, wherein said identification and selection synchronization of a data stream with respect to a data item characterizing the mode of operation of said data frame receiver is performed for evaluation of an item of a program in digital satellite broadcasting. Evaluation method of control signal.
第１のスタチックデジタル制御信号（M1S）および第２
のスタチックデジタル制御信号（M2S）と、該スタチッ
クデジタル制御信号の少なくとも１つに重畳されている
ダイナミックデジタル制御信号（M1D）とから成る制御
信号を評価するための回路装置において、 前記第１のスタチックデジタル制御信号および第２のス
タチックデジタル制御信号は２つのフリップフロップ
（1,2）に供給され、該フリップフロップは前記スタチ
ックデジタル制御信号の状態を前以て決められた回数記
憶しかつ前記ダイナミックデジタル制御信号によって同
期される別のフリップフロップ（９）が設けられており
かつ前記スタチック制御信号はデータ流の、データフレ
ーム受信機の作動形式を特徴付けているデータアイテム
を識別するために用いられかつ前記ダイナミック制御信
号はデータ流の、データフレーム受信機の作動形式を特
徴付けているデータアイテムを選択する回路を同期する
ために用いられかつ前記ダイナミックデジタル制御信号
に対する側縁検知器（10,11）が設けられており、該検
知器の出力信号は、分周器として接続されている前記別
のフリップフロップのセット入力側（Ｒ）に接続されて
おり、該別のフリップフロップおよび前記２つのフリッ
プフロップは同じクロック信号（T32N）によってクロッ
ク制御され、かつ前記２つのフリップフロップの出力信
号および反転された出力信号は前記別のフリップフロッ
プの出力信号および反転された出力信号の論理結合され
ておりかつ論理結合回路（3,4,6,7,8）を介してウィン
ドウ信号（FE）によってゲートをとられる ことを特徴とする回路装置。3. A first static digital control signal (M1S) output from a data processor (13) and a second static digital control signal (M1S).
A circuit device for evaluating a control signal comprising a static digital control signal (M2S) and a dynamic digital control signal (M1D) superimposed on at least one of the static digital control signals; And a second static digital control signal are supplied to two flip-flops (1, 2), which store the state of said static digital control signal a predetermined number of times. And a further flip-flop (9) synchronized by the dynamic digital control signal is provided, and the static control signal identifies a data item of the data stream characterizing the mode of operation of the data frame receiver. And the dynamic control signal is a data stream, data frame receiver. Side detectors (10, 11) are provided for synchronizing a circuit for selecting a data item characterizing the mode of operation of said dynamic digital control signal, the output signal of said detector being , Connected to the set input (R) of said another flip-flop, which is connected as a frequency divider, said another flip-flop and said two flip-flops being clocked by the same clock signal (T32N), The output signal of the two flip-flops and the inverted output signal are logically connected to the output signal of the other flip-flop and the inverted output signal, and a logical connection circuit (3, 4, 6, 7, 8, 8) Circuit device characterized by being gated by a window signal (FE).
のフリップフロップに対するクロック信号は、第１の時
間間隔において生じる第１の補助信号（G9）と論理結合
されておりかつ前記別のフリップフロップのセット入力
側に供給される前記信号は第２の補助信号（G89）と論
理結合されており、該第１の補助信号（G9）および第２
の補助信号（G89）は相互に時間がずらされている 請求項３記載の回路装置。4. The clock signal for said two flip-flops and said another flip-flop is logically coupled to a first auxiliary signal (G9) occurring in a first time interval and said another flip-flop set. The signal supplied to the input is logically coupled to a second auxiliary signal (G89), and the first auxiliary signal (G9) and the second auxiliary signal (G9).
The circuit device according to claim 3, wherein the auxiliary signals (G89) are shifted in time from each other.
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|---|---|---|---|---|
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| JPH06259865A (en) * | 1993-03-05 | 1994-09-16 | Nakamichi Corp | Disk reproducing device |
| US5508994A (en) * | 1993-03-05 | 1996-04-16 | Nakamichi Corporation | Disk player with compact arrangement of a reader and disk storage magazine |
| JPH06259869A (en) * | 1993-03-05 | 1994-09-16 | Nakamichi Corp | Disk reproducing device |
| JP3183744B2 (en) * | 1993-03-05 | 2001-07-09 | ナカミチ株式会社 | Disc player with changer function |
| JP2596255Y2 (en) * | 1993-03-23 | 1999-06-07 | ナカミチ株式会社 | Disc playback device |
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