JP2616809B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、バイポーラ・モス混合型半導体装置に関す
るものである。

（従来の技術） 半導集積回路（LSI）の高集積化，高速化，低消費電
力化が要望される中で、バイポーラLSIの高速性，高駆
動性と、相補型モスLSI（CMOS−LSI）の高集積，低消費
電力という両者の特長を兼ね備えたバイポーラ・相補型
モス混合型LSI（以下、Bi−CMOSLSIと略す）の開発が進
められている。

例えば、特開昭59−94861号公報では、良好なアイソ
レーションを行ない得るBi−CMOS型半導体装置が提案さ
れている。

第３図は、従来のBi−CMOS型半導体装置の断面構造を
示すものである。同図において、P^-型半導体基板21の表
面の一部分に、N⁺型埋込層22を選択拡散により形成し、
さらにP^-型半導体基板21の表面の他の部分にP⁺型埋込層
23を形成したのち、N^-型エピタキシャル層24を形成す
る。そして、N^-型エピタキシャル層24に、P⁺型埋込層23
と接続するＰ型拡散層25を形成する。縦型NPNトランジ
スタは、N⁺型埋込層22上に形成され、コレクタとなるN^-
型エピタキシャル層24の表面から選択拡散により形成さ
れたP⁺型ベース層26と、P⁺型ベース層26内に形成したN⁺
型エミッタ層27から構成されている。NMOSトランジスタ
は、P⁺型埋込層23上に形成され、Ｂ拡散したＰウェル領
域28内にN⁺型ソース・ドレイン領域29と、Ｐウェル領域
28の表面に設けたゲート酸化膜30、そしてゲート電極31
で構成されている。PMOSトランジスタは、Ｎウェル領域
であるN^-型エピタキシャル層24内にP⁺型ソース・ドレイ
ン領域32と、N^-型エピタキシャル層24の表面に設けたゲ
ート酸化膜30、そしてゲート電極31で構成されている。

以上のように構成された従来のBi−CMOS型半導体装置
においては、N^-型エピタキシャル層24下にN⁺型埋込層22
を設けることで、NPNトランジスタのコレクタ直列抵抗
値を低減している。また、Ｐウェル領域28下にもP⁺型埋
込層23を設けることで、ウェル抵抗値が小さくなるた
め、CMOS特有のラッチマップ現象を防ぐことができる。

（発明が解決しようとする課題） 上記従来の構成では、次のような欠点があった。

（１）N⁺型埋込層とP⁺型埋込層は、それぞれ選択拡散に
より形成するので、拡散窓を形成するホトリソグラフィ
ーの工程が必要であり、このため、LSIの製造工程数が
増加する。

（２）NPNトランジスタのコレクタN^-型半導体層は、エ
ピタキシャル成長により形成するので、製造工程でのス
ループットが低く、また、エピタキシャル成長装置の稼
動原価も高いため、LSIの製造原価が増加する。

本発明の目的は、従来の欠点を解消し、簡易な構成で
製造工程数の削減を図り、製造原価の低減が可能なBi−
CMOS型半導体装置を提供することである。

（課題を解決するための手段） 本発明の半導体装置は、一方導電型の半導体基板と、
この半導体基板の一主面の所定領域に設けられた他方導
電型のウェル領域と、半導体基板の全領域でその半導体
基板中に設けられ、ウェル領域の底面と接続した他方導
電型の第２の埋込層と、ウェル領域外で半導体基板中に
設けられ、第２の埋込層より浅い一方導電型の第１の埋
込層と、この第１の埋込層の上面と接続した半導体基板
の表面領域に、他方導電型MISトランジスタおよびこの
表面領域をコレクタとするバイポーラトランジスタをウ
ェル領域に一方導電型MISトランジスタを備えたもので
ある。

（作 用） 本発明は、上記の構造により、各能動素子は第２の埋
込層とウェル領域で分離され、NPNトランジスタはＮ型
半導体基板の表面領域をコレクタ領域として形成されて
いるので、エピタキシャル成長による半導体層を用いず
バイポーラトランジスタを実現でき、LSIの製造工程を
短縮することができる。

（実施例） 本発明の一実施例を第１図および第２図に基づいて説
明する。

第１図は、本発明のBi−CMOS型半導体装置の断面構造
を示すものである。同図において、N^-型半導体基板（こ
こでは単結晶シリコン基板で、以下、Si基板と略す）１
に第１のN⁺型埋込層２と、これよりも深い第２のP⁺型埋
込層３を形成している。ここで、第１および第２の埋込
層2,3は高加速エネルギー（ここでは数MeV程度）のイオ
ン注入により形成されているので、Si基板１表面の不純
物濃度は低く、また、不純物分布のピーク位置も深いた
め、所定の深さ位置に形成することができる。このた
め、Si基板１にはＮ型の表面領域1a,1bが残る。そし
て、第１の埋込層２の領域外のN^-型Si基板１に、第２の
埋込層３と接続するＰ型ウェル領域４を形成する。した
がって、エピタキシャル成長を用いないで、埋込層をも
つウェル構造を実現することができる。

このように、各埋込層およびウェル領域を形成した上
で、Ｐ型ウェル領域４内にN⁺型ソース・ドレイン領域５
を、そしてＰ型ウェル領域４の表面にゲート絶縁膜（こ
こではシリコン酸化膜で、以下、ゲート酸化膜という）
６およびゲート電極（ここでは多結晶シリコン膜で、以
下、Poly−Siゲートという）７を形成してNMOSトランジ
スタを構成し、Si基板１の表面領域1a内にP⁺型ソース・
ドレイン領域８を、そして表面領域1aの表面にゲート酸
化膜６およびPoly−Siゲート７を形成してPMOSトランジ
スタを構成し、第１のＮ型埋込層２上のSi基板１の表面
領域1b内にＰ型活性ベース層９、およびN⁺型埋込層２に
接続するN⁺型コレクタウォール層10を、そしてＰ型活性
ベース層９内にN⁺型エミッタ層５′およびP⁺型外部ベー
ス層８′を形成してNPNトランジスタを構成している。

第１図において、11は素子分離絶縁膜（ここではシリ
コン酸化膜で、以下、SiO₂膜という）、12は層間絶縁膜
（ここではPSG膜）、13はアルミニウム配線（ここではA
l−Si合金膜）であり、素子分離SiO₂膜11下のP⁺型埋込
層３およびＰ型ウェル領域４は素子分離領域である。

以上のように構成された本実施例によれば、第２のP⁺
型埋込層３はSi基板１の全領域に形成するので、ホトリ
ソグラフィーの工程が必要であり、このため、LSIの製
造工程数が削減できる。そして、NPNトランジスタはSi
基板１の表面領域1bをコレクタとして形成するので、エ
ピタキシャル成長を用いないため、製造工程のスループ
ットが高いので、LSIの製造原価を低減できる。

次に、本実施例の半導体装置の製造方法について説明
する。第２図（Ａ）〜（Ｃ）は、第１図に示したBi−CM
OS型半導体装置の製造方法を示す工程断面図である。

（Ａ）Si基板１の表面にSiO₂膜14を形成したのち、ホト
レジスト膜15を約３μｍの厚さで形成する。そののち、
ホトリソ技術を用いて、PMOSトランジスタおよびNPNト
ランジスタ形成領域のホトレジスト膜15を開口したの
ち、これをマスクにして燐（Ｐ）を高加速エネルギー
で、例えば１〜2MeVで（５〜20）×10¹³イオン注入す
る。こうすると、約１〜２μｍの深さをピークＰに打ち
込まれる。

（Ｂ）次に、ホトレジスト膜を除去したのち、SiO基板
１に結晶性回復の熱処理を、例えば1000〜1050℃で行な
う。こうすると、所定領域に第１のN⁺型埋込層２が形成
される。そののち、Si基板１の全領域にボロン（Ｂ）を
高加速エネルギーで、例えば１〜2MeVで（１〜５）×10
¹³イオン注入する。こうすると、約２〜３μｍの深さを
ピークにＢが打ち込まれる。そののち、Si基板１に結晶
性回復の熱処理を行なうと、第１の埋込層２より深い第
２のP⁺型埋込層３が形成される。

（Ｃ）次に、第１の埋込層２の形成領域外のNMOSトラン
ジスタ形成領域および素子分離領域に、選択拡散を用い
てＰ型ウェル領域４を形成する。こうすると、Si基板１
には第１のN⁺型埋込層２上に、第２のP⁺型埋込層３およ
びＰ型ウェル領域４で分離されたＮ型の表面領域1a,1b
が残る。

以下、周知の技術を用いて素子分離SiO₂膜11を形成
し、Ｎ型の表面領域1bにNPNトランジスタを構成するＰ
型活性ベース層９とN⁺型エミッタ層５′とN⁺型コレクタ
ウォール層10と外部ベース層８′を形成し、また、Ｎ型
の表面領域1aにPMOSトランジスタを構成するP⁺型ソース
・ドレイン領域８とゲート酸化膜６とPoly−Siゲート７
を形成し、Ｐ型ウェル領域４にNMOSトランジスタを構成
するN⁺型ソース・ドレイン領域５とゲート酸化膜６とPo
ly−Siゲート７を形成し、層間用のPSG膜12を形成し、
コンタクト窓を開口したのち、Al配線13を形成して、第
１図のBi−CMOS型半導体装置を構成することができる。

なお、本実施例において、第１のN⁺型埋込層は燐
（Ｐ）を用いて形成したが、砒素（As）あるいはアンチ
モン（Sb）を用いてもよい。さらに、ホトレジスト膜は
注入マスクとして用いているため、他の堆積被膜あるい
は塗布被膜を用いてもよい。

（発明の効果） 本発明によれば、簡易な構成で半導体装置の製造工程
数を削減することができ、したがって、製造原価の低減
可能なBi−CMOS型半導体装置が実現でき、その実用上の
効果は極めて大である。

【図面の簡単な説明】

第１図は本発明の一実施例における半導体装置の断面
図、第２図は同製造方法の要部を示す断面図、第３図は
従来の半導体装置の断面図である。 １……N^-型半導体基板、２……第１のN⁺型埋込層、３第
２のP⁺型埋込層、４……Ｐ型ウェル領域、５……N⁺型ソ
ース・ドレイン領域、５′……Ｎ型^＋エミッタ層、６…
…ゲート絶縁膜、７……ゲート電極、８……P⁺型ソース
・ドレイン領域、８′……P⁺型外部ベース層、９……Ｐ
型活性ベース層、10……N⁺型コレクタウォール層、11…
…素子分離絶縁膜、12……層間絶縁膜、13……アルミニ
ウム配線、14……SiO₂膜、15……ホトレジスト膜。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】一方導電型の半導体基板と、前記半導体基
   板の一主面の所定領域に設けられた他方導電型のウェル
   領域と、半導体基板の全領域でその半導体基板中に設け
   られ、前記ウェル領域の底面と接続した他方導電型の第
   ２の埋込層と、前記ウェル領域外で前記半導体基板中に
   設けられ、前記第２の埋込層より浅い一方導電型の第１
   の埋込層と、前記第１の埋込層の上面と接続した前記半
   導体基板の表面領域および前記ウェル領域にそれぞれ形
   成される能動素子を備えたことを特徴とする半導体装
   置。
2. 【請求項２】半導体基板の表面領域に形成される能動素
   子は他方導電型MISトランジスタおよびこの表面領域を
   コレクタとするバイポーラトランジスタで、ウェル領域
   に形成される能動素子は一方導電型MISトランジスタで
   ある請求項（１）記載の半導体装置。
3. 【請求項３】第１および第２の埋込層は高加速エネルギ
   ー（ここでは数MeV程度）のイオン注入により形成され
   ている請求項（１）記載の半導体装置。