JP2940547B2 - モスパワートランジスタの過電圧保護装置 - Google Patents
モスパワートランジスタの過電圧保護装置Info
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Description
散型MOS(モス)パワートランジスタ(VD−MO
S)と論理回路とを内蔵した構成要素に関する。より詳
細には、本発明はVDMOSトランジスタと論理回路の
両方を有した回路の保護回路に関する。
路とを結合した構成要素の一部の概略図を示している。
この構成要素にはN+型基板2の上に形成されたN型エ
ピタキシャル層1が一般に形成されたN型基板を含んで
いる。パワートランジスタは右手部分に形成され、論理
井戸が左手部分に形成されている。
互いに接続された同じセルの1組を含んでいる。各セル
はP型の井戸4と、より十分にドーピングされている中
央部分5とを含んでいる。N型リング6は該井戸の上側
部分に形成されている。N型リングの外側周辺部分をP
型井戸の周辺部分と分離する部分は絶縁ゲート8でコー
ティングされている。N型リング6は井戸の中央部分5
と同じくメタライゼーション9でコーティングされてい
る。全てのゲート8はゲート端子Gに接続され、全ての
メタライゼーション9はソース端子Sに接続されてい
る。この構造体の下側表面はドレインメタライゼーショ
ンDでコーティングされている。従って、ゲート信号が
加えられた時、電流は端子Dから端子Sに流れやすい。
より詳細には、該電流は絶縁ゲートの下に形成されたチ
ャネルを通りN領域1と2からN領域6に流れやすい。
この構造体が一般に使用されているのは、該ドレインが
ソースに対し正の電位にバイアスされているからであ
る。
トランジスタはデジタル化された構造体を有することが
出来る。この時、領域6は“リング”ではない。しか
し、この用語は以下でも使用し考察を簡単にする。
に形成されている。ドレイン、ソース、及びゲート端子
d,s,gを有する基本的なモストランジスタが該井戸
10の中にある。これは論理井戸の中に形成される構成
要素の例である。
ジスタが阻止、即ちオフ状態に切り替わる段階の間に正
の高い過電圧がドレインとソースの間に存在し易い。こ
の様な過電圧は降伏ではなく基板1と井戸10の間に接
合を生じ、この井戸の中に形成された論理構成要素を破
壊し易い。この現象を避けるため、この様な過電圧が発
生する時、直ちにパワートランジスタを再度オンにし該
過電圧を該パワートランジスタを通して放出させること
が知られている。しかし、この周知の解決策は以下に記
載する幾つかの欠点を有している。
示しており、過電圧がパワートランジスタに発生する可
能性がある。入力電圧Vinは変圧器の一次側20に加え
られ、該変圧器の二次側21はダイオード23を通りコ
ンデンサ22に接続されている。出力電圧Vout はコン
デンサ22の両端で可変である。変圧器の二次側20の
第2の端子は集積された構成要素を通り接地されてい
る。該集積された構成要素には垂直モスパワートランジ
スタTPと論理回路27とが含まれている。この論理回
路には、図1の構成要素の下側の表面に対応した該パワ
ートランジスタのドレイン端子と、接地の端子と、制御
信号を受ける少なくとも1つの入力端子28と、が含ま
れている。この論理回路27は特にパワートランジスタ
のゲートを制御する事を意味している。
者により良く知られている。この動作はパワートランジ
スタTPを周期的に切り替えることからなる。
る動作を図3に関連して記載している。図3は時間の関
数としてパワートランジスタのドレイン電圧VDと、該
構成要素を一般に流れる電流IDとを示している。
は、パワートランジスタは阻止され、その間の電圧は電
圧Vinに等しい。次に、パワートランジスタは時間t
2までオンになり時間t2でオフになることを要求され
る。通常、この構成要素の電圧はVin+(Vout+
VF)(np/ns)の値まで増加する。ここに、V
inは変圧器の一次側の電圧を示し、Voutは変圧器
の二次側の電圧であリ、VFはダイオード23の順電圧
低下であり、np/nsは変圧器の変圧比である。従っ
て、時間t3で変圧器が消磁すると、該電圧は値Vin
に低下する。
変圧器即ち変圧器の接続線に関連した一定の寄生インダ
クタンスを有することと、時間t2の直後に大きな過電
圧があることである。パワートランジスタはオフの段階
になるので、この過電圧により該構成要素の一番脆弱な
部分に、即ち基板と論理井戸の接合を通して電流が発生
する可能性がある。この様な過負荷により、前に示した
様に構成要素が破壊される。
従来の技術により提供されている。これらの解決策の幾
つかは一次巻き線の両端に、又はパワー構成要素の両端
にコンデンサを使用し過電圧をスムースにしている。こ
の解決策は外部構成要素が必要であること、切り替えが
遅くなること、及び該構成要素内のエネルギー損失が増
加すること、の欠点がある。他の解決策ではパワー構成
要素と並列にツェナーダイオードを配置し過負荷を吸収
しているが、この方法も外部構成要素を使用することが
必要である。更に、このツェナーダイオードはパワー構
成要素とその論理回路を含んだモノリシック構造に集積
されているが、使用されているツェナーダイオードは比
較的大きく、シリコン表面であるため高価である。
を使用して構成している。このツェナーダイオードZは
パワートランジスタTPの破壊閾値より低い保護閾値を
有し、ツェナーのオンによりパワートランジスタもオン
する様に接続されている。例えば、パワートランジスタ
TPの制御回路はトランジスタTPのゲートとソースの
間に接続された電流源40と、この電流源に並列でパワ
ートランジスタTPがオフになる時該電流源を短絡する
様にされているモストランジスタ41を含んでいる。整
流用ダイオードdと直列なツェナーダイオードZはパワ
ートランジスタのドレインとゲートの間に接続されてい
る。ダイオードZとdの間の接続点は論理回路42を通
りトランジスタ41のゲートに接続されている。該論理
回路42は該ツェナーダイオードが過電圧の後導通にな
る時このトランジスタ41をオフにするため使用されて
いる。この制御回路については詳細に記載しない。それ
は、この制御回路はパワートランジスタのドレイン電圧
を検出するツェナーダイオードにより制御を再開できる
一例であるからである。
オードZは基板1の上に形成されたP型領域50により
形成されている。このツェナーダイオードのアノードメ
タライゼーションはダイオードdを通りパワートランジ
スタのゲートに接続されている。このダイオードdは実
際には井戸10の中に含まれた論理回路の構成要素の中
に集積されることが好ましいことは勿論である。
Pのドレインの電圧VDを示す図6に図示する欠点を有
している。前述の様に、トランジスタTPは時間t0と
t1の間でオフとなり、次に時間t2でオフになること
が求められていると仮定している。従って、ドレインの
電圧は電圧VZになるまで増加し、次に電力構成要素が
オンになりその電圧を制限してこの値VZになる。前の
図3で破線で示した段階が繰り返される。トランジスタ
TPにかかる電圧の早い変化によりツェナーダイオード
内に容量性の電流が生ずる。この電流によりトランジス
タTPのゲートが再充電する様になり、阻止の割合が減
少する。
傾斜が以前のものよりかなり小さいこと、即ち阻止期間
がかなり長くロスが増加することである。これは出来る
だけ応答時間を早くしたスイッチモード電力供給回路を
実現しようとする時欠点であることは勿論である。該傾
斜の増加はツェナーダイオードZにかかる漂遊容量があ
ることによる。この漂遊容量は図4の破線で示してい
る。
ジスタの切り替え速度を保ちながら垂直モストランジス
タと論理回路とを含んだ構成要素をドレインの過電圧に
対し保護する保護回路を提供することを目的とする。
発明の特徴は、垂直モスパワートランジスタ(TP)と
論理構成要素を含む集積回路に対する保護装置におい
て、該集積回路の第1のタイプの導電性の基板(1、
2)が前記モスパワートランジスタのドレインに対応
し、前記論理構成要素が前記基板の上側表面の上の第2
のタイプの導電性の少なくともひとつの井戸(10)の
中に構成され、第1のツェナーダイオード(Z1)がも
うけられ、その第1の端子は前記基板に対応しその第2
の端子は基板の中の第2のタイプの導電性の領域に対応
し、前記第1のツェナーダイオードと同じ極性でこれよ
り高いアバランシェ電圧をもつ第2のツェナーダイオー
ド(Z2)がもうけられ、第1及び第2のツェナーダイ
オードの各々の第2の端子は論理回路(L)を介して前
記パワートランジスタを再スタートする回路に接続さ
れ、前記論理回路(L)は該回路の一方の入力が高く他
方の入力と異なる時のみ導通状態となる保護装置にあ
る。
ナーダイオードのアバランシェ電圧は構成要素の降伏電
圧にほぼ等しい。
参照番号で示している。更に、半導体の構成要素の種々
の断面図では、通常行う様に種々の部分の大きさは縮尺
通りに描いておらず任意に拡大しており図の理解を容易
にしている。
従来の技術の構造と同じく、垂直モスパワートランジス
タと論理回路を含む構成要素が高い過電圧を受けた時該
構成要素のパワートランジスタを再びオンにすることで
ある。前述の実施例の様に、本発明では該構成要素の降
伏電圧より少しでも低い保護電圧を検出し、この保護電
圧に到達するとすぐパワートランジスタTPを再びオン
にすることを提示している。
インDに2つのツェナーダイオードZ1とZ2を接続す
ることにより該検出を実現しており、より詳細にはドレ
インがNタイプの前述の記載の場合該ドレインに接続さ
れているのはツェナーダイオードのカソードである。ツ
ェナーダイオードZ1とZ2のアノードは論理回路Lを
通して接続されている。該論理回路Lは該電圧が該ツェ
ナーダイオードの一方の閾値を超える時パワートランジ
スタを再びオンにする信号を発生する。より詳細には、
該ツェナーダイオードの一方、例えばツェナーダイオー
ドZ1が選ばれそのアバランシェ電圧は所要の保護電圧
に等しくなる。第2のツェナーダイオードZ2はより高
いアバランシェ電圧、例えば該論理構成要素の井戸と同
じアバランシェ電圧を有する。
つの入力が等しい時は出力信号を発生せず、入力の一方
が他方の入力と同じか又は高いとすぐに出力信号を発生
する。この論理回路はツェナーダイオードZ1とZ2を
通り流れる電流を比較している。ツェナーダイオードZ
1の電流がダイオードZ2の電流より高い時、回路Lは
パワートランジスタTPを再度オンにする信号を発生す
る。実際には、論理回路Lは論理井戸10に内蔵される
ことが好ましく、この井戸のみ外に示し図面の記載を簡
単にしている。
は、例えば図5に示すダイオードZの様に実現できる。
即ちエピタキシャル層1の中に形成されたP領域で形成
することができる。これらのツェナーダイオードは同じ
表面積を有し同じ漂遊容量C1とC2を示しているが、
得られるアバランシェ電圧が異なっている。この異なる
アバランシェ電圧は例えばツェナーダイオードの一方の
P領域を他のツェナーダイオードよりもより多くドーピ
ングすること、又はより深くすることにより得られる。
従って、パワートランジスタの切り替え段階の始めで
は、即ち図3又は図6の時間t2の後では、2つのツェ
ナーダイオードのアノード電圧は漂遊容量の影響のもと
で同時に増加するが、これらの電圧は制御回路に反射さ
れない。これは論理回路Lは2つの入力が等しい時出力
を出さないからである。パワートランジスタにかかる電
圧の立ち上がり時間はこの様に図3の立ち上がり時間と
同じであり、図6の場合の様にゆっくりでない。アバラ
ンシェ電圧がより小さい(保護閾値に対応した)ツェナ
ーダイオードが導通したときのみ、図6に関して記載し
た方法と同じく装置が動作を開始する。図4,図5及び
図6に記載した集積保護回路の利点はこの様にオフ状態
への切り替え時間がゆっくりになる欠点を有すること無
く実現することが出来ることである。
トに該回路を接続する方法の種々の変更、修正及び改善
を当業者は行うことが出来る。
して、モストランジスタの井戸と同様な要素から作られ
るツェナーダイオードは参考文献である米国特許番号第
5543645号に記載されている。2つのツェナーダ
イオードが異なる閾値電圧を有し漂遊がほぼ等しいもの
を選ぶことが行われる。
善はこの開示の一部であり本発明の精神及び範囲内であ
る。従って、前述の記載は1例であり、これに制限され
るものではない。
す。
る。
1の構成要素の他の基板の側面図を示す。
線を示す。
Claims (2)
- 【請求項1】 垂直モスパワートランジスタ(TP)と
論理構成要素を含む集積回路に対する保護装置におい
て、 該集積回路の第1のタイプの導電性の基板(1、2)が
前記モスパワートランジスタのドレインに対応し、 前記論理構成要素が前記基板の上側表面の上の第2のタ
イプの導電性の少なくともひとつの井戸(10)の中に
構成され、 第1のツェナーダイオード(Z1)がもうけられ、その
第1の端子は前記基板に対応しその第2の端子は基板の
中の第2のタイプの導電性の領域に対応し、 前記第1のツェナーダイオードと同じ極性でこれより高
いアバランシェ電圧をもつ第2のツェナーダイオード
(Z2)がもうけられ、 第1及び第2のツェナーダイオードの各々の第2の端子
は論理回路(L)を介して前記パワートランジスタを再
スタートする回路に接続され、 前記論理回路(L)は該回路の一方の入力が高く他方の
入力と異なる時のみ導通状態となることを特徴とする、
保護装置。 - 【請求項2】 第2のツェナーダイオードのアバランシ
ェ電圧が前記集積回路の降伏電圧にほぼ等しいことを特
徴とする請求項1に記載の保護装置。
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