JP2939563B2 - Semiconductor device for light valve substrate - Google Patents
Semiconductor device for light valve substrateInfo
- Publication number
- JP2939563B2 JP2939563B2 JP23621790A JP23621790A JP2939563B2 JP 2939563 B2 JP2939563 B2 JP 2939563B2 JP 23621790 A JP23621790 A JP 23621790A JP 23621790 A JP23621790 A JP 23621790A JP 2939563 B2 JP2939563 B2 JP 2939563B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- substrate
- single crystal
- crystal thin
- light valve
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は直視型表示装置や投影型表示装置等に用いら
れる平板型光弁の駆動基板に関し、特に半導体集積回路
の形成された駆動基板に関する。かかる駆動基板は、例
えば液晶パネルの組み立てに用いられアクティブマトリ
スク型の光弁装置を構成する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a driving substrate of a flat light valve used for a direct-view display device, a projection display device, and the like, and more particularly, to a driving substrate on which a semiconductor integrated circuit is formed. . Such a drive substrate is used for assembling a liquid crystal panel, for example, and constitutes an active matrix type light valve device.
本発明の理解を容易にする為に、先ず簡単に従来のア
クティブマトリスク装置の原理を説明する。アクティブ
マトリスク装置は行列状に配置された画素群から構成さ
れている。基板表面には画素に対応してスイッチ素子群
が設けられており、特定の画素を選択する場合には対応
するスイッチ素子を導通させ、非選択的においてはスイ
ッチ素子を非導通状態にしておく。このスイッチ素子は
液晶パネルからなるアクティブマトリスク装置のガラス
基板上に形成される。従って、スイッチ素子の薄膜化技
術が重要である。この素子として通常絶縁ゲート電界効
果型の薄膜トランジスタが用いられる。以下、本明細書
においてはこの型のトランジスタを薄膜MOSFETと称す
る。To facilitate understanding of the present invention, first, the principle of a conventional active matrix device will be briefly described. The active matrix device is composed of a group of pixels arranged in a matrix. A switch element group is provided on the surface of the substrate for each pixel. When a specific pixel is selected, the corresponding switch element is turned on, and when it is not selected, the switch element is turned off. This switch element is formed on a glass substrate of an active matrix device composed of a liquid crystal panel. Therefore, a technique for reducing the thickness of the switch element is important. As this element, an insulated gate field effect thin film transistor is usually used. Hereinafter, this type of transistor is referred to as a thin-film MOSFET in this specification.
従来、アクティブマトリスク装置においては、薄膜MO
SFETはガラス基板上に堆積された非晶質シリコン薄膜あ
るいは多結晶シリコン薄膜の表面に形成されていた。非
晶質シリコン薄膜は真空蒸着又はスパッタリングによ
り、又多結晶シリコン薄膜は化学気相成長法を用いて、
ガラス基板上に容易に堆積できるので、比較的大画面の
アクティブマトリスク装置を製造するのに適している。Conventionally, in active matrix devices, thin-film MO
The SFET was formed on the surface of an amorphous silicon thin film or a polycrystalline silicon thin film deposited on a glass substrate. Amorphous silicon thin film is formed by vacuum deposition or sputtering, and polycrystalline silicon thin film is formed by chemical vapor deposition.
Since it can be easily deposited on a glass substrate, it is suitable for manufacturing an active matrix device having a relatively large screen.
従来の非晶質シリコン薄膜あるいは多結晶シリコン薄
膜を用いたアクティブマトリスク装置は比較的容易に大
面積の画像面を形成する事ができるので広く直視型表示
装置に用いられている。しかしながら、アクティブマト
リスク装置の微細化及び画素の高密度化には必ずしも適
していない。最近、直視型表示装置とは別に微細化され
た高密度の画素を有する超小型表示装置あるいは光弁装
置に対する要求が高まってきている。かかる超小型光弁
装置は例えば投影型画像装置の一次画像形成面として利
用さて、投影型のハイビジョンテレビとして応用可能で
ある。この様な超小型光弁装置を製造する為には、ミク
ロンオーダの寸法を有する画素電極及びサブミクロンオ
ーダの寸法を有するスイッチ素子を形成する必要があ
る。A conventional active matrix device using an amorphous silicon thin film or a polycrystalline silicon thin film can be used to form a large-area image surface relatively easily, and is therefore widely used in a direct-view display device. However, it is not necessarily suitable for miniaturization of active matrix devices and high density of pixels. In recent years, there has been an increasing demand for ultra-small display devices or light valve devices having miniaturized high-density pixels separately from direct-view display devices. Such an ultra-small light valve device is used as, for example, a primary image forming surface of a projection type image device, and can be applied as a projection type high vision television. In order to manufacture such a miniature light valve device, it is necessary to form a pixel electrode having a size on the order of microns and a switch element having a size on the order of submicrons.
しかしながら、従来の非晶質あるいは多結晶シリコン
薄膜を用いた場合には、微細半導体加工技術（以下LSI
製造技術と称する）を利用してサブミクロンの素子寸法
を有する薄膜MOSFETを形成する事は不可能である。例え
ば、非晶質シリコン薄膜の場合にはその成膜温度が300
℃程度である為、LSI製造技術に必要な高温処理を実施
する事ができない。又、多結晶シリコン薄膜の場合に
は、結晶粒子の大きさが数μｍ程度である為、必然的に
薄膜MOSFETの微細化が制限される。又、多結晶シリコン
薄膜の成膜温度は600℃程度であり、1000℃以上の高温
処理を要するLSI製造技術を十分に適用する事は不可能
である。以上に述べた様に、従来の非晶質又は多結晶シ
リコン薄膜を用いた光弁基板用半導体装置においては、
通常の半導体集積回路素子と同程度の集積密度及びチッ
プ寸法を実現する事が極めて困難であるという問題点が
あった。However, when a conventional amorphous or polycrystalline silicon thin film is used, fine semiconductor processing technology (hereinafter referred to as LSI
It is impossible to form a thin-film MOSFET having a submicron element size by using a manufacturing technique. For example, in the case of an amorphous silicon thin film, the deposition temperature is 300
Since the temperature is on the order of ° C, high-temperature processing required for LSI manufacturing technology cannot be performed. Further, in the case of a polycrystalline silicon thin film, since the size of the crystal grains is about several μm, miniaturization of the thin film MOSFET is necessarily limited. Further, the film forming temperature of a polycrystalline silicon thin film is about 600 ° C., and it is impossible to sufficiently apply an LSI manufacturing technique that requires a high temperature treatment of 1000 ° C. or more. As described above, in a conventional semiconductor device for a light valve substrate using an amorphous or polycrystalline silicon thin film,
There is a problem that it is extremely difficult to realize an integration density and a chip size almost equal to those of a normal semiconductor integrated circuit device.
上述した従来の技術の問題点に鑑み、本発明はLSI製
造技術を直接用いて形成される微細且つ高密度の薄膜MO
SFETからなるスイッチ素子群を有する光弁基板用半導体
装置を提供する事を一般的な目的とする。In view of the above-mentioned problems of the prior art, the present invention provides a fine and high-density thin film MO that is formed directly using LSI manufacturing technology.
It is a general object to provide a semiconductor device for a light valve substrate having a switch element group composed of SFETs.
ところでスイッチ素子の微細化を行なった場合、その
耐圧性が問題となる。即ち、光弁装置あるいはアクティ
ブマトリスク装置の各画素には比較的高電圧の駆動信号
が印加される。従って、各画素の選択給電を行なうスイ
ッチ素子もかかる高電圧駆動信号に耐えるものでなけれ
ばならない。従って、本発明は特別に高耐圧構造を有す
るスイッチ素子用MOSFETが微細且つ高密度に集積された
光弁基板用半導体装置を提供する事を特徴的な目的とす
る。By the way, when a switch element is miniaturized, its withstand voltage becomes a problem. That is, a relatively high voltage drive signal is applied to each pixel of the light valve device or the active matrix device. Therefore, the switch element for selectively supplying power to each pixel must also withstand such a high-voltage drive signal. Accordingly, an object of the present invention is to provide a semiconductor device for a light valve substrate in which MOSFETs for a switching element having a particularly high withstand voltage structure are finely and densely integrated.
上述した一般的及び特徴的目的を達成する為に、本発
明にかかる光弁基板用半導体装置は特殊な二相構造を有
する積層基板が用いられる。この積層基板は、電気絶縁
性の基板の表面に形成された半導体単結晶薄膜を有す
る。この半導体単結晶薄膜は例えばLSI製造技術に用い
られる高品質のシリコンウェハを研摩等により薄膜化し
たものである。基板の表面には画素電極群が形成されて
いるとともに、該半導体単結晶薄膜には、各画素電極に
対して選択給電を行なう為のスイッチ素子群が形成され
ている。該スイッチ素子群はLSI製造技術が直接適用可
能な半導体単結晶薄膜に対して集積的且つ高密度で形成
されている。スイッチ素子群は、MOSFETからなり、特に
比較的高電圧の駆動信号に耐える為特殊な高耐圧構造を
有している。In order to achieve the above-mentioned general and characteristic objects, a semiconductor device for a light valve substrate according to the present invention uses a laminated substrate having a special two-phase structure. This laminated substrate has a semiconductor single crystal thin film formed on the surface of an electrically insulating substrate. This semiconductor single crystal thin film is obtained by polishing a high-quality silicon wafer used in LSI manufacturing technology, for example, by polishing or the like. A pixel electrode group is formed on the surface of the substrate, and a switch element group for selectively supplying power to each pixel electrode is formed on the semiconductor single crystal thin film. The switch element group is formed in an integrated and high-density manner on a semiconductor single crystal thin film to which LSI manufacturing technology can be directly applied. The switch element group is made of a MOSFET and has a special high withstand voltage structure to withstand a drive signal of a relatively high voltage.
上述した様に、本発明によれば、半導体単結晶薄膜が
被覆された電気絶縁性の基板を用いており、且つ該半導
体単結晶薄膜は半導体単結晶バルクかならるLSI製造用
シリコンウェハと同等の高品質を有している。従ってか
かる半導体単結晶薄膜にLSI製造技術を駆使して画素電
極群及びスイッチ素子群を集積的に高密度で形成するこ
とができる。この結果得られる光弁基板用半導体装置の
チップは極めて高い画素密度及び素子密度を有しており
超小型高精細の光弁装置例えばアクティブマトリスク液
晶装置を構成できる。As described above, according to the present invention, an electrically insulating substrate coated with a semiconductor single-crystal thin film is used, and the semiconductor single-crystal thin film is equivalent to a silicon wafer for LSI manufacturing, which can be a semiconductor single-crystal bulk. Has high quality. Therefore, a pixel electrode group and a switch element group can be formed on such a semiconductor single crystal thin film in an integrated manner at a high density by making full use of the LSI manufacturing technology. The resulting chip of the semiconductor device for a light valve substrate has an extremely high pixel density and element density, and can constitute a microminiature high definition light valve device, for example, an active matrix liquid crystal device.
加えて、スイッチ素子群を構成するMOSFETは高耐圧構
造を有し、微細化されたにも拘らず光弁装置の画素に印
加される比較的高電圧の駆動信号に耐える事ができる。
例えば、MOSFETは、基板と半導体単結晶薄膜との界面か
ら離間して形成されたソース領域及びドレイン領域を具
備しており、いわゆるバックチャネルを有効に防止する
事のできる耐圧構造を有している。あるいは、該MOSFET
は、そのチャネル領域の両端に存する低不純物濃度のソ
ース領域及びドレイン領域と、これら領域の各々に連接
する高不純物濃度のソース領域及びドレイン領域とを備
えたいわゆるLDD型の耐圧構造を有する。この為、パン
チスルーや短チャネル効果等を有効に防止する事ができ
る。さらには、該MOSFETは、そのソース領域を介して半
導体単結晶薄膜の電位固定が可能なバッティングコンタ
クト構造を備えている。半導体単結晶薄膜の電位を固定
する事によりトランジスタの耐圧特性が向上する。In addition, the MOSFET constituting the switch element group has a high breakdown voltage structure, and can withstand a relatively high-voltage drive signal applied to the pixel of the light valve device despite being miniaturized.
For example, a MOSFET includes a source region and a drain region formed apart from an interface between a substrate and a semiconductor single crystal thin film, and has a withstand voltage structure that can effectively prevent a so-called back channel. . Alternatively, the MOSFET
Has a so-called LDD-type breakdown voltage structure including a low impurity concentration source region and a drain region at both ends of the channel region, and a high impurity concentration source region and a drain region connected to each of these regions. Therefore, punch-through, short channel effect, and the like can be effectively prevented. Further, the MOSFET has a butting contact structure capable of fixing the potential of the semiconductor single crystal thin film via its source region. By fixing the potential of the semiconductor single crystal thin film, the breakdown voltage characteristics of the transistor are improved.
以下図面を参照して本発明の好適な実施例を詳細に説
明する。第１図は、光弁基板用半導体装置の一画素部分
を拡大した模式的平面図である。電気絶縁性の基板の表
面には半導体単結晶薄膜例えばシリコン単結晶薄膜１が
被覆されている。シリコン単結晶薄膜１の表面には、高
耐圧構造を有するMOSFET2が形成されている。該MOSFET2
はソース領域Ｓとドレイン領域Ｄとを有している。両領
域Ｓ及びＤの間にはチャネル領域Ｃが形成されている。
チャネル領域Ｃの上にはゲート絶縁膜を介してゲート電
極Ｇが重ねられている。さらに、基板表面には画素を規
定する画素電極３が形成されている。この画素電極３と
高耐圧MOSFET2のドレイン領域Ｄとはコンタクトホール4
aを介して互いに電気的に接続されている。又、基板表
面には信号線５が形成されており、コンタクトホール4b
を介して高耐圧MOSFET2のソース領域Ｓに電気的に接続
されている。さらに、走査線６が形成されており、その
一部が延設されゲート電極Ｇを構成している。Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is an enlarged schematic plan view of one pixel portion of a semiconductor device for a light valve substrate. The surface of the electrically insulating substrate is covered with a semiconductor single crystal thin film, for example, a silicon single crystal thin film 1. On the surface of the silicon single crystal thin film 1, a MOSFET 2 having a high breakdown voltage structure is formed. MOSFET2
Has a source region S and a drain region D. A channel region C is formed between the two regions S and D.
A gate electrode G is overlaid on the channel region C via a gate insulating film. Further, a pixel electrode 3 for defining a pixel is formed on the surface of the substrate. The pixel electrode 3 and the drain region D of the high breakdown voltage MOSFET 2 are
They are electrically connected to each other via a. The signal line 5 is formed on the surface of the substrate, and the contact hole 4b is formed.
Is electrically connected to the source region S of the high voltage MOSFET 2 via Further, a scanning line 6 is formed, and a part of the scanning line 6 is extended to form a gate electrode G.
次に第２図ないし第４図（Ｂ）を参照して、高耐圧MO
SFET2の具体的構成例を詳細に説明する。第２図は、バ
ックチャネル防止型の高耐圧構造MOSFET2を形成した例
である。透明な電気絶縁性の基板例えば石英ガラス基板
７の表面にはシリコン単結晶薄膜１が被覆されている。
このシリコン単結晶薄膜１を選択的に熱酸化し素子領域
を囲む様にフィールド酸化膜８を形成する。シリコン単
結晶薄膜１は完全に熱酸化されるので素子分離領域８は
実質的に透明な二酸化シリコンで構成される事となる。
素子領域に残されたシリコン単結晶薄膜１の表面部分に
は浅い不純物拡散層からなるソース領域Ｓ及びドレイン
領域Ｄが形成されている。この両領域の不純物拡散深度
は、基板７とシリコン単結晶薄膜１との界面に達してお
らず両領域Ｓ及びＤはこの界面から離間している。両領
域の間に形成されたチャネル領域Ｃの上側には、ゲート
絶縁膜９を介してゲート電極Ｇが形成されている。さら
に、フィールド酸化膜８の表面にはITO等からなる透明
な画素電極３が形成されている。この画素電極３の一端
はコンタクトホール4aを介してドレイン領域Ｄに電気的
に接続している。又、走査線６も形成されており、コン
タクトホール4bを介してソース領域Ｓに電気的に接続さ
れている。最後に、石英ガラス基板７は透明な保護膜10
によって全体が被覆される。この例においては、互いに
積層されている、保護膜10、画素電極３、フィールド酸
化膜８及び石英ガラス基板７が透明であるので、透過型
の画素を構成する事ができる。Next, referring to FIG. 2 to FIG.
A specific configuration example of the SFET 2 will be described in detail. FIG. 2 shows an example in which a back channel prevention type high breakdown voltage MOSFET 2 is formed. The surface of a transparent electrically insulating substrate such as a quartz glass substrate 7 is covered with a silicon single crystal thin film 1.
The silicon single crystal thin film 1 is selectively thermally oxidized to form a field oxide film 8 surrounding the element region. Since the silicon single crystal thin film 1 is completely thermally oxidized, the element isolation region 8 is made of substantially transparent silicon dioxide.
A source region S and a drain region D made of a shallow impurity diffusion layer are formed on the surface of the silicon single crystal thin film 1 left in the element region. The impurity diffusion depth of these two regions does not reach the interface between the substrate 7 and the silicon single crystal thin film 1, and the two regions S and D are separated from this interface. A gate electrode G is formed above a channel region C formed between both regions via a gate insulating film 9. Further, a transparent pixel electrode 3 made of ITO or the like is formed on the surface of the field oxide film 8. One end of the pixel electrode 3 is electrically connected to the drain region D via the contact hole 4a. Further, a scanning line 6 is also formed, and is electrically connected to the source region S via the contact hole 4b. Finally, the quartz glass substrate 7 has a transparent protective film 10
To cover the whole. In this example, since the protective film 10, the pixel electrode 3, the field oxide film 8, and the quartz glass substrate 7, which are stacked on each other, are transparent, a transmissive pixel can be formed.
ところが、従来の光弁基板用半導体装置においては、
真空蒸着又はスパッタリングによって堆積されたシリコ
ン非晶質薄膜あるいは化学気相成長法によって堆積され
たシリコン多結晶薄膜にMOSFETが形成されていた。これ
らの薄膜は極めて薄く不純物拡散層であるソース領域及
びドレイン領域は図の点線で示す様に基板と薄膜の界面
にまで達していた。従って、この界面にいわゆるバック
チャネルを形成してしまい、耐圧性に劣るという問題点
があった。これに対して、本発明においては石英ガラス
基板７の上に研摩されたシリコン単結晶薄膜１が積層さ
れているので、その膜厚は自由に設定できる。従って、
所望の膜厚を有するシリコン単結晶薄膜１の表面部分に
のみ限定して不純物を拡散し浅い接合深度を有するソー
ス領域及びドレイン領域を形成する事ができる。However, in a conventional semiconductor device for a light valve substrate,
MOSFETs have been formed on amorphous silicon thin films deposited by vacuum deposition or sputtering or polycrystalline silicon thin films deposited by chemical vapor deposition. These thin films were extremely thin, and the source region and the drain region, which were impurity diffusion layers, reached the interface between the substrate and the thin film as shown by the dotted line in the figure. Therefore, there is a problem that a so-called back channel is formed at this interface, and the pressure resistance is poor. On the other hand, in the present invention, since the polished silicon single crystal thin film 1 is laminated on the quartz glass substrate 7, the thickness thereof can be freely set. Therefore,
Impurities can be diffused only in the surface portion of the silicon single crystal thin film 1 having a desired film thickness to form a source region and a drain region having a shallow junction depth.
第３図に示す例では、いわゆるLDD構造を有する高耐
圧MOSFETが用いられている。図示する様に、基板７の表
面にはP-型のシリコン単結晶薄膜１が被覆されている。
ここで、P-型とは不純物濃度が比較的低い状態を示す。
このシリコン単結晶薄膜は選択酸化され素子領域を囲む
様にフィールド酸化膜８が形成される。素子領域内にお
いて、高耐圧MOSFET2がLSI製造技術を用いて形成され
る。このMOSFET2はLDD構造を有し、チャネル領域Ｃの両
端には低不純物濃度のN-型ソース領域S1及び低不純物濃
度のN-型ドレイン領域D2とが配置されている。さらに、
ソース領域S1に連接して高不純物濃度のN+型ソース領域
S2が形成されている。一方、ドレイン領域D1に連接し
て、高不純物濃度のN+型ドレイン領域D2が形成されてい
る。従って、MOSFET2はＮ型のLDD構造から構成されてい
る。LDD構造においては、チャネル領域Ｃの両端に低不
純物濃度のソース領域S1とドレイン領域D1とが介在す
る。この為、ホットキャリアの発生を有効に防ぐ事がで
き、絶縁不良の原因となるパンチスルーや短チャネル効
果を有効に抑止している。この結果、MOSFET2の耐圧性
が著しく向上する。なお、第３図の説明において特に触
れなかった構成要素については第２図と同一の参照番号
を付して説明に替える。In the example shown in FIG. 3, a high breakdown voltage MOSFET having a so-called LDD structure is used. As shown in the figure, the surface of the substrate 7 is covered with a P - type silicon single crystal thin film 1.
Here, the P − type indicates a state where the impurity concentration is relatively low.
This silicon single crystal thin film is selectively oxidized to form a field oxide film 8 surrounding the element region. In the element region, a high breakdown voltage MOSFET 2 is formed using an LSI manufacturing technique. This MOSFET 2 has an LDD structure, and a lightly doped N − -type source region S1 and a lightly doped N − -type drain region D2 are arranged at both ends of a channel region C. further,
N + type source region with high impurity concentration connected to source region S1
S2 is formed. On the other hand, an N + -type drain region D2 having a high impurity concentration is formed adjacent to the drain region D1. Therefore, the MOSFET 2 has an N-type LDD structure. In the LDD structure, a low impurity concentration source region S1 and a drain region D1 are interposed at both ends of the channel region C. For this reason, generation of hot carriers can be effectively prevented, and punch-through and short channel effects that cause insulation failure are effectively suppressed. As a result, the breakdown voltage of the MOSFET 2 is significantly improved. Components that are not particularly mentioned in the description of FIG. 3 are denoted by the same reference numerals as in FIG.
次に第４図（Ａ）及び第４図（Ｂ）はいわゆるバッテ
ィングコンタクト構造を有する高耐圧MOSFETの例を示し
ている。第４図（Ａ）はその高耐圧MOSFET2の平面図で
ある。図示する様に、素子領域の左側にはソース領域Ｓ
が形成されており、右側にはドレイン領域Ｄが形成され
ている。ソース領域の中央部にはゲート絶縁膜を介して
ゲート電極Ｇが配設されている。ゲート電極直下のチャ
ネル領域ＣはP-型の不純物拡散層からなる。又、ドレイ
ン領域ＤはN+型の不純物拡散層からなる。さらに、ソー
ス領域ＳもN+型の不純物拡散層からなる。しかしなが
ら、本例においては、ソース領域Ｓの内部において、N+
型不純物拡散層はP+型の不純物拡散層によって左右に分
割されている。そして、ソース領域Ｓに開口されたコン
タクトホール4bはN+型不純物拡散層及びP+型不純物拡散
層の両者を露出する様に配置されている。このコンタク
トホール4bを介してソース領域Ｓは図示しない走査線６
に電気的に接続されている。この為、N+型不純物拡散層
とP+型不純物拡散層は互いに同電位に保持される。一
方、ドレイン領域Ｄにはコンタクトホール4aが開口され
ており、図示しない画素電極との電気的導通をとる。Next, FIGS. 4A and 4B show an example of a high breakdown voltage MOSFET having a so-called batting contact structure. FIG. 4A is a plan view of the high breakdown voltage MOSFET 2. As shown in the figure, the source region S
Are formed, and a drain region D is formed on the right side. A gate electrode G is provided at the center of the source region via a gate insulating film. The channel region C immediately below the gate electrode is formed of a P - type impurity diffusion layer. The drain region D is formed of an N + -type impurity diffusion layer. Further, the source region S is also formed of an N + type impurity diffusion layer. However, in the present example, N +
The type impurity diffusion layer is divided into right and left by a P + type impurity diffusion layer. The contact hole 4b opened in the source region S is arranged so as to expose both the N + -type impurity diffusion layer and the P + -type impurity diffusion layer. The source region S is connected to the scanning line 6 (not shown) through the contact hole 4b.
Is electrically connected to Thus, the N + -type impurity diffusion layer and the P + -type impurity diffusion layer are kept at the same potential. On the other hand, a contact hole 4a is opened in the drain region D to establish electrical continuity with a pixel electrode (not shown).
第４図（Ｂ）は第４図（Ａ）に示すトランジスタをチ
ャネル領域Ｃの長手方向に沿って切断した断面図であ
る。第２図に示すトランジスタの構成要素と同一の構成
要素については同一の参照番号を付している。図示する
様に、ソース領域ＳはN+型の不純物拡散層の他にP+型の
不純物拡散層を含んでいる。従って、素子領域に残され
たP-型のシリコン単結晶薄膜１とこのソース領域領域Ｓ
の内部に形成されたP+型不純物拡散層は同一の導電型で
あり、PN接合を構成せずオーミックに接続されている。
従って、P-型のシリコン単結晶薄膜１はソース領域Ｓと
同電位に保持される。その為、電位変動に起因するホッ
トキャリアの発生を防止する事ができ、絶縁劣化の原因
となるパンチスルーや短チャネル効果を有効に抑止する
事ができる。FIG. 4B is a cross-sectional view of the transistor illustrated in FIG. 4A taken along the longitudinal direction of the channel region C. The same components as those of the transistor shown in FIG. 2 are denoted by the same reference numerals. As shown, the source region S includes an impurity diffusion layer of the P + type to another N + -type impurity diffusion layer. Therefore, the P − type silicon single crystal thin film 1 left in the element region and the source region S
Formed inside the P + -type impurity diffusion layer of the same conductivity type, it is connected to the ohmic without constituting a PN junction.
Therefore, the P − type silicon single crystal thin film 1 is maintained at the same potential as the source region S. Therefore, generation of hot carriers due to potential fluctuation can be prevented, and punch-through and short channel effects that cause insulation deterioration can be effectively suppressed.
次に第５図を参照して、本発明にかかる光弁基板用半
導体装置を用いて構成されたアクティブマトリスク液晶
表示装置を説明する。図示する様に、光弁装置あるいは
アクティブマトリスク液晶表示装置は光弁基板用半導体
装置11と、該半導体装置11に対向配置された対向基板12
と、該半導体装置11と対向基板12との間に配置された電
気光学物質層即ち液晶層13とから構成されている。該半
導体装置11には画素を規定する複数の画素電極３と、所
定の信号に応じて画素電極３を駆動する為のスイッチ素
子即ち高耐圧MOSFET2とが形成されている。複数の画素
電極３はマトリクスを構成する様に行列状に配置されて
いる。又、MOSFET2も個々の画素電極に対応する様に配
置されている。Next, an active matrix liquid crystal display device constituted by using the semiconductor device for a light valve substrate according to the present invention will be described with reference to FIG. As shown in the figure, a light valve device or an active matrix liquid crystal display device includes a light valve substrate semiconductor device 11 and an opposing substrate 12 arranged opposite to the semiconductor device 11.
And an electro-optical material layer, that is, a liquid crystal layer 13 disposed between the semiconductor device 11 and the counter substrate 12. The semiconductor device 11 is formed with a plurality of pixel electrodes 3 for defining pixels and a switch element for driving the pixel electrodes 3 in accordance with a predetermined signal, that is, a high breakdown voltage MOSFET 2. The plurality of pixel electrodes 3 are arranged in a matrix so as to form a matrix. Further, the MOSFETs 2 are also arranged so as to correspond to the individual pixel electrodes.
前述した様に、半導体装置11は石英ガラス基板７とシ
リコン単結晶薄膜１とからなる積層構造を有する。加え
て、石英ガラス基板７の裏面側には偏光板２が接着され
ている。又、その表面側には液晶層13を配向する為の配
向膜14が被覆されている。各MOSFET2のドレイン領域は
対応する画素電極３に接続されており、同じくゲート電
極は走査線６に接続されており、同じくソース電極は信
号線５に接続されている。シリコン単結晶薄膜１にはさ
らにＸドライバ15が集積的に形成されており、列状の信
号線５に接続されている。さらに、Ｙドライバ16も集積
的に形成されており、行状の走査線６に接続されてい
る。本発明によれば、高品質のシリコン単結晶薄膜が用
いられているので、スイッチ素子群に加えて上述したＸ
ドライバ15やＹドライバ16等の周辺回路を同時に高密度
でLSI製造技術により集積する事が可能である。従っ
て、本半導体装置の外部接続用端子の数を著しく減少す
る事ができ、チップサイズの縮小化に寄与している。対
向基板12はガラス担体17と、ガラス担体17の外側面に接
着された偏光板18と、ガラス担体17の内側面に形成され
た対向電極19と、この対向電極19の表面に被覆された配
光膜20とからなる積層構造を有している。As described above, the semiconductor device 11 has a laminated structure including the quartz glass substrate 7 and the silicon single crystal thin film 1. In addition, the polarizing plate 2 is adhered to the back side of the quartz glass substrate 7. An alignment film 14 for aligning the liquid crystal layer 13 is coated on the surface side. The drain region of each MOSFET 2 is connected to the corresponding pixel electrode 3, the gate electrode is connected to the scanning line 6, and the source electrode is also connected to the signal line 5. An X driver 15 is further integratedly formed on the silicon single crystal thin film 1 and connected to the column-shaped signal lines 5. Further, the Y driver 16 is also formed in an integrated manner, and is connected to the row-shaped scanning lines 6. According to the present invention, a high-quality silicon single crystal thin film is used.
Peripheral circuits such as the driver 15 and the Y driver 16 can be simultaneously integrated at a high density by LSI manufacturing technology. Therefore, the number of external connection terminals of the semiconductor device can be significantly reduced, which contributes to a reduction in chip size. The opposing substrate 12 includes a glass carrier 17, a polarizing plate 18 adhered to the outer surface of the glass carrier 17, an opposing electrode 19 formed on the inner surface of the glass carrier 17, and an arrangement covering the surface of the opposing electrode 19. It has a laminated structure composed of the optical film 20.
電気光学物質層を構成する液晶層13として例えばネマ
ティック液晶材料が用いられる。ネマティック液晶分子
はその長軸方向が容易に配向されるという性質がある。
液晶分子の配向は平板型半導体装置11及び対向基板12の
内側面に形成された一対の配向膜14及び20により制御さ
れる。As the liquid crystal layer 13 constituting the electro-optical material layer, for example, a nematic liquid crystal material is used. Nematic liquid crystal molecules have a property that their long axis directions are easily aligned.
The alignment of the liquid crystal molecules is controlled by a pair of alignment films 14 and 20 formed on the inner surfaces of the planar semiconductor device 11 and the counter substrate 12.
次に第５図に示したアクティブマトリスク装置の動作
を簡潔に説明する。前述した様に、個々のスイッチ素子
トランジスタ２のゲート電極は走査線６に接続されてお
り、Ｙドライバ16によって走査信号が印加され線順次で
個々のトランジスタ２の導通及び遮断を制御する。Ｘド
ライバ15から出力される画像信号は信号線５を介して導
通状態にある選択されたトランジスタ２に印加される。
印加された画像信号は対応する画素電極３に伝えられ、
該画素電極と対向電極20の間に存在する液晶層13を部分
的に励起する。この結果、液晶層13の配向状態が部分的
に変化し入射光に対する旋光性が失われる。この旋光性
の喪失は一対の偏光板18及び２によって検出され強度変
化となって観測される。この時印加される画像信号は液
晶層13を十分に励起する為に数ボルトないし数10ボルト
の値を有する。なお、この電圧の大きさは用いる電気光
学物質の電圧応答特性によって適宜決定される。比較的
高電圧の画像信号が印加されても、各スイッチトランジ
スタ２は前述した様に高耐圧特性を有するので絶縁破壊
を受ける事がない。従って、本発明にかかる半導体装置
を用いて構成された光弁装置は極めて信頼性に優れてい
る。なお、画素の非選択時においてはスイッチトランジ
スタ２は非導通状態になり対応する画素電極に書き込ま
れた画像信号を電荷として維持する。トランジスタ２の
高速スイッチ性能を表わす為に通常オン／オフ電流比が
用いられる。液晶動作に必要な電流比は書き込み時間と
保持時間から簡単に求められる。例えば画像信号がテレ
ビジョン信号である場合には、１走査線期間の約60μse
cの間に画像信号の90％以上を書き込まなければならな
い。一方、１フィールド期間である約16m secで電荷の9
0％以上を保持しなければならない。その結果、電流比
は５桁以上必要となる。この点に関し、本発明において
は高耐圧MOSFETが電荷移動度の極めて高いシリコン単結
晶薄膜に形成されているのでオン／オフ比を６桁以上確
保する事ができる。従って、極めて高速な信号応答性を
有するアクティブマトリスク装置を得る事ができる。加
えて、シリコン単結晶薄膜の高移動度特性を利用して同
時に、Ｘドライバ15及びＹドライバ16を含む周辺回路を
同一シリコン単結晶薄膜に形成する事が可能となる。Next, the operation of the active matrix device shown in FIG. 5 will be briefly described. As described above, the gate electrode of each switch element transistor 2 is connected to the scanning line 6, and a scanning signal is applied by the Y driver 16 to control the conduction and cutoff of each transistor 2 line by line. The image signal output from the X driver 15 is applied to the selected transistor 2 in a conductive state via the signal line 5.
The applied image signal is transmitted to the corresponding pixel electrode 3,
The liquid crystal layer 13 existing between the pixel electrode and the counter electrode 20 is partially excited. As a result, the alignment state of the liquid crystal layer 13 is partially changed, and the optical rotation for incident light is lost. This loss of optical rotation is detected by the pair of polarizers 18 and 2 and is observed as a change in intensity. The image signal applied at this time has a value of several volts to several tens of volts in order to sufficiently excite the liquid crystal layer 13. Note that the magnitude of this voltage is appropriately determined according to the voltage response characteristics of the electro-optical material used. Even when a relatively high voltage image signal is applied, each switch transistor 2 has a high withstand voltage characteristic as described above, so that there is no dielectric breakdown. Therefore, the light valve device constituted by using the semiconductor device according to the present invention is extremely excellent in reliability. When a pixel is not selected, the switch transistor 2 is turned off, and the image signal written to the corresponding pixel electrode is maintained as a charge. Usually, the on / off current ratio is used to express the high-speed switching performance of the transistor 2. The current ratio required for the liquid crystal operation can be easily obtained from the writing time and the holding time. For example, when the image signal is a television signal, about 60 μs
90% or more of the image signal must be written during c. On the other hand, the charge of 9
Must maintain at least 0%. As a result, the current ratio needs to be 5 digits or more. In this regard, in the present invention, since the high breakdown voltage MOSFET is formed on a silicon single crystal thin film having extremely high charge mobility, an on / off ratio of six digits or more can be secured. Therefore, it is possible to obtain an active matrix device having an extremely fast signal response. In addition, it is possible to simultaneously form a peripheral circuit including the X driver 15 and the Y driver 16 on the same silicon single crystal thin film by utilizing the high mobility characteristic of the silicon single crystal thin film.
次に第２図ないし第４図（Ｂ）に示した種々の高耐圧
構造を有するMOSFETが集積的に形成された光弁基板用半
導体装置の製造方法を詳細に説明する。先ず、第６図
（Ａ）ないし第６図（Ｆ）を参照して、第２図に示すバ
ックチャネル防止型の高耐圧MOSFETトランジスタを包含
する光弁基板用半導体装置の製造方法を説明する。第６
図（Ａ）に示す工程において、石英ガラス基板61と単結
晶シリコン半導体基板62とが用意される。単結晶シリオ
ン半導体基板62はLSI製造に用いられる高品質のシリコ
ンウェハを用いる事が好ましく、その結晶方位は＜100
＞0.0±1.0の範囲の一様性を有し、その単結晶格子欠陥
密度は500個/cm2以下である。用意された石英ガラス基
板61の表面及びシリコンウェハ62の表面を先ず精密に平
滑仕上げする。続いて、平滑仕上げされた両面を重ね合
わせ加熱する事により石英ガラス基板及びシリコンウェ
ハを互いに熱圧着する。この熱圧着処理により、石英ガ
ラス基板61とシリコンウェハ62は互いに強固に固着され
る。Next, a method for manufacturing a semiconductor device for a light valve substrate in which MOSFETs having various high breakdown voltage structures shown in FIGS. 2 to 4B are integratedly formed will be described in detail. First, with reference to FIGS. 6 (A) to 6 (F), a method of manufacturing the semiconductor device for a light valve substrate including the back channel prevention type high voltage MOSFET transistor shown in FIG. 2 will be described. Sixth
In the step shown in FIG. 1A, a quartz glass substrate 61 and a single crystal silicon semiconductor substrate 62 are prepared. The single crystal silicon semiconductor substrate 62 is preferably a high quality silicon wafer used for LSI manufacturing, and its crystal orientation is <100.
It has a uniformity in the range of> 0.0 ± 1.0, and has a single crystal lattice defect density of 500 or less / cm 2 or less. First, the surface of the prepared quartz glass substrate 61 and the surface of the silicon wafer 62 are precisely smoothed. Subsequently, the quartz glass substrate and the silicon wafer are thermocompression-bonded to each other by overlapping and heating both surfaces which have been smoothed. By this thermocompression bonding, the quartz glass substrate 61 and the silicon wafer 62 are firmly fixed to each other.
続いて第６図（Ｂ）に示す工程において、シリコンウ
ェハの表面を研摩する。この結果、石英ガラス基板61の
表面には所望の厚さ（例えば数μｍ）まで研摩されたシ
リコン単結晶薄膜63が形成される。なお、シリコンウェ
ハを薄膜化する為に研摩処理に代えてエッチング処理を
用いても良い。この様にして得られたシリコン単結晶薄
膜63はシリコンウェハの品質が実質的にそのまま保存さ
れるので結晶方位の一様性や格子欠陥密度に関して極め
て優れた半導体基板材料を得る事ができる。Subsequently, in the step shown in FIG. 6B, the surface of the silicon wafer is polished. As a result, a silicon single crystal thin film 63 polished to a desired thickness (for example, several μm) is formed on the surface of the quartz glass substrate 61. Note that an etching process may be used instead of the polishing process to make the silicon wafer thinner. Since the silicon single crystal thin film 63 thus obtained retains substantially the same quality of the silicon wafer, it is possible to obtain a semiconductor substrate material having extremely excellent crystal orientation uniformity and lattice defect density.
ところで従来から電気的絶縁担体層とシリコン単結晶
薄膜層からなる積層構造を有する種々の半導体装置用基
板が知られている。いわゆるSOI基板と呼ばれているも
のである。SOI基板は例えば絶縁物質からなる担体基板
表面に化学気相成長法等を用いてシリコン多結晶薄膜を
堆積させた後、レーザビーム照射等により加熱処理を施
こし多結晶薄膜を再結晶化して単結晶構造に転換する事
により得られていた。しかしながら、一般に多結晶の再
結晶化により得られた単結晶は必ずしも一様な結晶方位
を有しておらず又格子欠陥密度が大きかった。これらの
理由により、従来の方法により製造されたSOI基板に対
して高品質の単結晶シリコンウェハと同様にLSI製造技
術を適用する事は困難である。By the way, various semiconductor device substrates having a laminated structure composed of an electrically insulating carrier layer and a silicon single crystal thin film layer are conventionally known. This is a so-called SOI substrate. For example, an SOI substrate is formed by depositing a polycrystalline silicon thin film on the surface of a carrier substrate made of an insulating material by a chemical vapor deposition method or the like, and then subjecting the polycrystalline thin film to heat treatment by laser beam irradiation or the like to recrystallize the polycrystalline thin film to form a single unit It was obtained by converting to a crystal structure. However, in general, a single crystal obtained by recrystallization of a polycrystal does not always have a uniform crystal orientation and has a large lattice defect density. For these reasons, it is difficult to apply the LSI manufacturing technology to an SOI substrate manufactured by a conventional method, like a high-quality single crystal silicon wafer.
次に第６図（Ｃ）に示す工程において、シリコン単結
晶薄膜63の選択的熱酸化が行なわれる。この熱酸化はMO
SFETの形成されるべき素子領域のみを被覆するマスクを
介して行なわれ、素子領域を囲む様にフィールド酸化膜
64が形成される。このフィールド酸化膜64はシリコン単
結晶薄膜63の総厚を完全に熱酸化して得られ光学的に透
明であるとともに理想的な素子分離領域を形成する。Next, in the step shown in FIG. 6C, selective thermal oxidation of the silicon single crystal thin film 63 is performed. This thermal oxidation is MO
This is performed through a mask covering only the device region where the SFET is to be formed, and a field oxide film is formed so as to surround the device region.
64 are formed. The field oxide film 64 is obtained by completely thermally oxidizing the total thickness of the silicon single crystal thin film 63, and is optically transparent and forms an ideal element isolation region.
続いて第６図（Ｄ）に示す工程において、素子領域に
のみ残されたシリコン単結晶薄膜63の表面を再び熱酸化
処理する。この結果、シリコン単結晶薄膜の表面には極
めて薄い膜厚を有するゲート絶縁膜65が形成される。さ
らに、基板表面に対して、例えば化学気相成長法を用い
てシリコン多結晶薄膜を堆積する。この多結晶薄膜を所
望のパタンに加工されたマスクを介してエッチングしゲ
ート電極66を形成する。この時、図示しないが同時にゲ
ート電極66と連接する走査線も形成される。Subsequently, in the step shown in FIG. 6D, the surface of the silicon single crystal thin film 63 left only in the element region is subjected to thermal oxidation again. As a result, an extremely thin gate insulating film 65 is formed on the surface of the silicon single crystal thin film. Further, a polycrystalline silicon thin film is deposited on the substrate surface by using, for example, a chemical vapor deposition method. This polycrystalline thin film is etched through a mask processed into a desired pattern to form a gate electrode 66. At this time, although not shown, a scanning line connected to the gate electrode 66 is also formed at the same time.
さらに第６図（Ｅ）に示す工程において、不純物の導
入処理が行なわれる。例えば、イオン注入法が用いら
れ、ゲート電極66をマスクとして、ゲート絶縁膜65を介
してイオン化された不純物のシリコン単結晶薄膜63の対
する打ち込みが行なわれる。この時、不純物イオンの加
速エネルギーを適当に調節し且つ注入時間を制御する事
により、不純物層の拡散深度をシリコン単結晶薄膜63の
表面部分にのみ限定する事が可能となる。この結果、図
示する様に比較的小さな接合深度を有するソース領域67
及びドレイン領域領域68が形成される。シリコン単結晶
薄膜63の下層部分はそのままイオン注入がなされずに残
されており、ソース領域67及びドレイン領域68は基板61
とシリコン単結晶薄膜63との間の界面に達していない。
従って、絶縁劣化の原因となるバックチャネルを有効に
防止する事ができる。Further, in the step shown in FIG. 6 (E), an impurity introduction process is performed. For example, an ion implantation method is used, and an ionized impurity is implanted into the silicon single crystal thin film 63 via the gate insulating film 65 using the gate electrode 66 as a mask. At this time, the diffusion depth of the impurity layer can be limited only to the surface portion of the silicon single crystal thin film 63 by appropriately adjusting the acceleration energy of the impurity ions and controlling the implantation time. As a result, as shown, the source region 67 has a relatively small junction depth.
Then, a drain region 68 is formed. The lower portion of the silicon single crystal thin film 63 is left without being subjected to ion implantation, and the source region 67 and the drain region 68 are
Does not reach the interface between the silicon single crystal thin film 63 and the silicon single crystal thin film 63.
Therefore, the back channel which causes insulation deterioration can be effectively prevented.
最後に第６図（Ｆ）に示す工程において、フィールド
酸化膜64の表面に画素電極69が積層される。その一端は
ゲート絶縁膜65の一部に形成されたコンタクトホール70
aを介してドレイン領域68に電気的に接続されている。
又、信号線71も形成され、コンタクトホール70bを介し
てソース領域67に電気的に接続している。最後に、基板
の表面全体をPSGなどからなる透明保護膜72で被覆す
る。Finally, in the step shown in FIG. 6 (F), the pixel electrode 69 is laminated on the surface of the field oxide film 64. One end of the contact hole 70 is formed in a part of the gate insulating film 65.
It is electrically connected to the drain region 68 via a.
Further, a signal line 71 is also formed, and is electrically connected to the source region 67 via the contact hole 70b. Finally, the entire surface of the substrate is covered with a transparent protective film 72 made of PSG or the like.
第７図（Ａ）ないし第７図（Ｅ）はバックチャネル防
止型のMOSFETトランジスタが集積的に形成された光弁基
板用半導体装置の製造方法の他の例を示し、先に説明し
た例に用いられたイオン注入法に代えて不純物吸着拡散
法を用いている。この方法によれば、極めて薄い不純物
拡散層からなるソース領域及びドレイン領域を形成でき
るので一層の微細化が促進される。第７図（Ａ）に示す
工程において、フィールド酸化膜64によって囲まれた素
子領域を有する半完成品が準備される。この半完成品は
第６図（Ａ）ないし第６図（Ｄ）に示す工程によって製
造されたものと同様である。従って、同一の構成要素に
は同一の参照番号が付されている。素子領域はシリコン
単結晶薄膜63からなりその上にはゲート絶縁膜65を介し
てゲート電極66が形成されている。7 (A) to 7 (E) show another example of a method of manufacturing a semiconductor device for a light valve substrate in which a back channel prevention type MOSFET transistor is integrally formed. Instead of the ion implantation method used, an impurity adsorption diffusion method is used. According to this method, the source region and the drain region formed of an extremely thin impurity diffusion layer can be formed, so that further miniaturization is promoted. In the step shown in FIG. 7A, a semi-finished product having an element region surrounded by the field oxide film 64 is prepared. This semi-finished product is the same as that manufactured by the steps shown in FIGS. 6 (A) to 6 (D). Therefore, the same components are denoted by the same reference numerals. The element region is composed of a silicon single crystal thin film 63, on which a gate electrode 66 is formed via a gate insulating film 65.
続いて、第７図（Ｂ）に示す工程において、ゲート電
極66をマスクにしてゲート絶縁膜65を除去し、シリコン
単結晶薄膜63の表面を露出する。しかしながら、この状
態では通常シリコン単結晶薄膜63の表面は依然として約
30Å以下の自然酸化膜で被覆されている可能性がある。
この自然酸化膜を完全に除去する為に、真空度が10-4Pa
程度以下の雰囲気で基板を850℃程度かそれ以上に加熱
する。数分間の雰囲気安定化後、水素ガスを10-2Pa程度
導入する。この水素によってシリコン単結晶薄膜の表面
に残されていた自然酸化膜が除去され表面の清浄化がな
される。この結果、活性化されたシリコン原子が表面に
露出する。Subsequently, in the step shown in FIG. 7B, the gate insulating film 65 is removed using the gate electrode 66 as a mask, and the surface of the silicon single crystal thin film 63 is exposed. However, in this state, the surface of the silicon single crystal thin film 63 is usually still about
It may be covered with a natural oxide film of 30 mm or less.
In order to completely remove this natural oxide film, the degree of vacuum should be 10 -4 Pa
The substrate is heated to about 850 ° C. or more in an atmosphere of about below. After stabilizing the atmosphere for several minutes, hydrogen gas is introduced at about 10 -2 Pa. This hydrogen removes the natural oxide film remaining on the surface of the silicon single crystal thin film and cleans the surface. As a result, the activated silicon atoms are exposed on the surface.
第７図（Ｃ）に示す工程において、活性化されたシリ
コン単結晶薄膜63の表面に不純物吸着層73を形成する。
この不純物吸着層は、例えば基板を高温に保ちながら不
純物成分を含む気体を活性化された表面に供給する事に
より行なわれる。吸着された気体は熱分解を起こし活性
化表面に不純物吸着層73が堆積される。例えば、Ｐ型の
不純物吸着層を形成する時にはＰ型の不純物ボロンを含
むジボランガスが用いられる。又、Ｎ型の不純物吸着層
を形成する場合には例えば砒素を含むアルシンガス等が
用いられる。In the step shown in FIG. 7 (C), an impurity adsorption layer 73 is formed on the surface of the activated silicon single crystal thin film 63.
This impurity adsorption layer is formed, for example, by supplying a gas containing an impurity component to the activated surface while keeping the substrate at a high temperature. The adsorbed gas undergoes thermal decomposition, and the impurity adsorption layer 73 is deposited on the activated surface. For example, when forming a P-type impurity adsorption layer, diborane gas containing P-type impurity boron is used. When an N-type impurity adsorption layer is formed, for example, arsine gas containing arsenic is used.
第７図（Ｄ）に示す工程において、不純物拡散層73を
拡散源とした固相拡散が行なわれシリコン単結晶薄膜63
の表面部分にソース領域67及びドレイン領域68が形成さ
れる。ソース領域67及びドレイン領域68を構成する不純
物拡散層の拡散深度及び拡散濃度は、拡散源として堆積
された不純物吸着層73の膜厚あるいは固相拡散処理温度
等を適宜調節する事により自由に設定する事ができる。
例えば、拡散深度を表面から数100Å程度に限定する事
が可能である。この拡散深度はイオン注入によって得ら
れる数値に比べて極めて小さく非常に薄いソース領域及
びドレイン領域を形成する事ができる。この結果、バッ
クチャネル防止構造が簡単に実現できるとともに、拡散
深度を減少した割合に応じてMOSFETの微細化がより一層
促進される。In the step shown in FIG. 7D, solid-phase diffusion is performed using the impurity diffusion layer 73 as a diffusion source, and the silicon single crystal thin film 63 is formed.
A source region 67 and a drain region 68 are formed on the surface of the substrate. The diffusion depth and the diffusion concentration of the impurity diffusion layers constituting the source region 67 and the drain region 68 can be freely set by appropriately adjusting the film thickness of the impurity adsorption layer 73 deposited as a diffusion source or the solid phase diffusion processing temperature. You can do it.
For example, it is possible to limit the diffusion depth to about several hundred degrees from the surface. This diffusion depth is extremely small as compared with the value obtained by ion implantation, so that very thin source and drain regions can be formed. As a result, the back channel prevention structure can be easily realized, and the miniaturization of the MOSFET is further promoted in accordance with the rate at which the diffusion depth is reduced.
最後に第７図（Ｅ）に示す工程において、画素電極69
及び信号線71がパタニング形成される。本例において
は、ソース領域67及びドレイン領域68の表面がゲート絶
縁膜65によって被覆されていないので、面接触による直
接的な電気的導通を得る事が可能である。これらの工程
が終了した後に、透明な保護膜72が基板全体に被覆され
る。Finally, in the step shown in FIG.
And the signal line 71 is formed by patterning. In this example, since the surfaces of the source region 67 and the drain region 68 are not covered with the gate insulating film 65, direct electrical conduction by surface contact can be obtained. After these steps are completed, the transparent protective film 72 is coated on the entire substrate.
次に第８図（Ａ）ないし第８図（Ｅ）を参照して、LD
D構造を有する高耐圧MOSFETトランジスタが集積的に形
成された光弁基板用半導体装置の製造方法を詳細に説明
する。第８図（Ａ）に示す工程において、図示する半完
成品が準備される。この半完成品は前述した第６図
（Ａ）ないし第６図（Ｄ）に示す工程と同様の方法によ
り得られる。この半完成品は基板81の表面に素子領域を
囲む様にフィールド酸化膜82が形成されている。素子領
域はシリコン単結晶薄膜83によって構成されている。こ
のシリコン単結晶薄膜83はシリコンウェハの研摩により
得られたものである。シリコン単結晶薄膜83の上にはゲ
ート絶縁膜84を介してゲート電極85が形成されている。
なお、本例においてはP-型のシリコン単結晶薄膜83が用
いられている。Next, referring to FIGS. 8 (A) to 8 (E), LD
A method of manufacturing a semiconductor device for a light valve substrate in which a high breakdown voltage MOSFET transistor having a D structure is integrally formed will be described in detail. In the step shown in FIG. 8 (A), the semi-finished product shown is prepared. This semi-finished product is obtained by the same method as the steps shown in FIGS. 6 (A) to 6 (D). In this semi-finished product, a field oxide film 82 is formed on the surface of a substrate 81 so as to surround an element region. The element region is constituted by a silicon single crystal thin film 83. The silicon single crystal thin film 83 is obtained by polishing a silicon wafer. On the silicon single crystal thin film 83, a gate electrode 85 is formed via a gate insulating film 84.
In this example, a P - type silicon single crystal thin film 83 is used.
第８図（Ｂ）に示す工程において、Ｎ型の不純物のイ
オン注入が行なわれる。即ち、ゲート電極85をマスクと
して、ゲート絶縁膜84を介して比較的短時間の間、比較
的低加速エネルギーのＮ型不純物イオンを打ち込む。こ
の結果、P-型のシリコン単結晶薄膜83の表面には極く浅
いN-型のソース領域86及びN-型のドレイン領域87が形成
される。In the step shown in FIG. 8B, ion implantation of N-type impurities is performed. That is, using the gate electrode 85 as a mask, N-type impurity ions having relatively low acceleration energy are implanted through the gate insulating film 84 for a relatively short time. As a result, an extremely shallow N − type source region 86 and an N − type drain region 87 are formed on the surface of the P − type silicon single crystal thin film 83.
第８図（Ｃ）に示す工程において、例えば化学気相成
長法を用い二酸化シリコン膜を全面的に堆積する。その
膜厚はゲート電極85の膜厚と同程度にする事が好まし
い。続いて、異方性エッチングを行ない堆積された二酸
化シリコン膜を除去する。異方性エッチングであるの
で、ゲート電極85の周囲を囲む様にエッチング残渣物か
らなるサイドウォール88が形成される。このサイドウォ
ール88は先に形成されたN-型のソース領域86及びドレイ
ン領域87の先端部分をカバーする様に形成される。In the step shown in FIG. 8C, a silicon dioxide film is entirely deposited by using, for example, a chemical vapor deposition method. It is preferable that the film thickness is approximately equal to the film thickness of the gate electrode 85. Subsequently, anisotropic etching is performed to remove the deposited silicon dioxide film. Because of the anisotropic etching, a sidewall 88 made of an etching residue is formed so as to surround the periphery of the gate electrode 85. This sidewall 88 is formed so as to cover the tip portions of the N − -type source region 86 and the drain region 87 formed earlier.
第８図（Ｄ）に示す工程において、再びＮ型不純物の
イオン注入が行なわれる。このイオン注入は先のイオン
注入に比べて長時間且つ高加速エネルギーで行なわれ
る。ゲート電極85及びその周囲に形成されたサイドウォ
ール88をマスクとして、ゲート絶縁膜84を介してイオン
注入が行なわれ、N+型のソース領域89とN+型のドレイン
領域90が形成される。図示する様に、サイドウォール88
の直下にはN-型のソース領域86とN-型のドレイン領域87
が残されているので、いわゆるLDD構造が形成される。
このLDD構造は、チャネル領域の両端に低不純物濃度の
ソース領域及びドレイン領域が介在しているのでホット
エレクトロンの発生を防止する事ができ絶縁劣化の原因
となるパンチスルーや短チャネル効果を有効に抑制する
事が可能となる。In the step shown in FIG. 8D, ion implantation of N-type impurities is performed again. This ion implantation is performed for a longer time and with higher acceleration energy than the previous ion implantation. Using the gate electrode 85 and the sidewalls 88 formed around the gate electrode as a mask, ions are implanted through the gate insulating film 84 to form an N + -type source region 89 and an N + -type drain region 90. As shown, sidewall 88
N - type source region 86 and N - type drain region 87
, A so-called LDD structure is formed.
This LDD structure has low impurity concentration source and drain regions at both ends of the channel region, which prevents hot electrons from occurring and effectively reduces punch-through and short channel effects that cause insulation degradation. It becomes possible to suppress.
最後に第８図（Ｅ）に示す工程において、画素電極91
が形成される。この画素電極91はその一端がゲート絶縁
膜84に開口されたコンタクトホールを介してドレイン領
域90に電気的に接続している。又、信号線92も形成さ
れ、他のコンタクトホールを介してソース領域89に電気
的に接続している。これらの工程が終了した後に保護膜
93が基板の全面に被覆される。Finally, in the step shown in FIG.
Is formed. One end of the pixel electrode 91 is electrically connected to the drain region 90 via a contact hole opened in the gate insulating film 84. Also, a signal line 92 is formed, and is electrically connected to the source region 89 via another contact hole. After these steps are completed
93 is coated on the entire surface of the substrate.
最後に、第９図（Ａ）ないし第９図（Ｆ）を参照し
て、いわゆるバッティングコンタクト構造を有する高耐
圧MOSFETトランジスタが集積的に形成された光弁基板用
半導体装置の製造方法を詳細に説明する。先ず、第９図
（Ａ）に示す工程において、半完成品が準備される。こ
の半完成品は第６図（Ａ）ないし第６図（Ｃ）に示す工
程と同様の方法により製造される。即ち、図示する様に
基板101の表面にはフィールド酸化膜102によって囲まれ
た素子領域が形成されている。この素子領域はP-型のシ
リコン単結晶薄膜103から構成されている。この単結晶
薄膜103は接着ならびに研摩により形成されたものであ
る。第９図（Ｂ）は、第９図（Ａ）に示す半完成品の平
面図である。フィールド酸化膜102によって囲まれた矩
形の素子領域が開口している。Finally, referring to FIGS. 9 (A) to 9 (F), a method for manufacturing a semiconductor device for a light valve substrate in which a high voltage MOSFET transistor having a so-called batting contact structure is formed in an integrated manner will be described in detail. explain. First, in the step shown in FIG. 9 (A), a semi-finished product is prepared. This semi-finished product is manufactured by the same method as the steps shown in FIGS. 6 (A) to 6 (C). That is, as shown, an element region surrounded by the field oxide film 102 is formed on the surface of the substrate 101. This element region is composed of a P − type silicon single crystal thin film 103. The single crystal thin film 103 is formed by bonding and polishing. FIG. 9 (B) is a plan view of the semi-finished product shown in FIG. 9 (A). A rectangular element region surrounded by the field oxide film 102 has an opening.
次に第９図（Ｃ）に示す工程において、素子領域の中
央部分にその幅方向に沿ってゲート電極104が形成され
る。図示しないが、ゲート電極104と素子領域に露出し
たシリコン単結晶薄膜103の間にはゲート絶縁膜が介在
している。Next, in a step shown in FIG. 9 (C), a gate electrode 104 is formed at the center of the element region along the width direction. Although not shown, a gate insulating film is interposed between the gate electrode 104 and the silicon single crystal thin film 103 exposed in the element region.
第９図（Ｄ）に示す工程において、Ｐ型の不純物を用
いた選択的イオン注入が行なわれる。このイオン注入は
素子領域の左側部分において幅方向中央部に対してのみ
選択的に行なわれP+型の不純物拡散層105を形成する。
このP+型不純物拡散層105は素子領域内においてP-型の
シリコン単結晶薄膜と電気的に接触している。従って、
P-型のシリコン単結晶薄膜の電位はP+型の不純物拡散層
105を介して固定する事が可能である。In the step shown in FIG. 9D, selective ion implantation using P-type impurities is performed. This ion implantation is selectively performed only on the central portion in the width direction on the left side of the element region to form a P + -type impurity diffusion layer 105.
This P + -type impurity diffusion layer 105 is in electrical contact with the P -- type silicon single crystal thin film in the element region. Therefore,
P - -type silicon potential of the single crystal thin film is an impurity diffusion layer of the P + -type
It is possible to fix via 105.
第９図（Ｅ）に示す工程において、Ｎ型の不純物を用
いた選択的イオン注入が行なわれる。このイオン注入は
P+型の不純物拡散層105を避けて行なわれる。この結
果、ゲート電極104によって長手方向に分割された素子
領域の左側部分にはN+型の不純物拡散層106が形成され
る。このN+型不純物拡散層106はソース領域を形成す
る。又、素子領域の右側にもN+型の不純物拡散層107が
形成される。この拡散層107はドレイン領域を構成す
る。図示しないが、ソース領域及びドレイン領域の表面
はゲート絶縁膜によって被覆されている。In the step shown in FIG. 9E, selective ion implantation using N-type impurities is performed. This ion implantation
This is performed while avoiding the P + type impurity diffusion layer 105. As a result, an N + -type impurity diffusion layer 106 is formed on the left side of the element region divided in the longitudinal direction by the gate electrode 104. This N + type impurity diffusion layer 106 forms a source region. An N + -type impurity diffusion layer 107 is also formed on the right side of the element region. This diffusion layer 107 forms a drain region. Although not shown, the surfaces of the source region and the drain region are covered with a gate insulating film.
最後に第９図（Ｆ）に示す工程において、ソース領域
の表面に存在するゲート絶縁膜の部分的開口処理が行な
われコンタクトホール108が形成される。このコンタク
トホール108は、N+型の不純物拡散層106及びP+の不純物
拡散層105を横断する様に形成されている。このコンタ
クトホール108を介してソース領域は図示しない信号線
と電気的に接続される。いわゆる、バッティングコンタ
クトが構成される。即ち、P-型のシリコン単結晶薄膜は
P+型の不純物拡散層105を介して信号線に供給される電
圧レベルに保持固定する事が可能となる。一方、ドレイ
ン領域の表面に存在するゲート絶縁膜にも開口処理が施
こされコンタクトホール109が形成される。コンタクト
ホール109を介して図示しない画素電極はドレイン領域
に電気的に接続される。第９図（Ｆ）に示す半導体装置
を素子領域の長手方向に沿って切断した断面構造が、第
４図（Ｂ）に示されている。Finally, in the step shown in FIG. 9 (F), a partial opening process is performed on the gate insulating film existing on the surface of the source region, and a contact hole 108 is formed. This contact hole 108 is formed so as to cross the N + type impurity diffusion layer 106 and the P + impurity diffusion layer 105. Through this contact hole 108, the source region is electrically connected to a signal line (not shown). A so-called batting contact is configured. That is, a P - type silicon single crystal thin film is
The voltage level supplied to the signal line via the P + -type impurity diffusion layer 105 can be held and fixed. On the other hand, an opening process is also performed on the gate insulating film existing on the surface of the drain region to form a contact hole 109. A pixel electrode (not shown) is electrically connected to the drain region via the contact hole 109. FIG. 4 (B) shows a cross-sectional structure of the semiconductor device shown in FIG. 9 (F) cut along the longitudinal direction of the element region.
以上説明した様に、本発明によれば、絶縁性基板の上
に形成された高品質のシリコン単結晶薄膜に対してLSI
製造技術を用いて画素電極群及びスイッチ素子群を集積
的に形成する事により光弁基板用半導体装置を得てい
る。この為、極めて高い画素密度を有する光弁基板用半
導体装置を得る事ができるという効果がある。又本発明
にかかる半導体装置のチップ寸法の通常のLSIチップと
同程度に小型化する事ができるという効果がある。特
に、シリコン単結晶薄膜を用いているのでLSI製造技術
が直接適用できスイッチ素子の微細化を促進できるとい
う効果がある。さらに、本発明の特徴的効果として、ス
イッチ素子を高耐圧構造を有する絶縁ゲート電界効果ト
ランジスタで構成したので、極めて信頼性に優れた絶縁
破壊を起こし難い光弁基板用半導体装置を提供する事が
できるという効果がある。この耐圧構造を採用する事に
よりスイッチ素子の一層の微細化が促進される。As described above, according to the present invention, an LSI can be used for a high-quality silicon single crystal thin film formed on an insulating substrate.
A semiconductor device for a light valve substrate is obtained by forming a pixel electrode group and a switch element group in an integrated manner by using a manufacturing technique. Therefore, there is an effect that a semiconductor device for a light valve substrate having an extremely high pixel density can be obtained. Further, there is an effect that the size of the semiconductor device according to the present invention can be reduced to the same extent as a normal LSI chip. In particular, since a silicon single crystal thin film is used, there is an effect that LSI manufacturing technology can be directly applied and miniaturization of a switch element can be promoted. Further, as a characteristic effect of the present invention, since the switching element is constituted by an insulated gate field effect transistor having a high withstand voltage structure, it is possible to provide a semiconductor device for a light valve substrate which is extremely excellent in reliability and hardly causes dielectric breakdown. There is an effect that can be. By adopting this withstand voltage structure, further miniaturization of the switch element is promoted.
第１図は光弁基板用半導体装置の一画素部分を拡大した
部分平面図、第２図はバックチャネル防止型の耐圧構造
を有するスイッチ素子トランジスタを集積した光弁基板
用半導体装置の模式的部分断面図、第３図はLDD型の耐
圧構造を有するスイッチ素子トランジスタを集積した光
弁基板用半導体装置の模式的断面図、第４図（Ａ）はバ
ッティングコンタクトを備えた耐圧構造を有するスイッ
チ素子トランジスタの拡大平面図、第４図（Ｂ）はバッ
ティングコンタクトを備えた耐圧構造を有するスイッチ
素子トランジスタの集積された光弁基板用半導体装置の
模式的部分断面図、第５図は光弁基板用半導体装置を用
いて構成されたアクティブマトリスク液晶表示装置の模
式的分解斜視図、第６図（Ａ）ないし第６図（Ｆ）はバ
ックチャネル防止型の耐圧構造を有するスイッチ素子ト
ランジスタを具備した光弁基板用半導体装置の製造方法
を示す工程図、第７図（Ａ）ないし第７図（Ｅ）は同じ
くバックチャネル防止型の耐圧構造を有するスイッチ素
子トランジスタが形成された光弁基板用半導体装置の他
の製造方法を例を示す工程図、第８図（Ａ）ないし第８
図（Ｅ）はLDD型の耐圧構造を有するスイッチ素子トラ
ンジスタを具備した光弁基板用半導体装置の製造方法を
示す工程図、及び第９図（Ａ）ないし第９図（Ｆ）はバ
ッティングコンタクトを備えたスイッチ素子トランジス
タを包含する光弁基板用半導体装置の製造方法を示す工
程図である。 １……シリコン単結晶薄膜 ２……高耐圧MOSFET ３……画素電極 4a……コンタクトホール 4b……コンタクトホール、５……信号線 ６……走査線、７……石英ガラス基板 ８……フィールド酸化膜、９……ゲート酸化膜 10……保護膜、Ｇ……ゲート電極 Ｓ……ソース領域、Ｄ……ドレイン領域 Ｃ……チャネル領域1 is an enlarged partial plan view of one pixel portion of a semiconductor device for a light valve substrate, and FIG. 2 is a schematic portion of a semiconductor device for a light valve substrate in which a switch element transistor having a withstand voltage structure of a back channel prevention type is integrated. FIG. 3 is a schematic sectional view of a semiconductor device for a light valve substrate in which a switch element transistor having an LDD type withstand voltage structure is integrated, and FIG. 4 (A) is a switch element with a withstand voltage structure having a butting contact. FIG. 4 (B) is an enlarged plan view of the transistor, FIG. 4 (B) is a schematic partial sectional view of a semiconductor device for a light valve substrate on which a switch element transistor having a withstand voltage structure provided with a butting contact is integrated, and FIG. FIG. 6 (A) to FIG. 6 (F) are schematic exploded perspective views of an active matrix liquid crystal display device constituted by using a semiconductor device. FIGS. 7 (A) to 7 (E) are process diagrams showing a method for manufacturing a semiconductor device for a light valve substrate provided with a switch element transistor having a withstand voltage structure. Process drawings showing another example of a method for manufacturing a semiconductor device for a light valve substrate in which a transistor is formed, FIGS.
FIG. 9E is a process diagram showing a method for manufacturing a semiconductor device for a light valve substrate provided with a switch element transistor having an LDD type withstand voltage structure, and FIGS. 9A to 9F show batting contacts. FIG. 5 is a process chart showing a method of manufacturing a light valve substrate semiconductor device including the provided switch element transistors. DESCRIPTION OF SYMBOLS 1 ... Silicon single crystal thin film 2 ... High voltage MOSFET 3 ... Pixel electrode 4a ... Contact hole 4b ... Contact hole 5 ... Signal line 6 ... Scanning line 7 ... Quartz glass substrate 8 ... Field Oxide film, 9: Gate oxide film 10: Protective film, G: Gate electrode S: Source region, D: Drain region C: Channel region
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−115856（ＪＰ，Ａ) 特開 平１−181473（ＪＰ，Ａ) 特開 平１−122154（ＪＰ，Ａ) 特開 昭62−18754（ＪＰ，Ａ) 特開 昭63−142677（ＪＰ，Ａ) 特開 昭63−141372（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/136 500 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-57-115856 (JP, A) JP-A-1-181473 (JP, A) JP-A-1-122154 (JP, A) JP-A-62 18754 (JP, A) JP-A-63-142677 (JP, A) JP-A-63-141372 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) G02F 1/136 500
Claims (2)
群を構成し、該半導体単結晶薄膜に集積的に形成された
LDD型の耐圧構造を有する絶縁ゲート電界効果トランジ
スタと、 前記絶縁ゲート電界効果トランジスタのソース領域と前
記半導体薄膜との電位を固定する為のバッティングコン
タクトとからなることを特徴とする光弁基板用半導体装
置。An electric insulating substrate, a semiconductor single crystal thin film formed on a surface of the substrate, a group of search electrodes formed on the substrate, and a device for selectively supplying power to each pixel electrode. Constituting a switch element group, formed integrally on the semiconductor single crystal thin film
A semiconductor for a light valve substrate, comprising: an insulated gate field effect transistor having an LDD type withstand voltage structure; and a butting contact for fixing a potential between a source region of the insulated gate field effect transistor and the semiconductor thin film. apparatus.
板と半導体単結晶薄膜との界面から離間して形成された
ソース領域及びドレイン領域を備えたバックチャネル防
止型の耐圧構造を有する請求項１に記載の光弁基板用半
導体装置。2. An insulated gate field effect transistor having a back channel prevention type withstand voltage structure including a source region and a drain region formed apart from an interface between a substrate and a semiconductor single crystal thin film. The semiconductor device for a light valve substrate according to the above.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23621790A JP2939563B2 (en) | 1990-09-05 | 1990-09-05 | Semiconductor device for light valve substrate |
| US07/749,292 US6067062A (en) | 1990-09-05 | 1991-08-23 | Light valve device |
| EP19910308095 EP0474474A3 (en) | 1990-09-05 | 1991-09-04 | Semiconductor light valve device and process for fabricating the same |
| CA002050736A CA2050736A1 (en) | 1990-09-05 | 1991-09-05 | Light valve device |
| KR1019910015526A KR100299024B1 (en) | 1990-09-05 | 1991-09-05 | Light Valve Substrate Semiconductor Device |
| US08/464,075 US5637187A (en) | 1990-09-05 | 1995-06-05 | Light valve device making |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23621790A JP2939563B2 (en) | 1990-09-05 | 1990-09-05 | Semiconductor device for light valve substrate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04115231A JPH04115231A (en) | 1992-04-16 |
| JP2939563B2 true JP2939563B2 (en) | 1999-08-25 |
Family
ID=16997518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23621790A Expired - Lifetime JP2939563B2 (en) | 1990-09-05 | 1990-09-05 | Semiconductor device for light valve substrate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2939563B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012124794A1 (en) | 2011-03-14 | 2012-09-20 | Ricoh Company, Ltd. | Semiconductor device |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3202345B2 (en) * | 1992-09-09 | 2001-08-27 | 株式会社東芝 | Liquid crystal display |
| JP3486426B2 (en) * | 1993-01-18 | 2004-01-13 | キヤノン株式会社 | Semiconductor device and liquid crystal display device |
| JP2003174172A (en) * | 2001-09-26 | 2003-06-20 | Seiko Epson Corp | Field effect transistor, electroptical device using the same, semiconductor device and electronic apparatus |
| KR100542986B1 (en) | 2003-04-29 | 2006-01-20 | 삼성에스디아이 주식회사 | TFT, Method for fabricating the TFT and Flat panel device using the same |
| JP2007287732A (en) * | 2006-04-12 | 2007-11-01 | Mitsubishi Electric Corp | Thin-film transistor, manufacturing method thereof, and display |
| KR100878284B1 (en) | 2007-03-09 | 2009-01-12 | 삼성모바일디스플레이주식회사 | Thin film transistor and fabricating for the same and organic light emitting diode device display comprising the same |
-
1990
- 1990-09-05 JP JP23621790A patent/JP2939563B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012124794A1 (en) | 2011-03-14 | 2012-09-20 | Ricoh Company, Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04115231A (en) | 1992-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100398293B1 (en) | Active matrix liquid crystal display and Method of fabricating same | |
| JP6060119B2 (en) | Semiconductor device | |
| JP3072326B2 (en) | Semiconductor single crystal thin film substrate light valve device and method of manufacturing the same | |
| KR100238640B1 (en) | Semiconductor device and manufacturing method of the same | |
| US6639244B1 (en) | Semiconductor device and method of fabricating the same | |
| JP4588833B2 (en) | Electro-optical device and electronic apparatus | |
| JP4583540B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2939563B2 (en) | Semiconductor device for light valve substrate | |
| JP2000353809A (en) | Semiconductor device and manufacture thereof | |
| JPH10275913A (en) | Semiconductor device, its manufacture, and manufacture of thin film transistor | |
| JP2000269512A (en) | Semiconductor device and its forming method | |
| JP4223092B2 (en) | Method for manufacturing semiconductor device | |
| JP3062698B2 (en) | Single crystal thin film semiconductor device for light valve substrate | |
| JP3091883B2 (en) | Light valve device and semiconductor device | |
| JP3113914B2 (en) | Semiconductor single crystal thin film substrate light valve device | |
| JP3647384B2 (en) | Thin film semiconductor device, manufacturing method thereof, and display panel | |
| JP2917925B2 (en) | Method of manufacturing thin film transistor and active matrix array for liquid crystal display device | |
| JP3884024B2 (en) | Active matrix display device | |
| US7750349B2 (en) | Switching element substrate, for a liquid crystal display device, including an insulating substrate | |
| JP3179160B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3513701B2 (en) | Semiconductor single crystal thin film substrate light valve device | |
| JP4112587B2 (en) | Display device | |
| JP2001291875A (en) | Thin film transistor, manufacture thereof, and circuit and liquid crystal display device using the same | |
| JPH04133036A (en) | Single crystal thin film semiconductor device for optical valve substrate | |
| JP3101751B2 (en) | Method for manufacturing semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080618 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090618 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100618 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100618 Year of fee payment: 11 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100618 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110618 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110618 Year of fee payment: 12 |