JP2003174172A - Field effect transistor, electroptical device using the same, semiconductor device and electronic apparatus - Google Patents
Field effect transistor, electroptical device using the same, semiconductor device and electronic apparatusInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電界効果トランジ
スタ（Field Effect Transistor,以下、ＦＥＴと略記す
る）、およびこれを用いた電気光学装置、半導体装置な
らびに電子機器に関し、特に基板浮遊効果を充分に抑制
することができ、電気的特性に優れたＦＥＴの構成に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field effect transistor (hereinafter abbreviated as FET), and an electro-optical device, a semiconductor device and an electronic device using the same, and particularly, a substrate floating effect The present invention relates to a FET structure that can be suppressed and has excellent electrical characteristics.
【０００２】[0002]
【従来の技術】絶縁体上に単結晶シリコン層からなる半
導体層を形成し、その半導体層にトランジスタ素子等の
半導体デバイスを形成するＳＯＩ（Silicon on Insulat
or）技術は、素子の高速化や低消費電力化、高集積化等
の利点を有しており、例えば、液晶装置等の電気光学装
置に適用することが可能である。2. Description of the Related Art SOI (Silicon on Insulat) in which a semiconductor layer made of a single crystal silicon layer is formed on an insulator and a semiconductor device such as a transistor element is formed in the semiconductor layer
The or) technique has advantages such as high speed of elements, low power consumption, and high integration, and can be applied to electro-optical devices such as liquid crystal devices.
【０００３】ところで、一般的なバルク半導体デバイス
では、下地基板を通じてＭＯＳＦＥＴのチャネル領域を
所定の電位に固定することができるため、チャネル領域
の電位変化によって起こる寄生バイポーラ現象などによ
って素子の耐圧などの電気的特性を劣化させることがな
い。これに対して、ＳＯＩ構造のＭＯＳＦＥＴでは、チ
ャネル下部が下地絶縁膜により完全に分離されているた
め、チャネル領域を上記のように所定の電位に固定する
ことができず、チャネル領域が電気的に浮いた状態とな
る。By the way, in a general bulk semiconductor device, since the channel region of the MOSFET can be fixed to a predetermined potential through the base substrate, an electric field such as a breakdown voltage of the element is caused by a parasitic bipolar phenomenon caused by a change in the potential of the channel region. It does not deteriorate the physical characteristics. On the other hand, in the SOI structure MOSFET, since the lower part of the channel is completely separated by the base insulating film, the channel region cannot be fixed to a predetermined potential as described above, and the channel region is electrically separated. It will be in a floating state.
【０００４】この時、ドレイン領域近傍の電界で加速さ
れたキャリアと結晶格子との衝突によるインパクトイオ
ン化現象によって余剰キャリアが発生し、この余剰キャ
リアがチャネルの下部に蓄積する。このようにしてチャ
ネル下部に余剰キャリアが蓄積してチャネル電位が上昇
すると、ソース−チャネル−ドレインのＮＰＮ（Ｎチャ
ネル型の場合）構造が見かけ上のバイポーラ素子として
動作するため、異常電流により素子のソース−ドレイン
間耐圧が劣化するなど、電気的な特性が悪化するという
問題がある。これらのチャネル部が電気的に浮いた状態
であることに起因する一連の現象を基板浮遊効果と呼
ぶ。At this time, excess carriers are generated by the impact ionization phenomenon due to the collision between the carriers accelerated by the electric field near the drain region and the crystal lattice, and the excess carriers are accumulated in the lower part of the channel. When excess carriers are accumulated in the lower portion of the channel and the channel potential rises in this way, the source-channel-drain NPN (in the case of N-channel type) structure operates as an apparent bipolar element, so that an abnormal current causes There is a problem that the electrical characteristics are deteriorated such that the breakdown voltage between the source and the drain is deteriorated. A series of phenomena caused by the electrically floating state of these channel portions is called a substrate floating effect.
【０００５】そこで、従来から、チャネル領域と所定の
経路で電気的に接続されたボディコンタクト領域を設
け、チャネル領域に蓄積された余剰キャリアをこのボデ
ィコンタクト領域から引き抜くことで基板浮遊効果を抑
制する技術が採用されている。この種のボディコンタク
ト領域を有するＳＯＩ構造のＭＯＳＦＥＴを含む半導体
装置は、例えば特開平９−２４６５６２号公報に開示さ
れている。Therefore, conventionally, a body contact region electrically connected to the channel region through a predetermined path is provided, and excess carriers accumulated in the channel region are extracted from the body contact region to suppress the substrate floating effect. Technology has been adopted. A semiconductor device including an SOI structure MOSFET having a body contact region of this type is disclosed in, for example, Japanese Patent Application Laid-Open No. 9-246562.
【０００６】[0006]
【発明が解決しようとする課題】ところが、ボディコン
タクト領域を有するＳＯＩ構造のＭＯＳＦＥＴには、以
下の問題点があった。特にＮチャネル型ＭＯＳＦＥＴの
場合、インパクトイオンによる寄生バイポーラ現象はゲ
ート幅に依存する。図１６はゲート幅と寄生バイポーラ
現象が起こるドレイン電圧との関係を示す図であって、
横軸がゲート幅、縦軸が寄生バイポーラ現象が起こるド
レイン電圧を示している。この特性は、印加するドレイ
ン電圧が高くなる程、短いゲート幅で寄生バイポーラ現
象が起こることを示している。図１６中に示した破線
は、使用するドレイン電極に対応するゲート幅がゲート
電極下の引き出し領域の長さに等しい場合を示している
が、条件によっては、ゲート電極下の引き出し領域の長
さよりも小さいゲート幅であっても、寄生バイポーラ現
象がより低いドレイン電圧で起こる場合もある。その結
果、ソース−ドレイン間耐圧が低下する、電流−電圧特
性におけるサブスレッショルド領域にキンク（電流の異
常な立ち上がり）が発生するなど、ＭＯＳＦＥＴの電気
的特性が低下するという問題が生じる。However, the SOI structure MOSFET having a body contact region has the following problems. Particularly in the case of an N-channel MOSFET, the parasitic bipolar phenomenon due to impact ions depends on the gate width. FIG. 16 is a diagram showing the relationship between the gate width and the drain voltage at which the parasitic bipolar phenomenon occurs,
The horizontal axis shows the gate width, and the vertical axis shows the drain voltage at which the parasitic bipolar phenomenon occurs. This characteristic indicates that the higher the applied drain voltage is, the more the parasitic bipolar phenomenon occurs with the smaller gate width. The broken line shown in FIG. 16 shows the case where the gate width corresponding to the drain electrode used is equal to the length of the extraction region under the gate electrode. Even with a small gate width, parasitic bipolar phenomenon may occur at a lower drain voltage. As a result, there arises a problem that the electrical characteristics of the MOSFET are deteriorated such that the source-drain breakdown voltage is reduced and a kink (abnormal rise of current) occurs in the subthreshold region in the current-voltage characteristic.
【０００７】例えばこの種のＭＯＳＦＥＴを液晶装置の
周辺駆動回路に用いる場合、周辺駆動回路では電流供給
能力の高いトランジスタが必要とされる。このことか
ら、周辺駆動回路ではオン電流を多く取れる、ゲート幅
が大きなトランジスタを本来は用いたいところである。
しかしながら、上記のような寄生バイポーラ現象による
不具合を回避しなければならないという点から制限を受
けて、ゲート幅をむやみに大きくすることができない。
その対応策としては、ゲート幅が小さいトランジスタを
並列接続するなどの方法が考えられるが、その場合、周
辺駆動回路を構成するトランジスタ数が多くなり、占有
面積が大きくなる、回路構成が複雑になるといった問題
が生じる。この種の問題は、液晶装置等の電気光学装置
のみならず、ＭＯＳＦＥＴを用いた半導体装置にも共通
の問題である。For example, when this type of MOSFET is used in a peripheral drive circuit of a liquid crystal device, the peripheral drive circuit requires a transistor having a high current supply capability. Therefore, in the peripheral driving circuit, it is originally desired to use a transistor having a large gate width and capable of taking a large amount of on-current.
However, the gate width cannot be unnecessarily increased due to the limitation that the problem due to the parasitic bipolar phenomenon as described above must be avoided.
As a countermeasure, a method of connecting transistors having a small gate width in parallel may be considered, but in that case, the number of transistors forming the peripheral drive circuit increases, the occupied area increases, and the circuit configuration becomes complicated. Such a problem occurs. This kind of problem is common not only to electro-optical devices such as liquid crystal devices but also to semiconductor devices using MOSFETs.
【０００８】本発明は、上記の課題を解決するためにな
されたものであって、ボディコンタクト領域を有するＳ
ＯＩ構造のＭＯＳＦＥＴにおいて寄生バイポーラ現象な
どの基板浮遊効果をより確実に抑制することができ、電
気的特性に優れたＦＥＴを提供することを目的とする。
また、このようなＦＥＴの使用により回路の小型化、簡
略化、駆動能力の向上が図れる電気光学装置および半導
体装置の提供を目的とする。The present invention has been made in order to solve the above problems, and has an S having a body contact region.
It is an object of the present invention to provide a FET having excellent electrical characteristics, which can more reliably suppress a substrate floating effect such as a parasitic bipolar phenomenon in a MOSFET having an OI structure.
Further, another object of the present invention is to provide an electro-optical device and a semiconductor device which can reduce the size and simplification of the circuit and improve the driving ability by using the FET.
【０００９】[0009]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１のＦＥＴは、絶縁層上に半導体層が
設けられるとともに前記半導体層の上方にゲート絶縁膜
を介してゲート電極が設けられ、前記半導体層に第１導
電型のソース領域およびドレイン領域と前記第１導電型
とは逆導電型の第２導電型のチャネル領域とが形成され
てなる部分空乏型のＳＯＩ型ＦＥＴであって、前記半導
体層が、前記チャネル領域の側方で前記ソース領域、前
記チャネル領域、前記ドレイン領域が並ぶ方向と交差す
る方向に延在する延在部を有し、該延在部に、前記ゲー
ト電極の外方に位置する第２導電型のボディコンタクト
領域と、前記チャネル領域と前記ボディコンタクト領域
との間で前記ゲート電極の下方に位置する第２導電型の
不純物拡散領域を有する引き出し領域とが形成され、前
記チャネル領域の第２導電型の不純物濃度よりも前記不
純物拡散領域の第２導電型の不純物濃度の方が大きいこ
とを特徴とする。In order to achieve the above object, the first FET of the present invention is such that a semiconductor layer is provided on an insulating layer and a gate is provided above the semiconductor layer via a gate insulating film. Partially depleted SOI type in which an electrode is provided and a source region and a drain region of a first conductivity type and a channel region of a second conductivity type opposite to the first conductivity type are formed in the semiconductor layer. It is FET, Comprising: The said semiconductor layer has an extension part extended in the direction which intersects with the direction where the said source region, the said channel region, and the said drain region are located in a side of the said channel region, The said extension part And a second conductivity type body contact region located outside the gate electrode, and a second conductivity type impurity diffusion region located below the gate electrode between the channel region and the body contact region. And extraction region are formed to be, and wherein the direction of the impurity concentration of the second conductivity type of the impurity diffusion region than the impurity concentration of the second conductivity type of the channel region is larger.
【００１０】本発明の対象となるデバイスは、既に周知
となっているボディコンタクト領域を有するＦＥＴであ
る。この種のＦＥＴの場合、基板浮遊効果を抑えるべく
チャネル領域下の余剰キャリアを引き抜くために、ボデ
ィコンタクト領域に所定の電圧を印加する。しかしなが
ら、本発明者が行ったデバイスシミュレーションによれ
ば、ボディコンタクト領域に印加した電圧は、ゲート電
極下の引き出し領域の抵抗が大きいためにこの領域で大
部分が電位降下（または電位上昇）してしまい、チャネ
ル領域ではほとんど電位勾配がない状態となる。そのた
め、ボディコンタクト領域から離れたチャネル領域の内
部に存在するインパクトイオン化により発生した正孔を
引き抜くことが難しく、基板電位が上がりやすくなり、
寄生バイポーラ現象が生じると考えられる。The device which is the subject of the present invention is a FET having a body contact region which is already known. In the case of this type of FET, a predetermined voltage is applied to the body contact region in order to extract excess carriers under the channel region in order to suppress the substrate floating effect. However, according to the device simulation conducted by the present inventor, the voltage applied to the body contact region largely drops in potential (or rises in potential) in this region because the resistance of the extraction region under the gate electrode is large. Therefore, there is almost no potential gradient in the channel region. Therefore, it is difficult to extract holes generated by impact ionization existing inside the channel region away from the body contact region, and the substrate potential easily rises,
A parasitic bipolar phenomenon is considered to occur.
【００１１】このことから、本発明者は、ゲート電極下
の引き出し領域の抵抗をチャネル領域の抵抗よりも小さ
くすればインパクトイオン化により発生した余剰キャリ
ア（正孔）が引き抜きやすくなることに思い至った。す
なわち、本発明のＦＥＴによれば、従来の引き出し領域
のゲート電極の下方に位置する部分に第２導電型の不純
物拡散領域が形成され、チャネル領域の第２導電型の不
純物濃度よりも引き出し領域の不純物拡散領域の第２導
電型の不純物濃度の方が大きくなっているため、ゲート
電極に閾値電圧以上の電圧を印加した際にチャネル領域
よりもゲート電極下の引き出し領域の方が空乏層の拡が
りが小さくなり、低抵抗になる。したがって、引き出し
領域での電位降下が小さくなるため、余剰キャリアを引
き抜きやすくなる。その結果、寄生バイポーラ現象など
の基板浮遊効果をより確実に抑制することができ、電気
的特性に優れたＦＥＴを実現することができる。From this, the present inventor has come to the idea that if the resistance of the extraction region under the gate electrode is made smaller than the resistance of the channel region, excess carriers (holes) generated by impact ionization can be easily extracted. . That is, according to the FET of the present invention, the impurity diffusion region of the second conductivity type is formed in the portion of the conventional extraction region located below the gate electrode, and the extraction region is higher than the impurity concentration of the second conductivity type of the channel region. Since the impurity concentration of the second conductivity type in the impurity diffusion region is higher than that of the channel region when the voltage higher than the threshold voltage is applied to the gate electrode, the extraction region under the gate electrode has a depletion layer Spread becomes smaller and resistance becomes lower. Therefore, the potential drop in the extraction region is reduced, and the excess carriers are easily extracted. As a result, it is possible to more surely suppress the substrate floating effect such as the parasitic bipolar phenomenon, and it is possible to realize the FET having excellent electrical characteristics.
【００１２】本発明の上記の作用、効果を得るためには
チャネル領域の不純物濃度よりも引き出し領域の不純物
拡散領域の不純物濃度の方が大きくなっていさえすれば
よいが、引き出し領域の不純物拡散領域とボディコンタ
クト領域との不純物濃度の大小関係については、ボディ
コンタクト領域の第２導電型の不純物濃度よりも引き出
し領域の不純物拡散領域の第２導電型の不純物濃度の方
が小さいことが望ましい。In order to obtain the above-described actions and effects of the present invention, it is sufficient that the impurity concentration of the impurity diffusion region of the extraction region is higher than that of the channel region. Concerning the magnitude relation between the impurity concentration of the body contact region and the impurity concentration of the body contact region, it is desirable that the impurity concentration of the second conductivity type of the impurity diffusion region of the extraction region is smaller than the impurity concentration of the second conductivity type of the body contact region.
【００１３】仮に引き出し領域の不純物拡散領域の不純
物濃度がボディコンタクト領域の不純物濃度と等しかっ
たとすると、不純物拡散領域の第２導電型の不純物濃度
が充分に高いことになり、逆導電型で高濃度同士の引き
出し領域の不純物拡散領域とソース・ドレイン領域とが
接近した状態となる。その結果、ジャンクション・ブレ
ークダウンが起こりやすくなり、ソース・ドレイン領域
とボディコンタクト領域との間の耐圧が低下する恐れが
ある。この観点から、ボディコンタクト領域の不純物濃
度よりも引き出し領域の不純物拡散領域の不純物濃度の
方が小さくなるように設定しておけば、ジャンクション
・ブレークダウンが起こりにくくなり、ソース・ドレイ
ン領域とボディコンタクト領域との間の耐圧を充分に確
保することができる。If the impurity concentration of the impurity diffusion region of the extraction region is equal to the impurity concentration of the body contact region, the impurity concentration of the second conductivity type of the impurity diffusion region is sufficiently high, and the impurity concentration of the opposite conductivity type is high. The impurity diffusion region of the lead-out region and the source / drain region are close to each other. As a result, junction breakdown is likely to occur and the breakdown voltage between the source / drain region and the body contact region may be reduced. From this point of view, if the impurity concentration of the impurity diffusion region of the extraction region is set to be lower than the impurity concentration of the body contact region, junction breakdown is less likely to occur, and the source / drain region and the body contact region It is possible to secure a sufficient breakdown voltage with the region.
【００１４】パターンを平面視した際に、前記引き出し
領域内の不純物拡散領域のゲート幅方向に延在する縁
が、チャネル領域のゲート幅方向に延在する縁よりも内
側に位置するように設計することが望ましい。In a plan view of the pattern, the edge of the impurity diffusion region in the lead-out region extending in the gate width direction is designed to be located inside the edge of the channel region extending in the gate width direction. It is desirable to do.
【００１５】仮に引き出し領域内の不純物拡散領域のゲ
ート幅方向に延在する縁がチャネル領域のゲート幅方向
に延在する縁に一致する設計であったとすると、製造工
程中の各パターンのアライメント誤差等によっては引き
出し領域内の不純物拡散領域がソース領域またはドレイ
ン領域にはみ出すことも考えられる。その場合、前記不
純物拡散領域とソース・ドレイン領域とは逆導電型であ
るから、容易にジャンクション・ブレークダウンが起こ
ってしまう。そこで、引き出し領域内の不純物拡散領域
のゲート幅方向に延在する縁がチャネル領域のゲート幅
方向に延在する縁よりも内側に位置するように設計して
おけば、その分アライメントマージンが生じるので、製
造工程中で多少のアライメント誤差があっても、ジャン
クション・ブレークダウンが起こりにくい構造とするこ
とができる。If the edge of the impurity diffusion region in the extraction region extending in the gate width direction is designed to coincide with the edge of the channel region extending in the gate width direction, an alignment error of each pattern during the manufacturing process. Depending on the circumstances, it is possible that the impurity diffusion region in the extraction region may protrude into the source region or the drain region. In that case, since the impurity diffusion region and the source / drain regions have opposite conductivity types, a junction breakdown easily occurs. Therefore, if the edge extending in the gate width direction of the impurity diffusion region in the extraction region is designed to be located inside the edge extending in the gate width direction of the channel region, an alignment margin is generated correspondingly. Therefore, even if there is some alignment error in the manufacturing process, it is possible to obtain a structure in which junction breakdown does not easily occur.
【００１６】また、引き出し領域内の不純物拡散領域を
ボディコンタクト領域側のゲート電極の外方にまで延在
させ、不純物拡散領域が、ボディコンタクト領域との間
でその上方にゲート電極が位置しないオフセット構造を
有する構成とすることが望ましい。Further, the impurity diffusion region in the extraction region is extended to the outside of the gate electrode on the body contact region side, and the impurity diffusion region is offset from the body contact region such that the gate electrode is not located above it. It is desirable to have a structure having a structure.
【００１７】この構成によれば、引き出し領域の不純物
拡散領域をボディコンタクト領域側に延在させ、その部
分をオフセット領域とすることによって、ソース・ドレ
イン領域とボディコンタクト領域との間の耐圧を確保す
ることができる。According to this structure, the withstand voltage between the source / drain region and the body contact region is secured by extending the impurity diffusion region of the extraction region toward the body contact region side and making that portion an offset region. can do.
【００１８】さらに、チャネル領域の引き出し領域とは
反対側の縁部に、チャネル領域よりも高い濃度で第２導
電型の不純物が注入されたエッジ不純物拡散領域を形成
することが望ましい。Further, it is desirable to form an edge impurity diffusion region in which an impurity of the second conductivity type is injected at a concentration higher than that of the channel region, at the edge of the channel region opposite to the lead-out region.
【００１９】チャネル領域にはＦＥＴの閾値電圧制御用
のイオン注入がなされているが、チャネル領域の引き出
し領域と反対側の縁部は酸化膜と隣接しており、この酸
化膜を形成する際にチャネル領域内の不純物が食われ、
この部分に本体のＦＥＴよりも閾値電圧が低い寄生トラ
ンジスタが形成されることになる。すると、電流−電圧
特性にキンクが発生するなど、ＦＥＴの電気的特性が劣
化する。そこで、チャネル領域よりも高い不純物濃度を
有するエッジ不純物拡散領域を形成しておけば、寄生ト
ランジスタが形成されることがなく、電気的特性を良好
に維持することができる。Ion implantation for controlling the threshold voltage of the FET is performed in the channel region, but the edge of the channel region opposite to the extraction region is adjacent to the oxide film, and when forming this oxide film. The impurities in the channel region are eaten,
A parasitic transistor having a lower threshold voltage than the FET of the main body is formed in this portion. Then, the electric characteristics of the FET are deteriorated, for example, a kink is generated in the current-voltage characteristics. Therefore, if an edge impurity diffusion region having an impurity concentration higher than that of the channel region is formed, a parasitic transistor is not formed and good electrical characteristics can be maintained.
【００２０】また、引き出し領域内の不純物拡散領域と
エッジ不純物拡散領域とで第２導電型の不純物の濃度を
等しくすることもできる。Further, the impurity concentration of the second conductivity type can be made equal in the impurity diffusion region and the edge impurity diffusion region in the extraction region.
【００２１】引き出し領域内の不純物拡散領域とエッジ
不純物拡散領域とで不純物濃度を個別に設定することが
できるが、この２つの領域で不純物濃度を等しく設定し
ても支障なくそれぞれの機能を発揮することができる。
そして、不純物濃度を等しく設定した場合、１回のイオ
ン注入工程で上記２つの不純物拡散領域を同時に形成す
ることができるので、製造工程が複雑になることがな
い。Although the impurity concentration can be set individually for the impurity diffusion region and the edge impurity diffusion region in the extraction region, even if the impurity concentration is set equal in these two regions, the respective functions can be exerted without any trouble. be able to.
Then, when the impurity concentrations are set to be equal, the two impurity diffusion regions can be simultaneously formed in one ion implantation process, so that the manufacturing process is not complicated.
【００２２】前記チャネル領域よりも高い濃度で第２導
電型の不純物が注入された容量電極領域と前記ゲート絶
縁膜と同一の絶縁膜と前記ゲート電極と同一の導電層に
より容量が形成することができる。A capacitor may be formed by a capacitor electrode region having a second conductivity type impurity implanted at a higher concentration than the channel region, an insulating film that is the same as the gate insulating film, and a conductive layer that is the same as the gate electrode. it can.
【００２３】前記電界効果トランジスタと前記容量電極
を、例えば電気光学装置の画素部に用いれば、電気光学
装置の表示品位を上げることができる。If the field effect transistor and the capacitance electrode are used, for example, in a pixel section of an electro-optical device, the display quality of the electro-optical device can be improved.
【００２４】さらに、前記容量電極領域と前記引き出し
領域内の不純物拡散領域と前記エッジ不純物拡散領域の
３つの不純物濃度を等しく設定した場合、１回のイオン
注入工程で上記３つの不純物拡散領域を同時に形成する
ことができるので、製造工程が複雑になることがない。Furthermore, if the three impurity concentrations of the capacitor electrode region, the impurity diffusion region in the extraction region, and the edge impurity diffusion region are set equal, the three impurity diffusion regions are simultaneously formed in one ion implantation step. Since it can be formed, the manufacturing process does not become complicated.
【００２５】前記半導体層が、チャネル領域の両側方で
ソース領域、チャネル領域、ドレイン領域が並ぶ方向と
交差する方向に延在する延在部を有し、これら延在部の
双方にボディコンタクト領域と引き出し領域とをそれぞ
れ設ける構成としてもよい。The semiconductor layer has extending portions extending on both sides of the channel region in a direction intersecting the direction in which the source region, the channel region and the drain region are arranged, and the body contact region is provided on both of these extending portions. It is also possible to have a structure in which a drawing area and a drawing area are provided respectively.
【００２６】この構成によれば、チャネル領域の両側か
らチャネル下方の余剰キャリアを引き抜くことができる
ので、チャネル領域の内部にある余剰キャリアがさらに
引き抜きやすくなる。このため、チャネル領域の片側か
ら余剰キャリアを引き抜く場合に比べて寄生バイポーラ
現象がより生じにくくなり、ゲート幅を実効的に大きく
することができる。その結果、オン電流が充分に大きな
ＦＥＴを実現することができる。またこの構成の場合、
基本的にチャネル領域の縁で寄生トランジスタが生じる
ことがないという利点を有している。According to this structure, since the excess carriers below the channel can be extracted from both sides of the channel region, the excess carriers inside the channel region can be extracted more easily. Therefore, the parasitic bipolar phenomenon is less likely to occur as compared with the case of extracting the excess carriers from one side of the channel region, and the gate width can be effectively increased. As a result, a FET having a sufficiently large on-current can be realized. With this configuration,
Basically, it has an advantage that no parasitic transistor is generated at the edge of the channel region.
【００２７】また、チャネル領域表面に形成された第２
導電型の第１の不純物拡散層と、第１の不純物拡散層の
下方に形成された第２導電型の第２の不純物拡散層とを
有する構成とすることが望ましい。The second layer formed on the surface of the channel region
It is desirable to have a configuration having a first conductivity type impurity diffusion layer and a second conductivity type second impurity diffusion layer formed below the first impurity diffusion layer.
【００２８】ここで、チャネル領域表面に位置する第１
の不純物拡散層とは、通常の閾値電圧制御用のイオン注
入工程によって形成するものである。上記の構成によれ
ば、第１の不純物拡散層の下方に同じ導電型の第２の不
純物拡散層が形成されているので、通常は高抵抗となる
チャネル領域内の中性領域が低抵抗化され、余剰キャリ
アの引き抜きを容易にすることができる。Here, the first located on the surface of the channel region
The impurity diffusion layer is formed by an ordinary ion implantation process for controlling the threshold voltage. According to the above configuration, since the second impurity diffusion layer of the same conductivity type is formed below the first impurity diffusion layer, the neutral region in the channel region, which normally has high resistance, has low resistance. Therefore, it is possible to easily pull out the excess carrier.
【００２９】本発明の第２のＦＥＴは、絶縁層上に半導
体層が設けられるとともに前記半導体層の上方にゲート
絶縁膜を介してゲート電極が設けられ、前記半導体層に
第１導電型のソース領域およびドレイン領域と前記第１
導電型とは逆導電型の第２導電型のチャネル領域とが形
成されてなる部分空乏型のＳＯＩ型電界効果トランジス
タであって、前記ソース領域内に該ソース領域の電位を
固定するためのコンタクトが形成されるとともに、前記
ソース領域のゲート長方向に延在する縁に沿って第２導
電型のボディコンタクト領域が形成され、前記チャネル
領域のゲート長方向に延在する縁に沿って前記ボディコ
ンタクト領域と接続された第２導電型の不純物拡散領域
が形成され、前記チャネル領域、前記不純物拡散領域、
前記ボディコンタクト領域の第２導電型の不純物濃度
が、この順に大きくなっていることを特徴とする。In a second FET of the present invention, a semiconductor layer is provided on an insulating layer and a gate electrode is provided above the semiconductor layer via a gate insulating film, and the semiconductor layer has a first conductivity type source. Region and drain region and the first
A partial depletion type SOI field effect transistor in which a channel region of a second conductivity type opposite to the conductivity type is formed, and a contact for fixing the potential of the source region in the source region. And a body contact region of the second conductivity type is formed along an edge of the source region extending in the gate length direction, and the body is formed along an edge of the channel region extending in the gate length direction. A second conductivity type impurity diffusion region connected to the contact region is formed, and the channel region, the impurity diffusion region,
The impurity concentration of the second conductivity type in the body contact region is increased in this order.
【００３０】本発明の第１のＦＥＴは、引き出し領域お
よびボディコンタクト領域をチャネル領域の側方に引き
出した構造のものであって、任意の回路に適用する際に
ソース領域とドレイン領域の電位の関係が逆転しても対
応できる構造のＦＥＴを対象としている。これに対し
て、本発明の第２のＦＥＴは、例えばインバータ回路に
用いる場合のように、ソース領域とドレイン領域の電位
の関係を固定して使用するもの、いわゆるソースタイ構
造のＦＥＴを対象としている。The first FET of the present invention has a structure in which the extraction region and the body contact region are extracted laterally of the channel region, and when applied to an arbitrary circuit, the potentials of the source region and the drain region are The target is an FET with a structure that can cope with the relationship being reversed. On the other hand, the second FET of the present invention is intended for an FET having a fixed potential relationship between the source region and the drain region, for example, when used in an inverter circuit, that is, a so-called source tie structure FET. There is.
【００３１】本発明の第２のＦＥＴにおいてもその作
用、効果は本発明の第１のＦＥＴと同様であり、本来の
チャネル領域よりもチャネル領域の縁の不純物拡散領域
の方が空乏層の拡がりが小さくなり、低抵抗になるた
め、余剰キャリアが引き抜きやすくなる。その結果、寄
生バイポーラ現象などの基板浮遊効果をより確実に抑制
することができ、電気的特性に優れたＦＥＴを実現する
ことができる。The operation and effect of the second FET of the present invention are similar to those of the first FET of the present invention, and the depletion layer spreads more in the impurity diffusion region at the edge of the channel region than in the original channel region. Becomes smaller and the resistance becomes lower, so that excess carriers are easily extracted. As a result, it is possible to more surely suppress the substrate floating effect such as the parasitic bipolar phenomenon, and it is possible to realize the FET having excellent electrical characteristics.
【００３２】さらに、ソース領域の縁に沿って形成され
た前記ボディコンタクト領域およびチャネル領域の縁に
沿って形成された前記不純物拡散領域に加えて、ソース
領域の内部に第２導電型のボディコンタクト領域が形成
されるとともに、チャネル領域の内部に前記ボディコン
タクト領域と接続された第２導電型の不純物拡散領域が
形成され、前記チャネル領域、前記不純物拡散領域、前
記ボディコンタクト領域の第２導電型の不純物濃度が、
この順に大きくなっている構成を採用してもよい。Further, in addition to the body contact region formed along the edge of the source region and the impurity diffusion region formed along the edge of the channel region, a body contact of the second conductivity type is formed inside the source region. A region is formed, and a second conductivity type impurity diffusion region connected to the body contact region is formed inside the channel region. The channel region, the impurity diffusion region, and the second conductivity type of the body contact region are formed. The impurity concentration of
You may employ | adopt the structure which becomes large in this order.
【００３３】すなわち、ソース領域やチャネル領域の縁
に沿った箇所だけでなく、ソース領域やチャネル領域の
内部に余剰キャリア引き抜き用のボディコンタクト領域
と不純物拡散領域とを形成してもよい。この構成によれ
ば、特にゲート幅が大きなトランジスタにおいても余剰
キャリアの引き抜きが行いやすくなる。また、ゲート幅
の小さいトランジスタを並列に並べるよりも占有面積を
小さくすることができ、レイアウト的に有利な構成とな
る。That is, a body contact region for extracting excess carriers and an impurity diffusion region may be formed not only along the edges of the source region and the channel region but also inside the source region and the channel region. According to this configuration, it is easy to extract excess carriers even in a transistor having a large gate width. In addition, the occupied area can be made smaller than that in which transistors having a small gate width are arranged in parallel, which is a layout advantageous configuration.
【００３４】ソースタイ構造を採る場合、前記コンタク
トを、一部がボディコンタクト領域にかかり、一部がソ
ース領域にかかるように配置することが望ましい。When the source tie structure is adopted, it is desirable that the contacts are arranged so that a part thereof contacts the body contact region and a part thereof contacts the source region.
【００３５】この構成によれば、コンタクトがソース領
域の電位固定用として機能するとともに、ボディコンタ
クト領域からのキャリア引き抜き用としても機能するた
め、コンタクトが１つで済むという利点を有する。According to this structure, the contact functions not only for fixing the potential of the source region but also for extracting the carrier from the body contact region, so that there is an advantage that only one contact is required.
【００３６】前記半導体層として単結晶シリコン層を用
いることができる。この構成によれば、キャリアの移動
度が高く、電流駆動能力の大きなＦＥＴを提供すること
ができる。A single crystal silicon layer can be used as the semiconductor layer. With this configuration, it is possible to provide an FET having a high carrier mobility and a large current driving capability.
【００３７】本発明の電気光学装置は、上記本発明のＦ
ＥＴを備えたことを特徴とする。この構成によれば、電
気的特性に優れたＦＥＴを備えたことにより、表示品位
の高い電気光学装置を実現することができる。The electro-optical device of the present invention is the same as the F-type of the present invention.
It is characterized by having ET. According to this structure, since the FET having excellent electric characteristics is provided, it is possible to realize the electro-optical device having high display quality.
【００３８】特に上記の電気光学装置が複数の画素から
なる表示部と該表示部を駆動するための駆動回路部とを
有する場合、本発明のＦＥＴを駆動回路部に用いること
が望ましい。駆動回路部では特に電流駆動能力の高いＦ
ＥＴが必要とされるため、この構成によれば、この要求
を満足することができ、ゲート幅の大きなＦＥＴを用い
ることができるので、使用するトランジスタ数が少なく
て済み、駆動回路部の占有面積を小さくできる、回路構
成を簡単化できる等の利点が得られる。In particular, when the electro-optical device has a display section composed of a plurality of pixels and a drive circuit section for driving the display section, it is desirable to use the FET of the present invention in the drive circuit section. In the drive circuit section, F, which has a particularly high current drive capability,
Since ET is required, this configuration can satisfy this requirement and an FET with a large gate width can be used. Therefore, the number of transistors to be used can be small, and the area occupied by the drive circuit unit can be reduced. It is possible to obtain advantages such as reduction in size and simplification of circuit configuration.
【００３９】本発明の電子機器は、上記本発明の電気光
学装置を備えたことを特徴とする。この構成によれば、
表示品位の高い電気光学装置からなる表示部を備えた電
子機器を実現することができる。An electronic apparatus of the present invention is characterized by including the electro-optical device of the present invention. According to this configuration,
It is possible to realize an electronic device including a display unit including an electro-optical device having high display quality.
【００４０】本発明の半導体装置は、上記本発明のＦＥ
Ｔを備えたことを特徴とする。この構成によれば、電流
−電圧特性、耐圧等の面で電気的特性に優れた半導体装
置を実現することができる。The semiconductor device of the present invention is the FE of the present invention.
It is characterized by having T. With this configuration, it is possible to realize a semiconductor device having excellent electrical characteristics in terms of current-voltage characteristics, breakdown voltage, and the like.
【００４１】[0041]
【発明の実施の形態】［第１の実施の形態］以下、本発
明の第１の実施の形態を図１〜図７を参照して説明す
る。図１は本発明のＦＥＴを周辺駆動回路に用いた電気
光学装置の一例である液晶ライトバルブの概略構成図、
図２は図１のＨ−Ｈ’線に沿う断面図、である。この液
晶ライトバルブはアクティブマトリクス方式の液晶パネ
ルであり、素子基板側にＳＯＩ基板を使用している。BEST MODE FOR CARRYING OUT THE INVENTION [First Embodiment] A first embodiment of the present invention will be described below with reference to FIGS. FIG. 1 is a schematic configuration diagram of a liquid crystal light valve which is an example of an electro-optical device using the FET of the present invention in a peripheral drive circuit,
FIG. 2 is a sectional view taken along the line HH ′ of FIG. 1. This liquid crystal light valve is an active matrix type liquid crystal panel, and uses an SOI substrate on the element substrate side.
【００４２】本実施の形態の液晶ライトバルブ１０の構
成は、図１および図２に示すように、ＴＦＴアレイ基板
１５上に、シール材２４が対向基板２０の縁に沿うよう
に設けられており、その内側に並行して額縁としての遮
光膜２５（周辺見切り）が設けられている。シール材２
４の外側の領域には、データ線駆動回路１０１および外
部回路接続端子１０２がＴＦＴアレイ基板１５の一辺に
沿って設けられており、走査線駆動回路１０４がこの一
辺に隣接する２辺に沿って設けられている。As shown in FIGS. 1 and 2, the liquid crystal light valve 10 of the present embodiment has a sealing material 24 provided on the TFT array substrate 15 along the edge of the counter substrate 20. A light-shielding film 25 (peripheral parting) serving as a frame is provided in parallel with the inner side. Seal material 2
In the area outside 4, the data line drive circuit 101 and the external circuit connection terminal 102 are provided along one side of the TFT array substrate 15, and the scanning line drive circuit 104 is provided along two sides adjacent to this side. It is provided.
【００４３】さらに、ＴＦＴアレイ基板１５の残る一辺
には、画像表示領域の両側に設けられた走査線駆動回路
１０４間を接続するための複数の配線１０５が設けられ
ている。また、対向基板２０のコーナー部の少なくとも
１箇所においては、ＴＦＴアレイ基板１５と対向基板２
０との間で電気的導通をとるための導通材１０６が設け
られている。そして、図２に示すように、図１に示した
シール材２４とほぼ同じ輪郭を持つ対向基板２０がシー
ル材２４によりＴＦＴアレイ基板１５に固着されてお
り、ＴＦＴアレイ基板１５と対向基板２０との間にＴＮ
液晶２６が封入されている。また、図１に示すシール材
２４に設けられた開口部は液晶注入口２７であり、封止
材２８によって封止されている。Further, a plurality of wirings 105 for connecting the scanning line driving circuits 104 provided on both sides of the image display area are provided on the remaining one side of the TFT array substrate 15. The TFT array substrate 15 and the counter substrate 2 are provided at least at one corner of the counter substrate 20.
A conductive material 106 is provided to establish electrical connection with zero. Then, as shown in FIG. 2, the counter substrate 20 having substantially the same contour as the seal material 24 shown in FIG. 1 is fixed to the TFT array substrate 15 by the seal material 24. Between TN
Liquid crystal 26 is enclosed. The opening provided in the sealing material 24 shown in FIG. 1 is a liquid crystal injection port 27 and is sealed with a sealing material 28.
【００４４】ここで、走査線駆動回路１０４の回路図の
一例を図３に示す。走査線駆動回路１０４は、シフトレ
ジスタ１０７とバッファ１０８とによって構成されてい
る。また、走査線駆動回路１０４は、基板上で光を完全
に遮った位置に配置され、光リーク電流を考慮する必要
がないため、全体を半導体層の膜厚が厚い部分空乏型の
トランジスタによって構成することができる。また、駆
動周波数を高くしたい場合、シフトレジスタ１０７は、
高速で駆動する必要がある。その際には、寄生容量を小
さくすることができる完全空乏型のトランジスタを用い
ることが好ましい。バッファ１０８は、走査線を駆動す
るために大きな電流駆動能力が必要になるので、部分空
乏型のトランジスタを用いることが好ましい。このよう
に、周辺駆動回路においては、全体を部分空乏型のトラ
ンジスタで構成してもよいし、それぞれの回路によって
部分空乏型のトランジスタと完全空乏型のトランジスタ
を使い分けてもよい。また、トランスミッションゲート
１１０のような回路では、一方のトランジスタ、例えば
部分空乏型のトランジスタのみで代用することが可能で
ある。Here, an example of a circuit diagram of the scanning line driving circuit 104 is shown in FIG. The scanning line driving circuit 104 includes a shift register 107 and a buffer 108. Further, since the scan line driver circuit 104 is arranged on the substrate at a position where light is completely blocked and there is no need to consider a light leak current, the scan line driver circuit 104 is entirely formed of a partial depletion type transistor with a thick semiconductor layer. can do. In addition, when it is desired to increase the driving frequency, the shift register 107
Need to drive at high speed. In that case, it is preferable to use a fully depleted transistor that can reduce parasitic capacitance. It is preferable to use a partial depletion type transistor for the buffer 108 because a large current driving capability is required for driving the scan line. As described above, in the peripheral drive circuit, the whole may be configured by the partial depletion type transistor, or the partial depletion type transistor and the complete depletion type transistor may be selectively used depending on each circuit. Further, in a circuit such as the transmission gate 110, only one transistor, for example, a partial depletion type transistor can be substituted.
【００４５】図３中に実線の円で囲んだ部分のトランス
ミッションゲート１１０の平面レイアウト図を図４に示
す。図４中、符号３０は単結晶シリコン層のパターン、
３１は第２ポリシリコン層のパターン、３２はＡｌ配線
層のパターン、３３はコンタクトのパターンを示してい
る。この図に示すように、このトランスミッションゲー
ト１１０はＮチャネルトランジスタ４０とＰチャネルト
ランジスタ４１とを含む４個の部分空乏型のトランジス
タで構成されている。そのうち、Ｎチャネルトランジス
タ４０に、本発明の対象であるボディコンタクト領域を
有するＦＥＴが用いられている。FIG. 4 shows a plan layout view of the transmission gate 110 in a portion surrounded by a solid line circle in FIG. In FIG. 4, reference numeral 30 is a pattern of the single crystal silicon layer,
Reference numeral 31 is a second polysilicon layer pattern, 32 is an Al wiring layer pattern, and 33 is a contact pattern. As shown in this figure, the transmission gate 110 is composed of four partial depletion type transistors including an N-channel transistor 40 and a P-channel transistor 41. Among them, the FET having the body contact region which is the object of the present invention is used for the N-channel transistor 40.
【００４６】図５は、図４中、１点鎖線の円で示したＦ
ＥＴのみを取り出して示す平面図である。図６は図５の
Ａ−Ａ’線に沿う断面図である。本実施の形態のＦＥＴ
５０は、図５および図６に示すように、支持基板５１上
に埋込シリコン酸化膜５２（絶縁層）を介してＴ字状の
単結晶シリコン層５３（半導体層）を有している。単結
晶シリコン層５３のうち、図５中の下側にＮ型（第１導
電型）のソース領域５４、上側にＮ型のドレイン領域５
５が形成され、ソース領域５４とドレイン領域５５との
間に閾値電圧制御用として表面にＰ型（第２導電型）不
純物が注入されたチャネル領域５６が形成されている。
本実施の形態のＦＥＴ５０は、ソース領域５４、ドレイ
ン領域５５のいずれか一方の電位を固定して使用するも
のではなく、ソース領域５４−ドレイン領域５５間で電
位の関係が逆転しても対応できるものである。なお、ソ
ース領域５４、ドレイン領域５５の構成はそれぞれチャ
ネル領域５６側に低濃度領域、その外側に高濃度領域を
備えた構造、いわゆるＬＤＤ（Lightly Doped Drain）
構造を採用してもよい。単結晶シリコン層５３上には、
シリコン酸化膜からなるゲート絶縁膜５７を介してＴ字
状のゲート電極５８が形成されている。FIG. 5 shows F indicated by the one-dot chain line circle in FIG.
It is a top view which takes out and shows only ET. FIG. 6 is a sectional view taken along the line AA ′ of FIG. FET of the present embodiment
As shown in FIGS. 5 and 6, 50 has a T-shaped single crystal silicon layer 53 (semiconductor layer) on a supporting substrate 51 with a buried silicon oxide film 52 (insulating layer) interposed therebetween. In the single crystal silicon layer 53, the N-type (first conductivity type) source region 54 is on the lower side and the N-type drain region 5 is on the upper side in FIG.
5 is formed, and a channel region 56 in which a P-type (second conductivity type) impurity is implanted into the surface is formed between the source region 54 and the drain region 55 for controlling the threshold voltage.
The FET 50 of the present embodiment does not use one of the source region 54 and the drain region 55 with the potential fixed, but can cope with the potential relationship between the source region 54 and the drain region 55 being reversed. It is a thing. The structure of the source region 54 and the drain region 55 is a structure having a low concentration region on the side of the channel region 56 and a high concentration region on the outside thereof, so-called LDD (Lightly Doped Drain).
A structure may be adopted. On the single crystal silicon layer 53,
A T-shaped gate electrode 58 is formed via a gate insulating film 57 made of a silicon oxide film.
【００４７】単結晶シリコン層５３は、チャネル領域５
６の側方でソース領域５４、チャネル領域５６、ドレイ
ン領域５５が並ぶ方向と略直交する方向（図５における
右側）に延在する延在部５３ａを有している。そして、
この延在部５３ａに、ゲート電極５８の外方に位置する
Ｐ型のボディコンタクト領域６０と、チャネル領域５６
とボディコンタクト領域６０との間でゲート電極５８の
下方に位置するＰ型の不純物拡散領域６１を有する引き
出し領域６２とが形成されている。本実施の形態の場
合、引き出し領域６２内の不純物拡散領域６１のゲート
幅方向に延在する縁がチャネル領域５６のゲート幅方向
に延在する縁と略直線状に並んでいる。一方、チャネル
領域５６の引き出し領域６２とは反対側の縁部には、Ｐ
型のエッジ不純物拡散領域６３が形成されている。チャ
ネル領域５６、引き出し領域６２内の不純物拡散領域６
１、ボディコンタクト領域６０の導電型は全てＰ型であ
るが、不純物濃度の大小関係は、チャネル領域５６、不
純物拡散領域６１、ボディコンタクト領域６０の順に大
きくなっている。また、引き出し領域６２内の不純物拡
散領域６１とエッジ不純物拡散領域６３の不純物濃度は
等しくなっている。The single crystal silicon layer 53 is formed in the channel region 5
6 has an extending portion 53a extending in the direction (right side in FIG. 5) substantially orthogonal to the direction in which the source region 54, the channel region 56, and the drain region 55 are arranged side by side. And
In the extending portion 53a, the P-type body contact region 60 located outside the gate electrode 58 and the channel region 56 are formed.
And a body contact region 60, a lead region 62 having a P-type impurity diffusion region 61 located below the gate electrode 58 is formed. In the case of the present embodiment, the edge extending in the gate width direction of the impurity diffusion region 61 in the extraction region 62 is substantially linearly aligned with the edge extending in the gate width direction of the channel region 56. On the other hand, at the edge of the channel region 56 opposite to the lead-out region 62, P
A mold edge impurity diffusion region 63 is formed. Impurity diffusion region 6 in channel region 56 and lead-out region 62
1. The conductivity type of the body contact region 60 is all P type, but the magnitude relation of the impurity concentration increases in the order of the channel region 56, the impurity diffusion region 61, and the body contact region 60. Further, the impurity concentrations of the impurity diffusion region 61 and the edge impurity diffusion region 63 in the extraction region 62 are equal.
【００４８】ここで、上記構成のＦＥＴ５０の寸法、不
純物濃度等の具体例を挙げると、埋込シリコン酸化膜５
２の膜厚：３００〜１０００ｎｍ（例として４００ｎ
ｍ）、単結晶シリコン層５３の膜厚：２００〜５００ｎ
ｍ（例として４００ｎｍ）、ゲート絶縁膜５７の膜厚：
６０ｎｍ、ゲート電極５８の材料：Ｎ+型、ポリシリコ
ン、ゲート電極５８の膜厚：３５０ｎｍ、ゲート長：４
μｍ、引き出し領域長：３．５μｍ、チャネル領域５６
のイオン注入条件はイオン種：Ｂ+（ボロン）、注入エ
ネルギー：４５ＫｅＶ、ドーズ量：５×１０１１／ｃｍ
２、引き出し領域６２内の不純物拡散領域６１のイオン
注入条件はイオン種：Ｂ+、注入エネルギー：８０Ｋｅ
Ｖ、ドーズ量：１×１０１３／ｃｍ２、ボディコンタク
ト領域６０のイオン注入条件はイオン種：Ｂ+、注入エ
ネルギー：４５ＫｅＶ、ドーズ量：２×１０１５／ｃｍ
２、ソース領域５４、ドレイン領域５５のイオン注入条
件はイオン種：Ｐ+（リン）、注入エネルギー：１００
ＫｅＶ、ドーズ量：２×１０ １５／ｃｍ２、ＬＤＤ構造
を採る場合のＬＤＤ領域（低濃度領域）のイオン注入条
件はイオン種：Ｐ+、注入エネルギー：１６０ＫｅＶ、
ドーズ量：４×１０１ ２／ｃｍ２、である。Here, the size and the size of the FET 50 having the above structure are
To give concrete examples of pure matter concentration, etc., the buried silicon oxide film 5
2 film thickness: 300 to 1000 nm (400 n as an example)
m), the thickness of the single crystal silicon layer 53: 200 to 500 n
m (400 nm as an example), the thickness of the gate insulating film 57:
60 nm, material of gate electrode 58: N + type, poly silicon
Thickness of the gate electrode 58: 350 nm, gate length: 4
μm, extraction region length: 3.5 μm, channel region 56
Ion implantation conditions are: ion species: B + (boron), implantation
Energy: 45 KeV, Dose: 5 × 1011/ Cm
Two, Ions in the impurity diffusion region 61 in the extraction region 62
Implantation conditions are ion species: B +, implantation energy: 80 Ke
V, dose: 1 × 10Thirteen/ CmTwo, Body contact
The ion implantation conditions for the ion implantation region 60 are as follows: ion species: B +, implantation
Energy: 45 KeV, Dose: 2 × 1015/ Cm
TwoIon implantation lines for source region 54 and drain region 55
Ion species: P + (phosphorus), implantation energy: 100
KeV, dose: 2 × 10 15/ CmTwo, LDD structure
Ion implantation line in LDD region (low concentration region)
Ion species: P +, implantation energy: 160 KeV,
Dose amount: 4 x 101 Two/ CmTwo,.
【００４９】図５、図６に対して、従来のＦＥＴの構成
を示したのが図１７、図１８である。図１７、図１８に
示す従来のＦＥＴ２００は、形状こそ図５、図６と同様
であるが、引き出し領域６２内に不純物拡散領域は形成
されていなかった。このＦＥＴ２００に対してゲート電
極５８に閾値電圧以上の電圧を印加した場合、図１９に
示すように、ゲート電極５８下の引き出し領域６２もチ
ャネル領域５６と同様に空乏層６５が大きく拡がり、こ
の部分の抵抗が大きくなる。その結果、ボディコンタク
ト領域６０から離れたチャネル領域５６の内部に存在す
る余剰キャリアを引き抜くことが難しくなっていた。In contrast to FIGS. 5 and 6, FIGS. 17 and 18 show the configuration of a conventional FET. The conventional FET 200 shown in FIGS. 17 and 18 has the same shape as that of FIGS. 5 and 6, but no impurity diffusion region is formed in the extraction region 62. When a voltage higher than the threshold voltage is applied to the gate electrode 58 of the FET 200, as shown in FIG. 19, the depletion layer 65 in the lead-out region 62 under the gate electrode 58 is greatly expanded like the channel region 56, and this portion is expanded. Resistance increases. As a result, it is difficult to extract excess carriers existing inside the channel region 56 away from the body contact region 60.
【００５０】これに対して、本実施の形態のＦＥＴ５０
においては、引き出し領域６２内に不純物拡散領域６１
が形成され、チャネル領域５６よりも引き出し領域６２
の不純物拡散領域６１の方が不純物濃度が大きくなって
いるため、図７に示すように、ゲート電極５８に閾値電
圧以上の電圧を印加した場合、チャネル領域５６よりも
ゲート電極５８下の引き出し領域６２の方が空乏層６５
の拡がりが小さくなり、引き出し領域６２が従来の構造
よりも低抵抗になる。よって、ボディコンタクト領域６
０に印加した電位の引き出し領域６２での電位降下が小
さくなるため、チャネル領域５６の余剰キャリアを引き
抜きやすくなる。その結果、寄生バイポーラ現象などの
基板浮遊効果をより確実に抑制することができ、電気的
特性に優れたＦＥＴを実現することができる。さらに、
ボディコンタクト領域６０よりも引き出し領域６２の不
純物拡散領域６１の方が不純物濃度が小さくなっている
ため、チャネル領域５６−ボディコンタクト領域６０間
のジャンクション・ブレークダウンが起こりにくくな
り、ソース−ドレイン間耐圧を充分に確保することがで
きる。On the other hand, the FET 50 of this embodiment is
Of the impurity diffusion region 61 in the extraction region 62.
Is formed, and the lead-out region 62 is formed more than the channel region 56.
Since the impurity concentration of the impurity diffusion region 61 is higher than that of the channel region 56 as shown in FIG. 7, when a voltage higher than the threshold voltage is applied to the gate electrode 58, the extraction region below the gate region 58 is lower than the channel region 56. 62 is the depletion layer 65
Is reduced, and the extraction region 62 has a lower resistance than the conventional structure. Therefore, the body contact region 6
Since the potential drop in the extraction region 62 of the potential applied to 0 becomes small, it becomes easy to extract the excess carriers in the channel region 56. As a result, it is possible to more surely suppress the substrate floating effect such as the parasitic bipolar phenomenon, and it is possible to realize the FET having excellent electrical characteristics. further,
Since the impurity concentration of the impurity diffusion region 61 of the extraction region 62 is lower than that of the body contact region 60, the junction breakdown between the channel region 56 and the body contact region 60 is less likely to occur, and the source-drain breakdown voltage is reduced. Can be sufficiently secured.
【００５１】さらに本実施の形態の場合、チャネル領域
５６の縁部にエッジ不純物拡散領域６３が形成されてお
り、チャネル領域５６の引き出し領域６２とは反対側の
縁部で寄生トランジスタが形成されることがないため、
電流−電圧特性にキンクが生じることもなく、電気的特
性を良好に維持することができる。また、引き出し領域
６２内の不純物拡散領域６１とエッジ不純物拡散領域６
３の不純物濃度が等しいので、１回のイオン注入工程で
上記２つの不純物拡散領域を同時に形成することができ
るので、製造工程が複雑になることがない。Further, in the case of the present embodiment, the edge impurity diffusion region 63 is formed at the edge of the channel region 56, and the parasitic transistor is formed at the edge of the channel region 56 opposite to the lead-out region 62. Never happen,
It is possible to maintain good electrical characteristics without causing kinks in the current-voltage characteristics. Further, the impurity diffusion region 61 and the edge impurity diffusion region 6 in the extraction region 62
Since the impurity concentrations of 3 are equal, the above-mentioned two impurity diffusion regions can be simultaneously formed in one ion implantation process, so that the manufacturing process is not complicated.
【００５２】さらに、図２０に示すように、本実施の形
態のＦＥＴ５０の半導体層５３と同一層である単結晶シ
リコン層５３ｂと、ゲート絶縁膜５７（図示せず）とゲ
ート電極５８と同じ薄膜により形成した容量電極５８ａ
により形成された容量部３００を接続することができ
る。容量部３００の下電極となる単結晶シリコン層５３
ａには、チャネル領域５６の引き出し領域６２とチャネ
ル領域５６の縁部のエッジ不純物拡散領域６３を形成す
るイオン注入工程により、不純物をドーピングすること
ができる。すなわち、１回のイオン注入工程で上記３つ
の不純物拡散領域を形成することができるので、製造工
程が複雑になることがない。Further, as shown in FIG. 20, the same thin film as the single crystal silicon layer 53b, which is the same layer as the semiconductor layer 53 of the FET 50 of the present embodiment, the gate insulating film 57 (not shown), and the gate electrode 58. The capacitor electrode 58a formed by
The capacitor portion 300 formed by can be connected. Single crystal silicon layer 53 that serves as the lower electrode of the capacitor 300
Impurities can be doped into a by an ion implantation step of forming the extraction region 62 of the channel region 56 and the edge impurity diffusion region 63 at the edge of the channel region 56. That is, since the above-mentioned three impurity diffusion regions can be formed by one ion implantation step, the manufacturing process does not become complicated.
【００５３】そして、本実施の形態の液晶ライトバルブ
１０においては、例えば走査線駆動回路１０４のトラン
スミッションゲート１１０のような周辺駆動回路に上記
構成のＦＥＴ５０を備えたことにより、寄生バイポーラ
現象等の不具合を生じさせることなく、ゲート幅が大き
く、電流駆動能力の高いＦＥＴを用いることができるの
で、回路内で使用するトランジスタ数が少なくて済み、
駆動回路部の占有面積を小さくできる、回路構成を簡単
化することができる、等の効果を得ることができる。In the liquid crystal light valve 10 according to the present embodiment, the peripheral drive circuit such as the transmission gate 110 of the scanning line drive circuit 104 is provided with the FET 50 having the above-mentioned configuration, so that a problem such as a parasitic bipolar phenomenon occurs. Since it is possible to use an FET having a large gate width and a high current driving capability without causing the above, the number of transistors used in the circuit can be small,
It is possible to obtain the effects that the area occupied by the drive circuit unit can be reduced, the circuit configuration can be simplified, and the like.
【００５４】［第２の実施の形態］以下、本発明の第２
の実施の形態を図８を参照して説明する。図８は本実施
の形態のＦＥＴの構成を示す平面図である。本実施の形
態のＦＥＴの基本構成は第１の実施の形態と同様であ
り、引き出し領域の不純物拡散領域の平面パターンが異
なるのみである。よって、図８において図５と共通の構
成要素には同一の符号を付し、詳細な説明は省略する。[Second Embodiment] The second embodiment of the present invention will be described below.
The embodiment will be described with reference to FIG. FIG. 8 is a plan view showing the structure of the FET of this embodiment. The basic structure of the FET of this embodiment is the same as that of the first embodiment, and only the plane pattern of the impurity diffusion region of the extraction region is different. Therefore, in FIG. 8, the same components as those in FIG. 5 are designated by the same reference numerals, and detailed description thereof will be omitted.
【００５５】第１の実施の形態の場合、引き出し領域６
２内の不純物拡散領域６１のゲート幅方向に延在する縁
とチャネル領域５６のゲート幅方向に延在する縁が略直
線状に並んでいた。これに対して、本実施の形態のＦＥ
Ｔ７２は、図８に示すように、引き出し領域６２内の不
純物拡散領域７０のゲート幅方向に延在する縁がチャネ
ル領域５６のゲート幅方向に延在する縁よりも内側に位
置している。すなわち、引き出し領域６２内の不純物拡
散領域７０のゲート長方向の寸法が第１の実施の形態よ
りも狭くなっている。同様に、エッジ不純物拡散領域７
１のゲート幅方向に延在する縁が、チャネル領域５６の
ゲート幅方向に延在する縁よりも内側に位置している。In the case of the first embodiment, the lead-out area 6
The edge extending in the gate width direction of the impurity diffusion region 61 in 2 and the edge extending in the gate width direction of the channel region 56 are arranged substantially linearly. In contrast, the FE of the present embodiment
As shown in FIG. 8, at T72, the edge of the impurity diffusion region 70 in the extraction region 62 extending in the gate width direction is located inside the edge of the channel region 56 extending in the gate width direction. That is, the dimension of the impurity diffusion region 70 in the extraction region 62 in the gate length direction is narrower than that in the first embodiment. Similarly, the edge impurity diffusion region 7
The edge of No. 1 extending in the gate width direction is located inside the edge of the channel region 56 extending in the gate width direction.
【００５６】本実施の形態のＦＥＴ７２においても、寄
生バイポーラ現象などの基板浮遊効果を確実に抑制で
き、電気的特性に優れたＦＥＴを実現できる、といった
第１の実施の形態と同様の効果を得ることができる。Also in the FET 72 of the present embodiment, the same effect as in the first embodiment can be obtained such that the substrate floating effect such as the parasitic bipolar phenomenon can be surely suppressed and the FET having excellent electric characteristics can be realized. be able to.
【００５７】また、第１の実施形態の構成の場合、製造
工程中の各パターンのアライメント誤差等によっては引
き出し領域６２内の不純物拡散領域６１がソース領域５
４またはドレイン領域５５にはみ出すことも考えられ
る。その場合、不純物拡散領域６１とソース・ドレイン
領域とは逆導電型であるから、容易にジャンクション・
ブレークダウンが起こってしまう。これに対して、本実
施の形態の場合、引き出し領域６２内の不純物拡散領域
７０の縁がチャネル領域５６の縁よりも内側に位置して
いるため、アライメントマージンができることになり、
製造工程中で多少のアライメント誤差があってもジャン
クション・ブレークダウンが起こりにくく、パターンず
れに強い構造とすることができる。Further, in the case of the structure of the first embodiment, the impurity diffusion region 61 in the extraction region 62 may become the source region 5 depending on the alignment error of each pattern during the manufacturing process.
4 or the drain region 55 may be projected. In that case, since the impurity diffusion region 61 and the source / drain regions have opposite conductivity types, the junction
Breakdown will occur. On the other hand, in the case of the present embodiment, since the edge of the impurity diffusion region 70 in the extraction region 62 is located inside the edge of the channel region 56, an alignment margin can be provided.
Even if there is some alignment error during the manufacturing process, junction breakdown is unlikely to occur, and a structure that is resistant to pattern deviation can be obtained.
【００５８】［第３の実施の形態］以下、本発明の第３
の実施の形態を図９を参照して説明する。図９は本実施
の形態のＦＥＴの構成を示す平面図である。本実施の形
態のＦＥＴの基本構成は第１の実施の形態と同様であ
り、引き出し領域の平面パターンが異なるのみである。
よって、図９において図５と共通の構成要素には同一の
符号を付し、詳細な説明は省略する。[Third Embodiment] The third embodiment of the present invention will be described below.
The embodiment will be described with reference to FIG. FIG. 9 is a plan view showing the structure of the FET of this embodiment. The basic structure of the FET of this embodiment is the same as that of the first embodiment, and only the plane pattern of the lead-out region is different.
Therefore, in FIG. 9, the same components as those in FIG. 5 are designated by the same reference numerals, and detailed description thereof will be omitted.
【００５９】第１の実施の形態の場合、引き出し領域６
２内の不純物拡散領域６１とボディコンタクト領域６０
との境界線上にゲート電極５８の縁が位置していた。こ
れに対して、本実施の形態のＦＥＴ７４は、図９に示す
ように、引き出し領域６２内の不純物拡散領域６１とボ
ディコンタクト領域６０との境界よりもチャネル領域５
６寄りにゲート電極５８の縁が位置している。すなわ
ち、引き出し領域６２内の不純物拡散領域６１のうちの
大部分はゲート電極５８の下方に位置しているが、ボデ
ィコンタクト領域６０寄りの一部はゲート電極５８の外
側にはみ出しており、このはみ出した部分７５がオフセ
ット構造をなしている。このオフセット長は、例えば１
〜３μｍ程度とすることができる。In the case of the first embodiment, the lead-out area 6
Impurity diffusion region 61 and body contact region 60 in 2
The edge of the gate electrode 58 was located on the boundary line between and. On the other hand, in the FET 74 of the present embodiment, as shown in FIG. 9, the channel region 5 is located more than the boundary between the impurity diffusion region 61 in the extraction region 62 and the body contact region 60.
The edge of the gate electrode 58 is located closer to 6. That is, most of the impurity diffusion region 61 in the lead-out region 62 is located below the gate electrode 58, but a part of the body contact region 60 close to the outside of the gate electrode 58. The raised portion 75 has an offset structure. This offset length is, for example, 1
It can be about 3 μm.
【００６０】本実施の形態のＦＥＴ７４においても、寄
生バイポーラ現象などの基板浮遊効果を確実に抑制で
き、電気的特性に優れたＦＥＴを実現できる、といった
第１、第２の実施の形態と同様の効果を得ることができ
る。Also in the FET 74 of the present embodiment, the substrate floating effect such as the parasitic bipolar phenomenon can be surely suppressed, and the FET having excellent electrical characteristics can be realized, which is similar to the first and second embodiments. The effect can be obtained.
【００６１】また、特に本実施の形態の構成によれば、
引き出し領域６２の不純物拡散領域６１をボディコンタ
クト領域６０側に延在させ、その部分をオフセット構造
とすることによって、ソース・ドレイン領域５４，５５
とボディコンタクト領域６０との間の耐圧を充分に確保
することができる。Further, particularly according to the configuration of the present embodiment,
The impurity diffusion region 61 of the lead-out region 62 is extended to the body contact region 60 side, and that portion is formed into an offset structure, whereby the source / drain regions 54 and 55 are formed.
A withstand voltage between the body contact region 60 and the body contact region 60 can be sufficiently ensured.
【００６２】［第４の実施の形態］以下、本発明の第４
の実施の形態を図１０、図１１を参照して説明する。図
１０は本実施の形態のＦＥＴの構成を示す平面図であ
る。本実施の形態のＦＥＴはチャネル領域の両側方に引
き出し領域、ボディコンタクト領域を設けた点で第１〜
第３の実施の形態と異なるものである。[Fourth Embodiment] The fourth embodiment of the present invention will be described below.
The embodiment will be described with reference to FIGS. 10 and 11. FIG. 10 is a plan view showing the structure of the FET of this embodiment. The FET according to the present embodiment has a first region in that a lead region and a body contact region are provided on both sides of the channel region.
This is different from the third embodiment.
【００６３】本実施の形態のＦＥＴ７７は、図１０に示
すように、矩形状の単結晶シリコン層７８を有してい
る。単結晶シリコン層７８のうち、図１０中の下側にＮ
型のソース領域７９、上側にＮ型のドレイン領域８０が
形成され、ソース領域７９とドレイン領域８０との間に
Ｐ型のチャネル領域８１が形成されている。本実施の形
態のＦＥＴ７７も上記と同様、ソース領域７９−ドレイ
ン領域８０間で電位の関係が逆転しても対応できるもの
である。そして、単結晶シリコン層７８上には、ゲート
絶縁膜を介してＨ字状のゲート電極８２が形成されてい
る。The FET 77 of the present embodiment has a rectangular single crystal silicon layer 78 as shown in FIG. Of the single crystal silicon layer 78, the N on the lower side in FIG.
A source region 79 of the type and an N type drain region 80 are formed on the upper side, and a P type channel region 81 is formed between the source region 79 and the drain region 80. Similarly to the above, the FET 77 of the present embodiment can also cope with the case where the potential relationship between the source region 79 and the drain region 80 is reversed. Then, an H-shaped gate electrode 82 is formed on the single crystal silicon layer 78 via a gate insulating film.
【００６４】単結晶シリコン層７８は、チャネル領域８
１の両側方でソース領域７９、チャネル領域８１、ドレ
イン領域８０が並ぶ方向と略直交する方向（図１０にお
ける左右方向）に延在する延在部７８ａ，７８ｂを有し
ている。そして、この延在部７８ａ，７８ｂに、ゲート
電極８２の外方に位置するＰ型のボディコンタクト領域
８３ａ，８３ｂと、チャネル領域８１とボディコンタク
ト領域８３ａ，８３ｂとの間でゲート電極８２の下方に
位置するＰ型の不純物拡散領域８４ａ，８４ｂを有する
引き出し領域８５ａ，８５ｂとが形成されている。本実
施の形態の場合、引き出し領域８５ａ，８５ｂ内の不純
物拡散領域８４ａ，８４ｂのゲート幅方向に延在する縁
がチャネル領域８１のゲート幅方向に延在する縁と略直
線状に並んでいる。チャネル領域８１、引き出し領域８
５ａ，８５ｂ内の不純物拡散領域８４ａ，８４ｂ、ボデ
ィコンタクト領域８３ａ，８３ｂの導電型は全てＰ型で
あり、不純物濃度の大小関係がチャネル領域８１、不純
物拡散領域８４ａ，８４ｂ、ボディコンタクト領域８３
ａ，８３ｂの順に大きくなっている点は、上記実施の形
態と同様である。The single crystal silicon layer 78 is formed in the channel region 8
1 has extension portions 78a and 78b extending in a direction substantially orthogonal to the direction in which the source region 79, the channel region 81, and the drain region 80 are arranged on both sides (the left-right direction in FIG. 10). Then, in the extending portions 78a and 78b, the P-type body contact regions 83a and 83b located outside the gate electrode 82, and the portion below the gate electrode 82 between the channel region 81 and the body contact regions 83a and 83b. And lead-out regions 85a and 85b having P-type impurity diffusion regions 84a and 84b located at. In the case of the present embodiment, the edges of the impurity diffusion regions 84a and 84b in the extraction regions 85a and 85b, which extend in the gate width direction, are substantially linearly aligned with the edges of the channel region 81, which extend in the gate width direction. . Channel region 81, lead-out region 8
The conductivity types of the impurity diffusion regions 84a and 84b and the body contact regions 83a and 83b in 5a and 85b are all P type, and the magnitude relation of the impurity concentrations is the channel region 81, the impurity diffusion regions 84a and 84b, and the body contact region 83.
It is the same as in the above-described embodiment in that it becomes larger in the order of a and 83b.
【００６５】本実施の形態のＦＥＴ７７の構成によれ
ば、チャネル領域８１の両側からチャネル下方の余剰キ
ャリアを引き抜くことができるので、チャネル領域の片
側からのみ引き抜く第１〜第３の実施の形態と比べてチ
ャネル領域８１の内部にある余剰キャリアがさらに引き
抜きやすくなる。このため、第１〜第３の実施の形態の
構造に比べて寄生バイポーラ現象がより生じにくくな
り、ゲート幅を実効的に大きくすることができる。その
結果、オン電流が充分に大きなＦＥＴを実現することが
できる。またこの構成の場合、基本的にチャネル領域８
１の縁で寄生トランジスタが生じることがなく、電流−
電圧特性の異常部分が生じないという利点も有してい
る。According to the configuration of the FET 77 of the present embodiment, surplus carriers below the channel can be extracted from both sides of the channel region 81, so that the first to third embodiments in which only the one side of the channel region is extracted. Compared to this, the excess carriers inside the channel region 81 are more easily extracted. Therefore, the parasitic bipolar phenomenon is less likely to occur as compared with the structures of the first to third embodiments, and the gate width can be effectively increased. As a result, a FET having a sufficiently large on-current can be realized. Further, in the case of this configuration, basically the channel region 8
No parasitic transistor is generated at the edge of 1 and current −
It also has an advantage that no abnormal portion of the voltage characteristic occurs.
【００６６】また図１１に示すように、図１０に示した
ものに対してＨ字状のゲート電極８２のゲート長方向に
延在する部分の長さを短くし、引き出し領域８５ａ，８
５ｂ（ボディコンタクト領域８３ａ，８３ｂ）のゲート
長方向の長さを短くした構造のＦＥＴ７７’を採用して
もよい。すなわち、この構成は、図５に示した第１の実
施の形態のＦＥＴの引き出し領域が両側にある構成であ
る。なお、図１１において図１０と共通の構成要素につ
いては同一の符号を付し、説明を省略する。Further, as shown in FIG. 11, the length of the portion of the H-shaped gate electrode 82 extending in the gate length direction is made shorter than that shown in FIG.
An FET 77 'having a structure in which the length of 5b (body contact regions 83a, 83b) in the gate length direction is shortened may be adopted. That is, this configuration is a configuration in which the extraction regions of the FET according to the first embodiment shown in FIG. 5 are provided on both sides. In FIG. 11, the same components as those in FIG. 10 are designated by the same reference numerals, and the description thereof will be omitted.
【００６７】［第５の実施の形態］以下、本発明の第５
の実施の形態を図１２を参照して説明する。本実施の形
態のＦＥＴの平面パターンは第１の実施の形態と同一で
あり、半導体層の厚さ方向の不純物プロファイルが異な
るのみである。図１２は本実施の形態のＦＥＴの構成を
示す断面図であって、第１の実施の形態のＦＥＴの断面
構造を示す図６に対応するものである。よって、図１２
において図６と共通の構成要素には同一の符号を付し、
詳細な説明は省略する。[Fifth Embodiment] The fifth embodiment of the present invention will be described below.
The embodiment will be described with reference to FIG. The plane pattern of the FET of this embodiment is the same as that of the first embodiment, and only the impurity profile in the thickness direction of the semiconductor layer is different. FIG. 12 is a cross-sectional view showing the structure of the FET of the present embodiment and corresponds to FIG. 6 showing the cross-sectional structure of the FET of the first embodiment. Therefore, FIG.
6, the same components as those in FIG. 6 are designated by the same reference numerals,
Detailed description is omitted.
【００６８】第１の実施の形態では、閾値電圧の制御の
ためにチャネル領域５６の表面にのみＰ型不純物が注入
されていた。これに対して、本実施の形態のＦＥＴ８７
の場合、図１２に示すように、閾値電圧制御用としてチ
ャネル領域５６の表面、すなわち電圧印加時に空乏層と
なる領域にＰ型不純物が注入され、第１の不純物拡散層
８８が形成されることに加えて、チャネル領域５６の下
部、すなわち電圧印加時に中性領域となる領域にもＰ型
不純物が注入され、第２の不純物拡散層８９が形成され
ている。In the first embodiment, the P-type impurity is implanted only in the surface of the channel region 56 for controlling the threshold voltage. On the other hand, the FET 87 of the present embodiment
In this case, as shown in FIG. 12, a P-type impurity is implanted into the surface of the channel region 56 for controlling the threshold voltage, that is, a region that becomes a depletion layer when a voltage is applied, and the first impurity diffusion layer 88 is formed. In addition, the P-type impurity is also implanted into the lower portion of the channel region 56, that is, the region that becomes the neutral region when a voltage is applied, and the second impurity diffusion layer 89 is formed.
【００６９】具体例を挙げると、第１の不純物拡散層８
８を形成するためのイオン注入条件は、第１の実施の形
態と同様、イオン種：Ｂ+（ボロン）、注入エネルギ
ー：４５ＫｅＶ、ドーズ量：５×１０１１／ｃｍ２であ
り、第２の不純物拡散層８９を形成するためのイオン注
入条件は、イオン種：Ｂ+、注入エネルギー：１３０Ｋ
ｅＶ、ドーズ量：１×１０１２／ｃｍ２である。このよ
うに、イオン注入エネルギーが第１の不純物拡散層８８
形成時よりも第２の不純物拡散層８９形成時で高く、し
たがって、第２の不純物拡散層８９形成時には単結晶シ
リコン層５３の深い部分に不純物濃度のピークが現れる
ようにイオン注入される。As a specific example, the first impurity diffusion layer 8
The ion implantation conditions for forming 8 are ion species: B + (boron), implantation energy: 45 KeV, dose amount: 5 × 10 11 / cm 2 , as in the first embodiment, and Ion implantation conditions for forming the impurity diffusion layer 89 are as follows: ion species: B +, implantation energy: 130K.
eV, dose amount: 1 × 10 12 / cm 2 . As described above, the ion implantation energy is the first impurity diffusion layer 88.
It is higher when the second impurity diffusion layer 89 is formed than when it is formed. Therefore, when the second impurity diffusion layer 89 is formed, ion implantation is performed so that a peak of the impurity concentration appears in a deep portion of the single crystal silicon layer 53.
【００７０】本実施の形態の構成によれば、第１の不純
物拡散層８８の下方の中性領域中に同じ導電型の第２の
不純物拡散層８９が形成されているので、引き出し領域
６２に比べて通常は高抵抗となるチャネル領域５６内の
中性領域までもが低抵抗化され、余剰キャリアの引き抜
きをさらに容易にすることができる。According to the structure of the present embodiment, since the second impurity diffusion layer 89 of the same conductivity type is formed in the neutral region below the first impurity diffusion layer 88, the extraction region 62 is formed. By comparison, even the neutral region in the channel region 56, which normally has a high resistance, has a low resistance, and extraction of excess carriers can be further facilitated.
【００７１】［第６の実施の形態］以下、本発明の第６
の実施の形態を図１３を参照して説明する。第１〜第５
の実施の形態のＦＥＴがソース領域−ドレイン領域間で
電位の関係が逆転してもよい構造であるのに対して、本
実施の形態のＦＥＴは、ソース領域とドレイン領域の電
位の関係を固定して使用するソースタイ構造のＦＥＴの
例である。[Sixth Embodiment] The sixth embodiment of the present invention will be described below.
The embodiment will be described with reference to FIG. 1st-5th
While the FET of the embodiment has a structure in which the potential relationship between the source region and the drain region may be reversed, the FET of the present embodiment has a fixed potential relationship between the source region and the drain region. It is an example of the FET of the source tie structure which is used as described above.
【００７２】本実施の形態のＦＥＴ９０は、図１３に示
すように、矩形状の単結晶シリコン層９１と交差するよ
うにゲート電極９２が配置されており、単結晶シリコン
層９１のうち、図１３中の下側にＮ型のソース領域９
３、上側にＮ型のドレイン領域９４が形成され、ソース
領域９３とドレイン領域９４との間にＰ型のチャネル領
域９５が形成されている。In the FET 90 of the present embodiment, as shown in FIG. 13, a gate electrode 92 is arranged so as to intersect with a rectangular single crystal silicon layer 91. Of the single crystal silicon layer 91, FIG. N-type source region 9 on the lower side of the inside
3, an N type drain region 94 is formed on the upper side, and a P type channel region 95 is formed between the source region 93 and the drain region 94.
【００７３】単結晶シリコン層９１上のソース領域９３
のゲート長方向に延在する縁に沿ってＰ型のボディコン
タクト領域９６ａ，９６ｂが形成されており、さらに、
チャネル領域９５のゲート長方向に延在する縁に沿って
ボディコンタクト領域９６ａ，９６ｂと接続されたＰ型
の不純物拡散領域９７ａ，９７ｂが形成されている。チ
ャネル領域９５、不純物拡散領域９７ａ，９７ｂ、ボデ
ィコンタクト領域９６ａ，９６ｂの導電型は全てＰ型で
あり、チャネル領域９５、不純物拡散領域９７ａ，９７
ｂ、ボディコンタクト領域９６ａ，９６ｂの不純物濃度
がこの順に大きくなっている。また、ソース領域９３と
片側のボディコンタクト領域９６ｂに跨るようにコンタ
クト９８が設けられている。Source region 93 on single crystal silicon layer 91
P-type body contact regions 96a and 96b are formed along the edge extending in the gate length direction of
P-type impurity diffusion regions 97a and 97b connected to the body contact regions 96a and 96b are formed along the edges of the channel region 95 extending in the gate length direction. The conductivity type of the channel region 95, the impurity diffusion regions 97a and 97b, and the body contact regions 96a and 96b are all P-type, and the channel region 95 and the impurity diffusion regions 97a and 97b.
b, the impurity concentrations of the body contact regions 96a and 96b increase in this order. Further, a contact 98 is provided so as to extend over the source region 93 and the body contact region 96b on one side.
【００７４】本実施の形態のＦＥＴ９０は、例えばイン
バータ回路に用いるようなソースタイ構造のＦＥＴであ
るが、このＦＥＴ９０においてもその作用、効果は上記
実施の形態のＦＥＴとほぼ同様である。すなわち、本来
のチャネル領域９５よりもチャネル領域９５の縁の不純
物拡散領域９７ａ，９７ｂの方が不純物濃度が高いため
に空乏層の拡がりが小さくなり、この部分が低抵抗にな
るため、ボディコンタクト領域９６ａ，９６ｂから余剰
キャリアが引き抜きやすくなる。その結果、寄生バイポ
ーラ現象などの基板浮遊効果を確実に抑制することがで
き、電気的特性に優れたＦＥＴを実現することができ
る。The FET 90 of the present embodiment is a FET of source tie structure used in, for example, an inverter circuit, and the operation and effect of this FET 90 are almost the same as those of the FETs of the above embodiments. That is, since the impurity diffusion regions 97a and 97b at the edges of the channel region 95 have a higher impurity concentration than the original channel region 95, the expansion of the depletion layer becomes smaller, and this portion has a lower resistance. Excess carriers can be easily extracted from 96a and 96b. As a result, the substrate floating effect such as the parasitic bipolar phenomenon can be surely suppressed, and the FET having excellent electrical characteristics can be realized.
【００７５】また、ソース領域９３とボディコンタクト
領域９６ｂに跨るようにコンタクト９８を設けたことに
よって、このコンタクト９８がソース領域９３の電位固
定用として機能するとともに、ボディコンタクト領域９
６ｂからの余剰キャリアの引き抜き用としても機能する
ため、コンタクトが１つで済むという利点も有してい
る。Further, since the contact 98 is provided so as to extend over the source region 93 and the body contact region 96b, the contact 98 functions as a potential fixing pin for the source region 93 and the body contact region 9
Since it also functions to pull out the excess carrier from 6b, it also has an advantage that only one contact is required.
【００７６】［第７の実施の形態］以下、本発明の第７
の実施の形態を図１４を参照して説明する。本実施の形
態のＦＥＴも第６の実施の形態と同様、ソース領域とド
レイン領域の電位の関係を固定して使用するソースタイ
構造のＦＥＴの例であり、ソース領域およびチャネル領
域の内部にも余剰キャリアの引き抜き領域を設けた例を
示している。よって、図１４において図１３と共通の構
成要素には同一の符号を付し、詳細な説明は省略する。[Seventh Embodiment] The seventh embodiment of the present invention will be described below.
The embodiment will be described with reference to FIG. Like the sixth embodiment, the FET of the present embodiment is also an example of the FET of the source tie structure in which the potential relationship between the source region and the drain region is fixed and used. An example in which a surplus carrier extraction region is provided is shown. Therefore, in FIG. 14, the same components as those in FIG. 13 are designated by the same reference numerals, and detailed description thereof will be omitted.
【００７７】本実施の形態のＦＥＴにおいては、図１４
に示すように、ソース領域９３の縁に沿って形成された
ボディコンタクト領域９６ａ，９６ｂおよびチャネル領
域９５の縁に沿って形成された不純物拡散領域９７ａ，
９７ｂに加えて、ソース領域９３の略中央部にゲート長
方向に延在するＰ型のボディコンタクト領域９６ｃが形
成されるとともに、チャネル領域９５の内部にボディコ
ンタクト領域９６ｃと接続されたゲート長方向に延在す
るＰ型の不純物拡散領域９７ｃが形成されている。不純
物濃度の関係は、ソース領域９３およびチャネル領域９
５の縁のボディコンタクト領域９６ａ，９６ｂ、不純物
拡散領域９７ａ，９７ｂと同様であり、チャネル領域９
５、不純物拡散領域９７ｃ、ボディコンタクト領域９６
ｃの順に大きくなっている。また、縁のボディコンタク
ト領域９６ａ，９６ｂと中央部のボディコンタクト領域
９６ｃの不純物濃度、縁の不純物拡散領域９７ａ，９７
ｂと中央部の不純物拡散領域９７ｃの不純物濃度は同一
である。In the FET of this embodiment, the structure shown in FIG.
, The body contact regions 96a and 96b formed along the edges of the source region 93 and the impurity diffusion regions 97a formed along the edges of the channel region 95.
In addition to 97b, a P-type body contact region 96c extending in the gate length direction is formed substantially in the center of the source region 93, and a channel length direction in which the P-type body contact region 96c connected to the body contact region 96c is formed inside the channel region 95. A P-type impurity diffusion region 97c extending in the area is formed. The relationship between the impurity concentrations is the source region 93 and the channel region 9
5 is similar to the body contact regions 96a and 96b and the impurity diffusion regions 97a and 97b at the edge of the channel region 9
5, impurity diffusion region 97c, body contact region 96
It becomes large in the order of c. Further, the impurity concentrations of the edge body contact regions 96a, 96b and the central body contact region 96c, and the edge impurity diffusion regions 97a, 97.
b and the impurity concentration of the central impurity diffusion region 97c are the same.
【００７８】本実施の形態のＦＥＴは、ソース領域９３
やチャネル領域９５の縁に沿った箇所だけでなく、ソー
ス領域９３やチャネル領域９５の中央部にも余剰キャリ
ア引き抜き用のボディコンタクト領域９６ｃと不純物拡
散領域９７ｃとを形成したものである。この構成によれ
ば、ゲート幅が大きなトランジスタにおいても余剰キャ
リアの引き抜きが行いやすくなる。また、ゲート幅の小
さいトランジスタを並列に並べるよりも占有面積を小さ
くすることができ、レイアウト的に有利な構成とするこ
とができる。The FET of the present embodiment has a source region 93
A body contact region 96c for extracting excess carriers and an impurity diffusion region 97c are formed not only along the edge of the channel region 95 but also in the center of the source region 93 and the channel region 95. With this configuration, it is easy to extract the excess carriers even in a transistor having a large gate width. Further, the occupied area can be made smaller than that in which the transistors having a small gate width are arranged in parallel, and the layout can be advantageous.
【００７９】［電子機器］以下、上記の液晶ライトバル
ブを用いた電子機器の一例として、投射型液晶表示装置
の構成について、図１５を参照して説明する。図１５
は、上述した液晶ライトバルブを３個用意し、夫々ＲＧ
Ｂ用の液晶装置９６２Ｒ、９６２Ｇ及び９６２Ｂとして
用いた投射型表示装置１１００の光学系の概略構成を示
す図である。[Electronic Device] A configuration of a projection type liquid crystal display device will be described below as an example of an electronic device using the above liquid crystal light valve with reference to FIG. Figure 15
Prepares the above-mentioned three liquid crystal light valves, each RG
It is a figure which shows schematic structure of the optical system of the projection type display apparatus 1100 used as B liquid crystal devices 962R, 962G, and 962B.
【００８０】本例の投射型表示装置１１００の光学系に
は、光源装置９２０と、均一照明光学系９２３が採用さ
れている。そして、投射型表示装置１１００は、この均
一照明光学系９２３から出射される光束Ｗを赤（Ｒ）、
緑（Ｇ）、青（Ｂ）に分離する色分離光学系９２４と、
各色光束Ｒ、Ｇ、Ｂをそれぞれ変調するライトバルブ９
２５Ｒ、９２５Ｇ、９２５Ｂと、変調された後の色光束
を再合成する色合成プリズム９１０と、合成された光束
を投射面１００の表面に拡大投射する投射手段としての
投射レンズユニット９０６を備えている。また、青色光
束Ｂを対応するライトバルブ９２５Ｂに導く導光系９２
７をも備えている。A light source device 920 and a uniform illumination optical system 923 are employed in the optical system of the projection display apparatus 1100 of this example. Then, the projection display apparatus 1100 transmits the light flux W emitted from the uniform illumination optical system 923 to red (R),
A color separation optical system 924 for separating green (G) and blue (B),
Light valve 9 for modulating each color light flux R, G, B respectively
25R, 925G, 925B, a color combining prism 910 for re-combining the modulated color light beams, and a projection lens unit 906 as a projection means for enlarging and projecting the combined light beams on the surface of the projection surface 100. . In addition, a light guide system 92 that guides the blue light flux B to the corresponding light valve 925B.
It also has 7.
【００８１】均一照明光学系９２３は、２つのレンズ板
９２１、９２２と反射ミラー９３１を備えており、反射
ミラー９３１を挟んで２つのレンズ板９２１、９２２が
直交する状態に配置されている。均一照明光学系９２３
の２つのレンズ板９２１、９２２は、それぞれマトリク
ス状に配置された複数の矩形レンズを備えている。光源
装置９２０から出射された光束は、第１のレンズ板９２
１の矩形レンズによって複数の部分光束に分割される。
そして、これらの部分光束は、第２のレンズ板９２２の
矩形レンズによって３つのライトバルブ９２５Ｒ、９２
５Ｇ、９２５Ｂ付近で重畳される。従って、均一照明光
学系９２３を用いることにより、光源装置９２０が出射
光束の断面内で不均一な照度分布を有している場合で
も、３つのライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂ
を均一な照明光で照明することが可能となる。The uniform illumination optical system 923 includes two lens plates 921 and 922 and a reflection mirror 931. The two lens plates 921 and 922 are arranged so as to be orthogonal to each other with the reflection mirror 931 interposed therebetween. Uniform illumination optical system 923
The two lens plates 921 and 922 each include a plurality of rectangular lenses arranged in a matrix. The light flux emitted from the light source device 920 is emitted from the first lens plate 92.
It is divided into a plurality of partial light beams by one rectangular lens.
Then, these partial light fluxes are converted into three light valves 925R and 92R by the rectangular lens of the second lens plate 922.
Superimposed around 5G and 925B. Therefore, by using the uniform illumination optical system 923, even if the light source device 920 has an uneven illuminance distribution in the cross section of the emitted light flux, the three light valves 925R, 925G, and 925B are used.
Can be illuminated with uniform illumination light.
【００８２】各色分離光学系９２４は、青緑反射ダイク
ロイックミラー９４１と、緑反射ダイクロイックミラー
９４２と、反射ミラー９４３とから構成される。まず、
青緑反射ダイクロイックミラー９４１において、光束Ｗ
に含まれている青色光束Ｂおよび緑色光束Ｇが直角に反
射され、緑反射ダイクロイックミラー９４２の側に向か
う。一方、赤色光束Ｒは、青緑反射ダイクロイックミラ
ー９４１を通過して、後方の反射ミラー９４３で直角に
反射されて、赤色光束Ｒの出射部９４４から色合成光学
系の側に出射される。Each color separation optical system 924 comprises a blue-green reflection dichroic mirror 941, a green reflection dichroic mirror 942 and a reflection mirror 943. First,
In the blue-green reflection dichroic mirror 941, the light flux W
The blue light flux B and the green light flux G included in the light are reflected at a right angle and travel toward the green reflection dichroic mirror 942. On the other hand, the red light flux R passes through the blue-green reflective dichroic mirror 941, is reflected at a right angle by the rear reflection mirror 943, and is emitted from the emitting portion 944 of the red light flux R to the color combining optical system side.
【００８３】次に、青緑反射ダイクロイックミラー９４
１により反射された青色光束Ｂ、緑色光束Ｇのうち、緑
色光束Ｇのみが、緑反射ダイクロイックミラー９４２に
おいて直角に反射されて、緑色光束Ｇの出射部９４５か
ら色合成光学系の側に出射される。また、緑反射ダイク
ロイックミラー９４２を通過した青色光束Ｂは、青色光
束Ｂの出射部９４６から導光系９２７の側に出射され
る。本例では、均一照明光学素子の光束Ｗの出射部か
ら、色分離光学系９２４における各色光束の出射部９４
４、９４５、９４６までの距離が互いにほぼ等しくなる
ように設定されている。Next, the blue-green reflection dichroic mirror 94
Of the blue light flux B and the green light flux G reflected by 1, only the green light flux G is reflected at a right angle by the green reflection dichroic mirror 942, and is emitted from the emitting portion 945 of the green light flux G to the color combining optical system side. It The blue light flux B that has passed through the green reflection dichroic mirror 942 is emitted from the emitting portion 946 of the blue light flux B to the light guide system 927 side. In this example, from the light emitting portion of the light beam W of the uniform illumination optical element to the light emitting portion 94 of each color light beam in the color separation optical system 924.
The distances to 4, 945 and 946 are set to be substantially equal to each other.
【００８４】色分離光学系９２４による赤色光束Ｒの出
射部９４４の出射側、および、緑色光束Ｇの出射部９４
５の出射側には、それぞれ集光レンズ９５１、９５２が
配置されている。したがって、各出射部から出射した赤
色光束Ｒ、緑色光束Ｇは、これらの集光レンズ９５１、
９５２にそれぞれ入射して平行化される。The emission side of the emission part 944 of the red light beam R by the color separation optical system 924 and the emission part 94 of the green light beam G.
Condensing lenses 951 and 952 are respectively arranged on the emission side of 5. Therefore, the red light flux R and the green light flux G emitted from the respective emission parts are generated by the condenser lenses 951 and
It is incident on 952 and collimated.
【００８５】このように平行化された赤色光束Ｒ、緑色
光束Ｇは、ライトバルブ９２５Ｒ、９２５Ｇに入射して
変調され、各色光に対応した画像情報が付加される。す
なわち、これらの液晶装置は、図示しない駆動手段によ
って画像情報に応じてスイッチング制御されて、これに
より、ここを通過する各色光の変調が行われる。The red light flux R and the green light flux G thus collimated enter the light valves 925R and 925G and are modulated, and image information corresponding to each color light is added. That is, these liquid crystal devices are switching-controlled by a driving unit (not shown) in accordance with image information, whereby the respective color lights passing therethrough are modulated.
【００８６】一方、青色光束Ｂは、導光系９２７を介し
て対応するライトバルブ９２５Ｂに導かれ、ここにおい
て、同様に画像情報に応じて変調が施される。なお、本
例のライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂは、そ
れぞれさらに入射側偏光手段９６０Ｒ、９６０Ｇ、９６
０Ｂと、出射側偏光手段９６１Ｒ、９６１Ｇ、９６１Ｂ
と、これらの間に配置された液晶装置９６２Ｒ、９６２
Ｇ、９６２Ｂとからなるものである。On the other hand, the blue light flux B is guided to the corresponding light valve 925B via the light guide system 927, and is similarly modulated here according to the image information. The light valves 925R, 925G, and 925B of this example are further provided with incident-side polarization means 960R, 960G, and 96, respectively.
0B and output side polarization means 961R, 961G, 961B
And liquid crystal devices 962R and 962 arranged between them.
G, 962B.
【００８７】ところで、導光系９２７は、青色光束Ｂの
出射部９４６の出射側に配置された集光レンズ９５４
と、入射側反射ミラー９７１と、出射側反射ミラー９７
２と、これらの反射ミラーの間に配置した中間レンズ９
７３と、ライトバルブ９２５Ｂの手前側に配置した集光
レンズ９５３とから構成されている。出射部９４６から
出射された青色光束Ｂは、導光系９２７を介して液晶装
置９６２Ｂに導かれて変調される。各色光束の光路長、
すなわち、光束Ｗの出射部から各液晶装置９６２Ｒ、９
６２Ｇ、９６２Ｂまでの距離は、青色光束Ｂが最も長く
なり、したがって、青色光束の光量損失が最も多くな
る。しかし、導光系９２７を介在させることにより、光
量損失を抑制することができる。By the way, the light guide system 927 is provided with a condenser lens 954 arranged on the emission side of the emission section 946 of the blue light flux B.
An incident side reflection mirror 971 and an emission side reflection mirror 97
2 and an intermediate lens 9 arranged between these reflecting mirrors
73 and a condenser lens 953 disposed on the front side of the light valve 925B. The blue light flux B emitted from the emission unit 946 is guided to the liquid crystal device 962B via the light guide system 927 and is modulated. Optical path length of each color luminous flux,
That is, each liquid crystal device 962R,
With respect to the distances to 62G and 962B, the blue light flux B is the longest, and therefore the light quantity loss of the blue light flux is the highest. However, the light amount loss can be suppressed by interposing the light guide system 927.
【００８８】各ライトバルブ９２５Ｒ、９２５Ｇ、９２
５Ｂを通って変調された各色光束Ｒ、Ｇ、Ｂは、色合成
プリズム９１０に入射され、ここで合成される。そし
て、この色合成プリズム９１０によって合成された光が
投射レンズユニット９０６を介して所定の位置にある投
射面１００の表面に拡大投射されるようになっている。Each light valve 925R, 925G, 92
The respective colored light fluxes R, G, and B that have passed through 5B are incident on the color combining prism 910 and are combined here. Then, the light combined by the color combining prism 910 is enlarged and projected on the surface of the projection surface 100 at a predetermined position via the projection lens unit 906.
【００８９】この構成によれば、表示品位の高い投射型
液晶表示装置を実現することができる。According to this structure, a projection type liquid crystal display device having high display quality can be realized.
【００９０】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態で示したＦＥＴの各平面パターンの
形状、寸法、膜厚、不純物濃度などの具体的な記載はほ
んの一例であって、適宜変更が可能である。また、上記
実施の形態では電気光学装置の例として液晶ライトバル
ブの例を示したが、液晶装置に限らず、エレクトロルミ
ネッセンス装置、プラズマディスプレイ装置等の種々の
電気光学装置に本発明のＦＥＴを適用することが可能で
ある。さらに、電気光学装置のみならず、多数のＦＥＴ
を集積した半導体装置に本発明を適用してもよい。これ
により、電流−電圧特性、耐圧等の面で電気的特性に優
れた半導体装置を実現することができる。The technical scope of the present invention is not limited to the above embodiment, and various modifications can be made without departing from the spirit of the present invention. For example, the specific description of the shape, size, film thickness, impurity concentration, etc. of each plane pattern of the FET shown in the above embodiment is merely an example, and can be changed as appropriate. Further, in the above-described embodiment, the example of the liquid crystal light valve is shown as an example of the electro-optical device, but the FET of the present invention is applied to various electro-optical devices such as an electroluminescence device and a plasma display device as well as the liquid crystal device. It is possible to Furthermore, not only the electro-optical device but also a large number of FETs
The present invention may be applied to a semiconductor device in which the above are integrated. As a result, a semiconductor device having excellent electrical characteristics in terms of current-voltage characteristics, breakdown voltage, etc. can be realized.
【００９１】[0091]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、ボディコンタクト領域を有するＳＯＩ構造のＭ
ＯＳＦＥＴにおいて、寄生バイポーラ現象などの基板浮
遊効果をより確実に抑制することができ、電気的特性に
優れたＦＥＴを提供することができる。また、このよう
なＦＥＴの使用により回路の小型化、簡略化、駆動能力
の向上が図れる電気光学装置や半導体装置を提供するこ
とができる。As described above in detail, according to the present invention, the M of the SOI structure having the body contact region is formed.
In the OSFET, the substrate floating effect such as the parasitic bipolar phenomenon can be more surely suppressed, and the FET having excellent electric characteristics can be provided. Further, by using such an FET, it is possible to provide an electro-optical device and a semiconductor device which can be downsized, simplified, and improved in driving capability.
【図１】 本発明の第１の実施の形態の電気光学装置で
ある液晶ライトバルブの概略構成を示す平面図である。FIG. 1 is a plan view showing a schematic configuration of a liquid crystal light valve that is an electro-optical device according to a first embodiment of the invention.
【図２】 同、液晶ライトバルブの概略構成を示す図１
のＨ−Ｈ’線に沿う断面図である。FIG. 2 is a diagram showing a schematic configuration of the liquid crystal light valve of FIG.
3 is a cross-sectional view taken along the line HH ′ of FIG.
【図３】 同、液晶ライトバルブにおける走査線駆動回
路の一構成例を示す回路図である。FIG. 3 is a circuit diagram showing a configuration example of a scanning line driving circuit in the liquid crystal light valve.
【図４】 同、走査線駆動回路のトランスミッションゲ
ートの部分を示すパターンレイアウト図である。FIG. 4 is a pattern layout diagram showing a transmission gate portion of the scanning line driving circuit.
【図５】 同、トランスミッションゲートを構成する本
実施の形態のＦＥＴの構成を示す平面図である。FIG. 5 is a plan view showing the configuration of the FET of the present embodiment which constitutes the transmission gate of the same.
【図６】 同、ＦＥＴの構成を示す図５のＡ−Ａ’線に
沿う断面図である。6 is a sectional view taken along the line AA ′ of FIG. 5, showing the structure of the FET.
【図７】 同、断面図において、空乏層の拡がりの様子
を示す図である。FIG. 7 is a diagram showing how the depletion layer spreads in the same sectional view.
【図８】 本発明の第２の実施の形態のＦＥＴの構成を
示す平面図である。FIG. 8 is a plan view showing a configuration of an FET according to a second embodiment of the present invention.
【図９】 本発明の第３の実施の形態のＦＥＴの構成を
示す平面図である。FIG. 9 is a plan view showing a configuration of an FET according to a third embodiment of the present invention.
【図１０】 本発明の第４の実施形態のＦＥＴの構成を
示す平面図である。FIG. 10 is a plan view showing a configuration of an FET according to a fourth embodiment of the present invention.
【図１１】 同、ＦＥＴの変形例を示す平面図である。FIG. 11 is a plan view showing a modification of the FET of the same.
【図１２】 本発明の第５の実施形態のＦＥＴの構成を
示す断面図である。FIG. 12 is a cross-sectional view showing the structure of a FET according to a fifth embodiment of the present invention.
【図１３】 本発明の第６の実施形態のＦＥＴの構成を
示す平面図である。FIG. 13 is a plan view showing a configuration of an FET according to a sixth embodiment of the present invention.
【図１４】 本発明の第７の実施形態のＦＥＴの構成を
示す平面図である。FIG. 14 is a plan view showing the configuration of an FET according to a seventh embodiment of the present invention.
【図１５】 本発明の一実施の形態の投射型液晶表示装
置（電子機器）を示す概略構成図である。FIG. 15 is a schematic configuration diagram showing a projection type liquid crystal display device (electronic device) according to an embodiment of the present invention.
【図１６】 ゲート幅と寄生バイポーラ現象が起こるド
レイン電圧との関係を示す図である。FIG. 16 is a diagram showing a relationship between a gate width and a drain voltage at which a parasitic bipolar phenomenon occurs.
【図１７】 ボディコンタクト領域を有する従来のＦＥ
Ｔの構成を示す平面図である。FIG. 17: Conventional FE with body contact region
It is a top view which shows the structure of T.
【図１８】 同、ＦＥＴの構成を示す図１７のＡ−Ａ’
線に沿う断面図である。FIG. 18 is a view showing the structure of the FET of FIG.
It is sectional drawing which follows the line.
【図１９】 同、断面図において、空乏層の拡がりの様
子を示す図である。FIG. 19 is a diagram showing how the depletion layer spreads in the same sectional view.
【図２０】 本発明の第１の実施の形態のトランスミッ
ションゲートを構成するＦＥＴと接続された容量部の構
成を示す平面図である。FIG. 20 is a plan view showing a configuration of a capacitance section connected to an FET that constitutes the transmission gate according to the first embodiment of the present invention.
１０ 液晶ライトバルブ（電気光学装置）
５０，７２，７４，７７，７７’，８７，９０ ＦＥＴ
（電界効果トランジスタ）
５１ 支持基板
５２ 埋込シリコン酸化膜（絶縁層）
５３，７８，９１ 単結晶シリコン層（半導体層）
５３ａ 延在部
５４，７９，９３ ソース領域
５５，８０，９４ ドレイン領域
５６，８１，９５ チャネル領域
５７ ゲート絶縁膜
５８，８２，９２ ゲート電極
６０，８３ａ，８３ｂ，９６ａ，９６ｂ ボディコンタ
クト領域
６１，８４ａ，８４ｂ，９７ａ，９７ｂ 不純物拡散領
域
６２，７０，８５ａ，８５ｂ 引き出し領域
６３，７１ エッジ不純物拡散領域
６５ 空乏層
７５ オフセット部分
８８ 第１の不純物拡散層
８９ 第２の不純物拡散層
９８ コンタクト
９９ 導電層10 Liquid crystal light valve (electro-optical device) 50, 72, 74, 77, 77 ', 87, 90 FET
(Field effect transistor) 51 Support substrate 52 Buried silicon oxide film (insulating layer) 53, 78, 91 Single crystal silicon layer (semiconductor layer) 53a Extension parts 54, 79, 93 Source regions 55, 80, 94 Drain region 56 , 81, 95 channel region 57 gate insulating films 58, 82, 92 gate electrodes 60, 83a, 83b, 96a, 96b body contact regions 61, 84a, 84b, 97a, 97b impurity diffusion regions 62, 70, 85a, 85b lead regions 63, 71 Edge impurity diffusion region 65 Depletion layer 75 Offset portion 88 First impurity diffusion layer 89 Second impurity diffusion layer 98 Contact 99 Conductive layer
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 GA31 GA60 JA24 JA41 NA21 NA23 NA27 PA06 RA05 5F110 AA15 BB02 CC02 DD05 DD13 EE09 EE24 FF02 GG02 GG12 GG24 GG32 GG34 GG37 GG52 GG60 HJ01 HJ04 HJ07 HL03 HM15 NN73 ─────────────────────────────────────────────────── ─── Continued front page F-term (reference) 2H092 GA31 GA60 JA24 JA41 NA21 NA23 NA27 PA06 RA05 5F110 AA15 BB02 CC02 DD05 DD13 EE09 EE24 FF02 GG02 GG12 GG24 GG32 GG34 GG37 GG52 GG60 HJ01 HJ04 HJ07 HL03 HM15 NN73
Claims (17)
に前記半導体層の上方にゲート絶縁膜を介してゲート電
極が設けられ、前記半導体層に第１導電型のソース領域
およびドレイン領域と前記第１導電型とは逆導電型の第
２導電型のチャネル領域とが形成されてなる部分空乏型
のＳＯＩ型電界効果トランジスタであって、 前記半導体層が、前記チャネル領域の側方で前記ソース
領域、前記チャネル領域、前記ドレイン領域が並ぶ方向
と交差する方向に延在する延在部を有し、該延在部に、
前記ゲート電極の外方に位置する第２導電型のボディコ
ンタクト領域と、前記チャネル領域と前記ボディコンタ
クト領域との間で前記ゲート電極の下方に位置する第２
導電型の不純物拡散領域を有する引き出し領域とが形成
され、前記チャネル領域の第２導電型の不純物濃度より
も前記不純物拡散領域の第２導電型の不純物濃度の方が
大きいことを特徴とする電界効果トランジスタ。1. A semiconductor layer is provided on an insulating layer, and a gate electrode is provided above the semiconductor layer via a gate insulating film, and the semiconductor layer is provided with a source region and a drain region of the first conductivity type and the first conductivity type. A partially depleted SOI field-effect transistor including a channel region of a second conductivity type opposite to the one conductivity type, wherein the semiconductor layer is located on a side of the channel region. The channel region, the drain region has an extending portion extending in a direction intersecting the direction in which the drain region is arranged, in the extending portion,
A second conductivity type body contact region located outside the gate electrode, and a second region located below the gate electrode between the channel region and the body contact region.
An extraction region having an impurity diffusion region of conductivity type is formed, and an impurity concentration of the second conductivity type of the impurity diffusion region is higher than an impurity concentration of the second conductivity type of the channel region. Effect transistor.
の不純物濃度よりも前記不純物拡散領域の第２導電型の
不純物濃度の方が小さいことを特徴とする電界効果トラ
ンジスタ。2. A field effect transistor, wherein the impurity concentration of the second conductivity type in the impurity diffusion region is lower than the impurity concentration of the second conductivity type in the body contact region.
ゲート幅方向に延在する縁が、前記チャネル領域のゲー
ト幅方向に延在する縁よりも内側に位置していることを
特徴とする請求項１または２に記載の電界効果トランジ
スタ。3. The edge of the impurity diffusion region in the lead-out region extending in the gate width direction is located inside the edge of the channel region extending in the gate width direction. Item 1. The field effect transistor according to Item 1 or 2.
前記ボディコンタクト領域側の前記ゲート電極の外方に
まで延在し、前記不純物拡散領域が、前記ボディコンタ
クト領域との間で上方に前記ゲート電極が位置しないオ
フセット構造を有することを特徴とする請求項１ないし
３のいずれか一項に記載の電界効果トランジスタ。4. The impurity diffusion region in the lead-out region extends to the outside of the gate electrode on the body contact region side, and the impurity diffusion region is located above the body contact region and above the gate. 4. The field effect transistor according to claim 1, wherein the field effect transistor has an offset structure in which electrodes are not located.
は反対側の縁部に、前記チャネル領域よりも高い濃度で
第２導電型の不純物が注入されたエッジ不純物拡散領域
が形成されたことを特徴とする請求項１ないし４のいず
れか一項に記載の電界効果トランジスタ。5. An edge impurity diffusion region, in which an impurity of the second conductivity type is injected at a concentration higher than that of the channel region, is formed at an edge of the channel region opposite to the extraction region. The field effect transistor according to any one of claims 1 to 4.
前記エッジ不純物拡散領域とで第２導電型の不純物の濃
度が等しいことを特徴とする請求項５に記載の電界効果
トランジスタ。6. The field effect transistor according to claim 5, wherein the impurity diffusion region in the extraction region and the edge impurity diffusion region have the same concentration of the second conductivity type impurity.
導電型の不純物が注入された容量電極領域と、前記ゲー
ト絶縁膜と同一の絶縁膜と、前記ゲート電極と同一の導
電層により容量が形成され、前記容量電極領域と前記引
き出し領域内の不純物拡散領域と前記エッジ不純物拡散
領域とで第２導電型の不純物の濃度が等しいことを特徴
とする請求項１に記載の電界効果トランジスタ。7. The second concentration is higher than that of the channel region.
A capacitance is formed by a capacitance electrode region into which a conductivity type impurity is injected, an insulating film that is the same as the gate insulating film, and a conductive layer that is the same as the gate electrode, and impurity diffusion in the capacitance electrode region and the extraction region is performed. 2. The field effect transistor according to claim 1, wherein the region and the edge impurity diffusion region have the same concentration of the second conductivity type impurity.
側方で前記ソース領域、前記チャネル領域、前記ドレイ
ン領域が並ぶ方向と交差する方向に延在する延在部を有
し、これら延在部の双方に前記ボディコンタクト領域と
前記引き出し領域とがそれぞれ設けられていることを特
徴とする請求項１ないし４のいずれか一項に記載の電界
効果トランジスタ。8. The semiconductor layer has an extending portion extending in a direction intersecting a direction in which the source region, the channel region, and the drain region are arranged on both sides of the channel region, and these extending portions are provided. 5. The field effect transistor according to claim 1, wherein the body contact region and the lead-out region are respectively provided on both sides.
第１の不純物拡散層が形成され、前記第１の不純物拡散
層の下方に第２導電型の第２の不純物拡散層が形成され
たことを特徴とする請求項１ないし８のいずれか一項に
記載の電界効果トランジスタ。9. A second conductivity type first impurity diffusion layer is formed on the surface of the channel region, and a second conductivity type second impurity diffusion layer is formed below the first impurity diffusion layer. The field effect transistor according to any one of claims 1 to 8, characterized in that
もに前記半導体層の上方にゲート絶縁膜を介してゲート
電極が設けられ、前記半導体層に第１導電型のソース領
域およびドレイン領域と前記第１導電型とは逆導電型の
第２導電型のチャネル領域とが形成されてなる部分空乏
型のＳＯＩ型電界効果トランジスタであって、 前記ソース領域内に該ソース領域の電位を固定するため
のコンタクトが形成されるとともに、前記ソース領域の
ゲート長方向に延在する縁に沿って第２導電型のボディ
コンタクト領域が形成され、前記チャネル領域のゲート
長方向に延在する縁に沿って前記ボディコンタクト領域
と接続された第２導電型の不純物拡散領域が形成され、
前記チャネル領域、前記不純物拡散領域、前記ボディコ
ンタクト領域の第２導電型の不純物濃度が、この順に大
きくなっていることを特徴とする電界効果トランジス
タ。10. A semiconductor layer is provided on an insulating layer, and a gate electrode is provided above the semiconductor layer via a gate insulating film, and the semiconductor layer is provided with a source region and a drain region of the first conductivity type and the first conductivity type. A partially depleted SOI field-effect transistor in which a channel region of a second conductivity type opposite to the one conductivity type is formed, for fixing a potential of the source region in the source region. A contact is formed, a body contact region of the second conductivity type is formed along the edge of the source region extending in the gate length direction, and the body contact region of the channel region is formed along the edge of the channel region extending in the gate length direction. A second conductivity type impurity diffusion region connected to the body contact region is formed,
A field-effect transistor, wherein the second-conductivity-type impurity concentrations of the channel region, the impurity diffusion region, and the body contact region increase in this order.
た前記ボディコンタクト領域および前記チャネル領域の
縁に沿って形成された前記不純物拡散領域に加えて、前
記ソース領域の内部に第２導電型のボディコンタクト領
域が形成されるとともに、前記チャネル領域の内部に前
記ボディコンタクト領域と接続された第２導電型の不純
物拡散領域が形成され、前記チャネル領域、前記不純物
拡散領域、前記ボディコンタクト領域の第２導電型の不
純物濃度が、この順に大きくなっていることを特徴とす
る請求項１０に記載の電界効果トランジスタ。11. In addition to the body contact region formed along the edge of the source region and the impurity diffusion region formed along the edge of the channel region, a second conductivity type is formed inside the source region. Body contact region is formed, and a second-conductivity-type impurity diffusion region connected to the body contact region is formed inside the channel region, and the channel region, the impurity diffusion region, and the body contact region are formed. The field effect transistor according to claim 10, wherein the second conductivity type impurity concentration increases in this order.
コンタクト領域にかかり、一部が前記ソース領域にかか
るように配置されたことを特徴とする請求項１０または
１１に記載の電界効果トランジスタ。12. The field effect transistor according to claim 10, wherein the contact is arranged so that a part thereof contacts the body contact region and a part thereof contacts the source region.
なることを特徴とする請求項１ないし１２のいずれか一
項に記載の電界効果トランジスタ。13. The field effect transistor according to claim 1, wherein the semiconductor layer is a single crystal silicon layer.
記載の電界効果トランジスタを備えたことを特徴とする
電気光学装置。14. An electro-optical device comprising the field effect transistor according to claim 1. Description:
を駆動するための駆動回路部とを有し、前記電界効果ト
ランジスタが前記駆動回路部に用いられたことを特徴と
する請求項１４に記載の電気光学装置。15. A display unit comprising a plurality of pixels and a drive circuit unit for driving the display unit, wherein the field effect transistor is used in the drive circuit unit. The electro-optical device according to.
学装置を備えたことを特徴とする電子機器。16. An electronic apparatus comprising the electro-optical device according to claim 14.
記載の電界効果トランジスタを備えたことを特徴とする
半導体装置。17. A semiconductor device comprising the field effect transistor according to claim 1. Description:
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