JP2936900B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2936900B2 JP2936900B2 JP4191254A JP19125492A JP2936900B2 JP 2936900 B2 JP2936900 B2 JP 2936900B2 JP 4191254 A JP4191254 A JP 4191254A JP 19125492 A JP19125492 A JP 19125492A JP 2936900 B2 JP2936900 B2 JP 2936900B2
- Authority
- JP
- Japan
- Prior art keywords
- lead pattern
- lead
- pattern
- semiconductor chip
- return current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体チップとリードフ
レームとを電気的に接続した際の寄生インダクタンスに
よる電気的ノイズの少ない半導体装置に関する。
レームとを電気的に接続した際の寄生インダクタンスに
よる電気的ノイズの少ない半導体装置に関する。
【０００２】
【従来の技術】半導体装置は大規模集積化に伴ない半導
体チップ面積が増加している。更に端子数増大や端子位
置の自由度を増したいとの要求から半導体チップとリー
ドフレームを接続する構造が最近変更されつつある。こ
の要求を満たす構造としてリードを半導体チップの上に
まで延長した構造（Ｌｅａｄ ｏｎ Ｃｈｉｐ構造、以
下ＬＯＣ構造と記す）がある。このＬＯＣ構造の一例は
特開平３−２２７５４１号公報に示されている。
体チップ面積が増加している。更に端子数増大や端子位
置の自由度を増したいとの要求から半導体チップとリー
ドフレームを接続する構造が最近変更されつつある。こ
の要求を満たす構造としてリードを半導体チップの上に
まで延長した構造（Ｌｅａｄ ｏｎ Ｃｈｉｐ構造、以
下ＬＯＣ構造と記す）がある。このＬＯＣ構造の一例は
特開平３−２２７５４１号公報に示されている。
【０００３】図５は、このような従来のＬＯＣ構造の半
導体装置のパッケージの長手方向に垂直な断面を示した
部分断面図である。半導体チップ１０はリードフレーム
のアイランド１１に載置・固定されている。リードには
半導体チップ上まで延びて半導体チップ表面に形成され
た絶縁層１５に接しているリードパターン１６を有し、
リードパターン１６と半導体チップ上のボンディングパ
ッド１４との間は、ボンディングワイヤ１３により電気
的に接続され、リードパターン１６，半導体チップ，ア
イランドが封止材にて封止されている。
導体装置のパッケージの長手方向に垂直な断面を示した
部分断面図である。半導体チップ１０はリードフレーム
のアイランド１１に載置・固定されている。リードには
半導体チップ上まで延びて半導体チップ表面に形成され
た絶縁層１５に接しているリードパターン１６を有し、
リードパターン１６と半導体チップ上のボンディングパ
ッド１４との間は、ボンディングワイヤ１３により電気
的に接続され、リードパターン１６，半導体チップ，ア
イランドが封止材にて封止されている。
【０００４】
【発明が解決しようとする課題】上記ＬＯＣ構造によれ
ば、半導体チップがリードフレームを含むパッケージに
入りきらないという問題は解決されるが、半導体チップ
上に長いリードパターンが存在することになる。最近の
半導体装置は、高集積化に伴ない半導体チップ内配線長
が長く寄生インダクタンスが大きくなっている。そして
高速駆動が要求されるため、リードを含めた寄生インダ
クタンスの増加は、見逃すことができなくなっている。
すなわち、リードを含めたある配線で駆動電流が流れる
と寄生インダクタンスの影響で不要な起電力が生じ、過
大な電流オーバーシュートや近傍の配線での入力信号レ
ベルのしきい値変動等の電気的ノイズが発生する。
ば、半導体チップがリードフレームを含むパッケージに
入りきらないという問題は解決されるが、半導体チップ
上に長いリードパターンが存在することになる。最近の
半導体装置は、高集積化に伴ない半導体チップ内配線長
が長く寄生インダクタンスが大きくなっている。そして
高速駆動が要求されるため、リードを含めた寄生インダ
クタンスの増加は、見逃すことができなくなっている。
すなわち、リードを含めたある配線で駆動電流が流れる
と寄生インダクタンスの影響で不要な起電力が生じ、過
大な電流オーバーシュートや近傍の配線での入力信号レ
ベルのしきい値変動等の電気的ノイズが発生する。
【０００５】本発明の目的は、上記の従来困難であった
半導体チップ上の長いリードパターンの寄生インダクタ
ンスによる電気的ノイズの発生を低減し、高速駆動でき
る半導体装置を提供することである。
半導体チップ上の長いリードパターンの寄生インダクタ
ンスによる電気的ノイズの発生を低減し、高速駆動でき
る半導体装置を提供することである。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
リードフレームのリードが、絶縁層を介して半導体チッ
プ上に延在したリードパターンを有し、前記リードパタ
ーンと半導体チップ上のボンディングパッドとが電気的
に接続されたリードオンチップ構造の半導体装置におい
て、前記リードパターンに隣接して平行に戻り電流リー
ドパターンを備え、前記戻り電流リードパターンは、前
記リードパターンを取り囲むように前記リードパターン
の先端で折り返され、前記戻り電流リードパターンの先
端は前記リードパターンを挟んで前記戻り電流リードパ
ターンの根本とボンディングされていることを特徴とす
る。
リードフレームのリードが、絶縁層を介して半導体チッ
プ上に延在したリードパターンを有し、前記リードパタ
ーンと半導体チップ上のボンディングパッドとが電気的
に接続されたリードオンチップ構造の半導体装置におい
て、前記リードパターンに隣接して平行に戻り電流リー
ドパターンを備え、前記戻り電流リードパターンは、前
記リードパターンを取り囲むように前記リードパターン
の先端で折り返され、前記戻り電流リードパターンの先
端は前記リードパターンを挟んで前記戻り電流リードパ
ターンの根本とボンディングされていることを特徴とす
る。
【０００７】
【実施例】以下、本発明について図面を参照して説明す
る。図１は本発明の参考例の半導体装置の部分断面図、
図２は封止材で封止する以前の部分平面図である。図１
の半導体装置は、図５の従来の半導体装置と同じく、半
導体チップ１０はアイランド１１の上に載置・固定さ
れ、リード１２に接続したリードパターン１６は半導体
チップ表面に設けた絶縁層１５上に延在し、このリード
パターン１６と半導体チップ上のボンディングパッド１
４とがボンディングワイヤ１３で電気的に接続され、こ
れらリードパターン１６、半導体チップ１０、アイラン
ド１１が封止材１７で埋め込まれている。本参考例は、
従来例とは違い、リードパターン１６の上に絶縁層２５
を介して新たに戻り電流リードパターン２６を備えてい
る。
る。図１は本発明の参考例の半導体装置の部分断面図、
図２は封止材で封止する以前の部分平面図である。図１
の半導体装置は、図５の従来の半導体装置と同じく、半
導体チップ１０はアイランド１１の上に載置・固定さ
れ、リード１２に接続したリードパターン１６は半導体
チップ表面に設けた絶縁層１５上に延在し、このリード
パターン１６と半導体チップ上のボンディングパッド１
４とがボンディングワイヤ１３で電気的に接続され、こ
れらリードパターン１６、半導体チップ１０、アイラン
ド１１が封止材１７で埋め込まれている。本参考例は、
従来例とは違い、リードパターン１６の上に絶縁層２５
を介して新たに戻り電流リードパターン２６を備えてい
る。
【０００８】本参考例では一例として幅５００μｍ，厚
さ５０μｍ，長さ２ｍｍのＣｕ合金からなるリードパタ
ーン１６をリード１２に接続し、半導体チップ１０上に
設け、リードパターン１６上に厚さ３０μｍのポリイミ
ドからなる絶縁層２５を設け、この絶縁層２５上に幅３
００μｍ，厚さ５０μｍ，長さ２ｍｍの戻り電流リード
パターン２６をリード１２に接続して設けた。このとき
リードパターンの寄生インダクタンス値は、数値計算に
よる図４曲線４１の予測値と一致する実測値（長さＬ＝
２ｍｍにおいて約０．３ｎＨ）が得られた。この値は、
図４曲線４０で示す従来例での値に比べ約０．１倍に低
減されている。これは、戻り電流リードパターンをリー
ドパターン近傍に備えることにより、各リードパターン
の自己インダクタンスが相互インダクタンスで部分的に
相殺され、全体の寄生インダクタンスが減少するためで
ある。
さ５０μｍ，長さ２ｍｍのＣｕ合金からなるリードパタ
ーン１６をリード１２に接続し、半導体チップ１０上に
設け、リードパターン１６上に厚さ３０μｍのポリイミ
ドからなる絶縁層２５を設け、この絶縁層２５上に幅３
００μｍ，厚さ５０μｍ，長さ２ｍｍの戻り電流リード
パターン２６をリード１２に接続して設けた。このとき
リードパターンの寄生インダクタンス値は、数値計算に
よる図４曲線４１の予測値と一致する実測値（長さＬ＝
２ｍｍにおいて約０．３ｎＨ）が得られた。この値は、
図４曲線４０で示す従来例での値に比べ約０．１倍に低
減されている。これは、戻り電流リードパターンをリー
ドパターン近傍に備えることにより、各リードパターン
の自己インダクタンスが相互インダクタンスで部分的に
相殺され、全体の寄生インダクタンスが減少するためで
ある。
【０００９】図３は本発明の実施例の部分平面図に電流
が戻るよう２本の戻り電流パターン２６を設けた。戻り
電流リードパターン２６の先端と根本（リード１２の近
傍）はボンディングワイヤ３３で結んだ。ここでリード
パターンは幅３００μｍ厚さ５０μｍ長さ２ｍｍであ
り、その左右両側に２００μｍの間隔をあけて幅３００
μｍの戻り電流パターン２６を同一平面上に備えた。ま
た、リードパターン及び戻り電流リードパターンはリー
ドと一体に形成した。このときのインダクタンスは、図
４の曲線４２に示すように、従来の場合より十分低い値
にできることが確認された。
が戻るよう２本の戻り電流パターン２６を設けた。戻り
電流リードパターン２６の先端と根本（リード１２の近
傍）はボンディングワイヤ３３で結んだ。ここでリード
パターンは幅３００μｍ厚さ５０μｍ長さ２ｍｍであ
り、その左右両側に２００μｍの間隔をあけて幅３００
μｍの戻り電流パターン２６を同一平面上に備えた。ま
た、リードパターン及び戻り電流リードパターンはリー
ドと一体に形成した。このときのインダクタンスは、図
４の曲線４２に示すように、従来の場合より十分低い値
にできることが確認された。
【００１０】本実施例ではリードパターン１６及び戻り
電流パターン２６とボンディングパッド１４との電気的
接続はボンディングワイヤ１３で行なったが、ボンディ
ングパッド１４の上にパターン１６，２６を伸ばし、ボ
ンディングパッド上で穴を空けはんだにより電気的接続
を行う場合も本発明は同様に有効である。
電流パターン２６とボンディングパッド１４との電気的
接続はボンディングワイヤ１３で行なったが、ボンディ
ングパッド１４の上にパターン１６，２６を伸ばし、ボ
ンディングパッド上で穴を空けはんだにより電気的接続
を行う場合も本発明は同様に有効である。
【００１１】
【発明の効果】図４に示した効果はリードパターン１６
と戻り電流リードパターン２６の距離をより近付けるこ
とにより大きくなる。また実施例においてリードパター
ン１６の左右両側の戻り電流リードパターン２６は左右
のうちいずれか片側でも構わないが両側に備えたものが
より効果がある。なお、参考例と実施例とを組み合わせ
て戻り電流リードパターンをリードパターンの左右上下
のいずれか複数位置に備える場合については、容易に類
推されるようにより優れた効果が得られる。以上、説明
したように本発明は半導体装置内のリードパターンに対
し戻り電流リードパターンを近接して備えることにより
寄生インダクタンスを減少し、半導体装置の高速駆動時
に発生する電気的誘導ノイズを低減するという効果を有
する。
と戻り電流リードパターン２６の距離をより近付けるこ
とにより大きくなる。また実施例においてリードパター
ン１６の左右両側の戻り電流リードパターン２６は左右
のうちいずれか片側でも構わないが両側に備えたものが
より効果がある。なお、参考例と実施例とを組み合わせ
て戻り電流リードパターンをリードパターンの左右上下
のいずれか複数位置に備える場合については、容易に類
推されるようにより優れた効果が得られる。以上、説明
したように本発明は半導体装置内のリードパターンに対
し戻り電流リードパターンを近接して備えることにより
寄生インダクタンスを減少し、半導体装置の高速駆動時
に発生する電気的誘導ノイズを低減するという効果を有
する。
【図面の簡単な説明】
【図１】本発明の参考例の部分断面図。
【図２】図１の半導体装置の部分平面図。
【図３】本発明の実施例の部分平面図。
【図４】本発明の実施例と従来例の寄生インダクタンス
の比較図。
の比較図。
【図５】従来例の部分断面図。
１０ 半導体チップ １１ アイランド １２ リード １３ ボンディングワイヤ １４ ボンディングパッド １５ 絶縁層 １６ リードパターン １７ 封止材 ２５ 絶縁層 ２６ 戻り電流リードパターン ３３ ボンディングワイヤ
Claims (1)
- 【請求項１】 リードフレームのリードが、絶縁層を介
して半導体チップ上に延在したリードパターンを有し、
前記リードパターンと半導体チップ上のボンディングパ
ッドとが電気的に接続されたリードオンチップ構造の半
導体装置において、前記リードパターンに隣接して平行
に戻り電流リードパターンを備え、前記戻り電流リード
パターンは、前記リードパターンを取り囲むように前記
リードパターンの先端で折り返され、前記戻り電流リー
ドパターンの先端は前記リードパターンを挟んで前記戻
り電流リードパターンの根本とボンディングされている
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4191254A JP2936900B2 (ja) | 1992-07-20 | 1992-07-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4191254A JP2936900B2 (ja) | 1992-07-20 | 1992-07-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0637236A JPH0637236A (ja) | 1994-02-10 |
| JP2936900B2 true JP2936900B2 (ja) | 1999-08-23 |
Family
ID=16271481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4191254A Expired - Fee Related JP2936900B2 (ja) | 1992-07-20 | 1992-07-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2936900B2 (ja) |
-
1992
- 1992-07-20 JP JP4191254A patent/JP2936900B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0637236A (ja) | 1994-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9905497B2 (en) | Resin sealing type semiconductor device and method of manufacturing the same, and lead frame | |
| JP2518569B2 (ja) | 半導体装置 | |
| US5798571A (en) | Inductance reduced wire-bonding type semiconductor device | |
| US7511361B2 (en) | DFN semiconductor package having reduced electrical resistance | |
| JPH0815193B2 (ja) | 半導体装置及びこれに用いるリードフレーム | |
| JP3286765B2 (ja) | 半導体装置 | |
| JP2936900B2 (ja) | 半導体装置 | |
| KR100390466B1 (ko) | 멀티칩 모듈 반도체패키지 | |
| JPH061801B2 (ja) | リ−ドフレ−ム | |
| JP2601228B2 (ja) | 樹脂封止型回路装置の製造方法 | |
| JP2969301B2 (ja) | 半導体装置 | |
| JPH0529528A (ja) | 半導体集積回路装置およびそれに用いるリードフレーム | |
| KR100635386B1 (ko) | 고속 신호 처리가 가능한 반도체 칩 패키지 | |
| JP3702152B2 (ja) | 半導体装置 | |
| JP2869596B2 (ja) | 樹脂封止型半導体装置 | |
| JPH05114685A (ja) | 半導体装置 | |
| JP5145596B2 (ja) | 半導体装置 | |
| JP2653504B2 (ja) | 半導体装置 | |
| US7951651B2 (en) | Dual flat non-leaded semiconductor package | |
| WO2024034359A1 (ja) | 半導体装置 | |
| JPH0521694A (ja) | 半導体装置 | |
| JP2756436B2 (ja) | 半導体装置およびその製造方法 | |
| JP2629461B2 (ja) | 樹脂封止形半導体装置 | |
| KR0135672B1 (ko) | 반도체 패키지용 리드프레임 | |
| KR0142756B1 (ko) | 칩홀딩 리드 온 칩타입 반도체 패키지 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |