JP2934143B2 - Block matching method and apparatus in video compression - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明はディジタル動画像のデー
タ量の圧縮に関する。具体的には、動きベクトル探索の
演算において用いるサブブロックを使用した改良された
ブロック・マッチング方法と装置を提供しようとするも
のである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to compression of a digital moving picture data amount. Specifically, an object of the present invention is to provide an improved block matching method and apparatus using sub-blocks used in a motion vector search operation.

【０００２】[0002]

【従来の技術】図９にはディジタル動画像のデータ量を
圧縮するために用いるフレーム間予測の概念が示され、
同図（ａ）には前フレームの画像Ａ（ｔ＝ｔ₀ ）から
（ｃ）に示す１フレーム後の現画像Ｂ（ｔ＝ｔ₀ ＋１／
３０）を予測している。動きベクトルＭＶを用いる動き
補償フレーム間予測と、動きベクトルＭＶを用いない単
純フレーム予測があり、単純フレーム予測は前フレーム
の画像Ａから現画像Ｂを直接予測するのに対して、動き
補償フレーム間予測では、同図（ｂ）に示すように破線
で示した前フレームの画像から、実線で示した現画像の
位置を予測し動きベクトルＭＶを得て、動きベクトルＭ
Ｖを用いて（ｃ）に示す現画像Ｂを得ている。この動き
補償フレーム間予測を用いることによって、単純フレー
ム間予測に較べて一般にそのデータ量を大幅に圧縮でき
る。2. Description of the Related Art FIG. 9 shows a concept of inter-frame prediction used for compressing a data amount of a digital moving image.
FIG. 11A shows the current image B (t = t ₀ +1/1/1 frame after the previous frame image A (t = t ₀ ) shown in FIG.
30). There are motion-compensated inter-frame prediction using a motion vector MV and simple-frame prediction without using a motion vector MV. Simple-frame prediction directly predicts the current image B from the image A of the previous frame. In the prediction, the position of the current image shown by the solid line is predicted from the image of the previous frame shown by the broken line as shown in FIG.
The current image B shown in (c) is obtained using V. By using this motion compensated inter-frame prediction, the data amount can generally be greatly reduced as compared with the simple inter-frame prediction.

【０００３】この動きベクトルＭＶを検出する手法に
は、多くの技術が存在するが、その中で最も一般的な方
法は、連続するフレーム間のある大きさの画素ブロック
ごとの処理を基本としたものであり、ブロック・マッチ
ング法と呼ばれている。There are many techniques for detecting the motion vector MV. Among them, the most general method is based on processing for each pixel block of a certain size between consecutive frames. And is called a block matching method.

【０００４】図１０にはブロック・マッチング法におけ
るブロック関係が示されている。同図（ａ）には前フレ
ームのサーチ・ウィンドウ６１内の候補ブロック６２
が、同図（ｂ）には現フレームの参照ブロック６３が示
され、参照ブロック６３に対応する前フレームにおける
位置には同図（ａ）に破線で、サーチ・ウィンドウ６１
に対応する位置には同図（ｂ）に１点鎖線で示されてい
る。FIG. 10 shows a block relationship in the block matching method. FIG. 7A shows a candidate block 62 in a search window 61 of the previous frame.
FIG. 11B shows a reference block 63 of the current frame, and the position in the previous frame corresponding to the reference block 63 is indicated by a broken line in FIG.
The position corresponding to is indicated by a one-dot chain line in FIG.

【０００５】ブロック・マッチング法では、現フレーム
における参照ブロック６３は前フレームのサーチ・ウィ
ンドウ６１に囲まれた領域に含まれる同じ大きさの候補
ブロック６２との算術的比較により探索される。そのフ
レーム間の比較結果はディストーションと呼ばれ、２つ
のブロックの類似性の単位として使用される。最も小さ
いディストーション値をもつ候補ブロック６２は最良の
マッチングを示すものであり、それを参照ブロック６３
と関連付ける動きベクトルＭＶとにより、動き予測を行
う。探索するサーチ・ウィンドウ６１内に含まれる可能
なすべてのブロックが参照ブロック６３と逐次比較され
るとき、このプロセスは全点探索法（フルサーチ・ブロ
ック・マッチング法）と呼ばれる。In the block matching method, a reference block 63 in a current frame is searched for by an arithmetic comparison with a candidate block 62 of the same size included in a region surrounded by a search window 61 of the previous frame. The result of the comparison between the frames is called distortion, and is used as a unit of similarity between two blocks. The candidate block 62 having the lowest distortion value indicates the best matching, and is referred to as the reference block 63.
And motion vector MV to be associated with. When all possible blocks contained in the search window 61 to be searched are successively compared with the reference block 63, this process is called a full search (full search block matching).

【０００６】図１１には全点探索法による探索範囲−８
〜＋７のディストーションの求め方を示しており、
（ａ）のサーチ・ウィンドウ６１と、それに対応する現
フレーム（ｂ）の参照ブロック６３と、（ｃ）の一点鎖
線で示す候補ブロック６２と、（ｄ）のディストーショ
ンＤ_ijが示され、サーチ・ウィンドウ６１に対応する
（ｂ）の参照ブロック６３のデータをａで、（ｃ）の候
補ブロック６２のデータをｂで、ｉおよびｊをｙ方向お
よびｘ方向の画素点の座標とすると、連続するフレーム
における参照ブロック６３と（ｃ）の矢印の動きベクト
ルＭＶの示す候補ブロック６２とのブロック間累積誤差
値であるディストーション Ｄ_ijは、 Ｄ_ij＝ΣΣ｜ａ（ｉ，ｊ）−ｂ（ｉ＋ｖ，ｊ＋ｈ）｜ ただし、最初のΣはｉ＝０からＭ−１までの累和を表わ
し、次のΣはｊ＝０からＮ−１までの累和を表わしてい
る。すると、ミーン・アブソリュート・エラーはこのデ
ィストーション Ｄ_ijで表わされる。FIG. 11 shows a search range -8 by the all point search method.
It shows how to find the distortion of ~ +7,
A search window 61 of (a), a reference block 63 of the current frame (b) corresponding thereto, a candidate block 62 indicated by a dashed line (c), and a distortion D _ij of (d) are shown. If the data of the reference block 63 in (b) corresponding to the window 61 is a, the data of the candidate block 62 in (c) is b, and i and j are the coordinates of the pixel points in the y and x directions, the sequence is continuous. The distortion D _ij, which is the inter-block cumulative error value between the reference block 63 in the frame and the candidate block 62 indicated by the arrow motion vector MV in (c), is D _ij = ΣΣ | a (i, j) −b (i + v, j + h) | where the first Σ represents the sum from i = 0 to M−1, and the second Σ represents the sum from j = 0 to N−1. Then, the mean absolute error is represented by this distortion _Dij .

【０００７】動画の国際標準方式ＣＣＩＴＴ Ｈ．２６
１では、フレーム間符号化のデータ圧縮効率を上げる技
術として、動きベクトルＭＶを用いる動き補償を採用し
た。この動きベクトルの探索には、ブロック単位のパタ
ーン・マッチングであるブロック・マッチングを高速に
処理する演算が要求される。[0007] The international standard system CCITT H. 26
In No. 1, motion compensation using a motion vector MV was adopted as a technique for increasing the data compression efficiency of inter-frame coding. The search for the motion vector requires an operation for processing block matching, which is pattern matching in block units, at high speed.

【０００８】図１２には、ブロック・マッチングを全点
探索法を使用し高速に処理して動きベクトルＭＶを得
る、ブロック・マッチング処理部の回路構成が示されて
いる。入力選択回路５１，１６個の演算エレメントＰＥ
０〜ＰＥ１５を含む演算エレメント群５２，比較回路５
３，出力回路５５と、入力選択回路５１，比較回路５
３，出力回路５５に必要なタイミング信号を供給するタ
イミング発生回路５４が含まれている。FIG. 12 shows a circuit configuration of a block matching processing unit that obtains a motion vector MV by performing block matching at high speed using an all-points search method. Input selection circuit 51, 16 operation elements PE
Operation element group 52 including 0 to PE15, comparison circuit 5
3, output circuit 55, input selection circuit 51, comparison circuit 5
3, a timing generation circuit 54 for supplying a necessary timing signal to the output circuit 55 is included.

【０００９】入力画面の現フレームに含まれた参照ブロ
ック６３の１６×１６画素のデータａ（ｉ，ｊ）と、前
フレームの３２×３２画素のサーチ・ウィンドウ６１の
左半面の１６×３２画素のデータｂ（ｉ＋ｖ，ｊ＋ｈ）
と、同じく右半面の１６×３２画素のデータｂ′（ｉ＋
ｖ，ｊ＋ｈ）とが選択回路５１に印加され、参照ブロッ
ク６３のデータａをシフト転送して、サーチ・ウィンド
ウ６１のデータｂまたはｂ′がａと入力対となるように
選択している。The data a (i, j) of 16 × 16 pixels of the reference block 63 included in the current frame of the input screen and the 16 × 32 pixels of the left half of the search window 61 of 32 × 32 pixels of the previous frame Data b (i + v, j + h)
And data b '(i +
v, j + h) is applied to the selection circuit 51, and the data a of the reference block 63 is shifted and transferred so that the data b or b 'of the search window 61 is selected so as to be an input pair with a.

【００１０】参照ブロック６３のデータａとサーチ・ウ
ィンドウ６１のデータｂまたはｂ′とは対となって演算
エレメント群５２に含まれた１６個の演算エレメントＰ
Ｅ０〜ＰＥ１５に印加され、各演算エレメントＰＥ０〜
ＰＥ１５では、垂直方向１６回分の Ｄ_ij＝ΣΣ｜ａ（ｉ，ｊ）−ｂ（ｉ＋ｖ，ｊ＋ｈ）｜ の演算をしてそれぞれのディストーションＤ（＝Ｄ_ij）
を比較回路５３へ出力する。The data "a" of the reference block 63 and the data "b" or "b '" of the search window 61 are paired with the 16 operation elements P included in the operation element group 52.
Applied to E0 to PE15, and
The PE 15 calculates D _ij = ΣΣ | a (i, j) −b (i + v, j + h) | for 16 times in the vertical direction, and performs each distortion D (= D _ij ).
Is output to the comparison circuit 53.

【００１１】比較回路５３では、演算エレメント群５２
の各演算エレメントＰＥ０〜ＰＥ１５から印加された１
６個のディストーションＤを比較して、最も小さい値を
もつディストーションＤを選択する。上記の動作を１６
回繰返した後、最も小さい値を示したディストーション
Ｄを得るために用いたデータｂまたはｂ′の候補ブロッ
ク６２はデータａの参照ブロック６３と最も良いマッチ
ングを示すものであり、出力回路５５において参照ブロ
ック６３から候補ブロック６２への空間的位置と値を示
す動きベクトルＭＶ（図１１（ｃ）参照）を得て、この
動きベクトルＭＶによって動き予測が行われている。図
１２に示した構成によるプロセスは、前フレームのサー
チ・ウィンドウ６１内に含まれるすべての候補ブロック
６２が現フレームの参照ブロック６３と演算エレメント
群５２で並列に比較される、ブロック・マッチング法と
呼ばれるものである。In the comparison circuit 53, the operation element group 52
1 applied from each of the operation elements PE0 to PE15
By comparing the six distortions D, the distortion D having the smallest value is selected. 16
After the repetition, the candidate block 62 of the data b or b 'used to obtain the distortion D having the smallest value shows the best matching with the reference block 63 of the data a. A motion vector MV (see FIG. 11C) indicating a spatial position and a value from the block 63 to the candidate block 62 is obtained, and motion prediction is performed using the motion vector MV. The process according to the configuration shown in FIG. 12 is based on a block matching method in which all candidate blocks 62 included in the search window 61 of the previous frame are compared in parallel with the reference block 63 of the current frame by the operation element group 52. What is called.

【００１２】図１３には演算エレメントＰＥ０〜ＰＥ１
５のうちの任意の１つの演算エレメントＰＥの動作の流
れを示している。FIG. 13 shows operation elements PE0 to PE1.
5 shows the flow of operation of any one of the arithmetic elements PE.

【００１３】参照ブロック６３のデータａ（ｉ，ｊ）と
候補ブロック６２のデータｂ（ｉ＋ｖ，ｊ＋ｈ）または
ｂ′（ｉ＋ｖ，ｊ＋ｈ）が印加されると、ａ−ｂを演算
し（Ｓ１０１）、ラッチする（Ｓ１０２）。そこで、そ
の絶対値｜ａ−ｂ｜を得て（Ｓ１０３）、それをラッチ
する（Ｓ１０４）。この絶対値は、前に得た絶対値と加
算されて、 Ｄ_ij＝ΣΣ｜ａ−ｂ｜ を得て（Ｓ１０５）、ラッチしてディストーションＤを
出力する。ここで最初のΣはｉ＝０からＭ−１までの累
和を表わし、次のΣはｊ＝０からＮ−１までの累和を表
わしている。When the data a (i, j) of the reference block 63 and the data b (i + v, j + h) or b '(i + v, j + h) of the candidate block 62 are applied, a-b is calculated (S101). Latch is performed (S102). Then, the absolute value | ab | is obtained (S103) and latched (S104). This absolute value is added to the previously obtained absolute value to obtain D _ij = ΣΣ | ab | (S105), which is latched and the distortion D is output. Here, the first Σ represents the sum from i = 0 to M−1, and the second Σ represents the sum from j = 0 to N−1.

【００１４】図１４には演算エレメントＰＥ０〜ＰＥ１
５のうちの任意の１つの演算エレメントＰＥの回路構成
が示されている。演算エレメントＰＥは差分絶対値｜ａ
−ｂ｜を演算する差分絶対値算出部１０と、それを加算
してディストーションＤを得る加算部２０とから成って
いる。差分絶対値算出部１０は加算器１１，セレクタ１
２とインバータ１５，１６を含み、加算部２０は加算器
２１，ラッチ２２とインバータ２５を含んでいる。ラッ
チ２２のリセット端子Ｒにはリセット信号Ｒが印加され
初期化されている。FIG. 14 shows operation elements PE0 to PE1.
5 shows a circuit configuration of any one of the processing elements PE. The operation element PE is the absolute difference value | a
It comprises a difference absolute value calculator 10 for calculating −b | and an adder 20 for adding the difference to obtain a distortion D. The absolute difference calculating unit 10 includes an adder 11 and a selector 1
2 and inverters 15 and 16. The adder 20 includes an adder 21, a latch 22 and an inverter 25. A reset signal R is applied to a reset terminal R of the latch 22 and the latch 22 is initialized.

【００１５】参照ブロック６３のデータａ（ｉ，ｊ）は
加算器１１の入力端子Ａｉに印加され、候補ブロック６
２のデータｂ（ｉ＋ｖ，ｊ＋ｈ）はインバータ１５を介
して入力端子Ｂｉに印加され、加算器１１の入力端子Ｃ
ｉには“１”が印加されて、その出力端子Ａｉ＋Ｂｉに
は差分ａ−ｂを得て、出力端子Ｃｏには選択信号を出力
している。The data a (i, j) of the reference block 63 is applied to the input terminal Ai of the adder 11, and
2 is applied to the input terminal Bi via the inverter 15 and the input terminal C of the adder 11
“1” is applied to i, a difference a−b is obtained at the output terminal Ai + Bi, and a selection signal is output to the output terminal Co.

【００１６】差分ａ−ｂはセレクタ１２の入力端子Ａｉ
にはインバータ１６を介して、入力端子Ｂｉには直接に
印加され、加算器１１からの選択信号を入力端子Ｓに受
けて差分絶対値｜ａ−ｂ｜を出力端子Ｙｉに得ている。
ここで入力端子Ｓに“０”が印加されるときには、出力
端子Ｙｉには入力端子Ａｉの値が得られ、入力端子Ｓに
“１”が印加されているときには、出力端子Ｙｉには入
力端子Ｂｉの値が得られる。The difference ab is the input terminal Ai of the selector 12
Is applied directly to the input terminal Bi via the inverter 16, receives the selection signal from the adder 11 at the input terminal S, and obtains the absolute difference | ab− at the output terminal Yi.
Here, when “0” is applied to the input terminal S, the value of the input terminal Ai is obtained at the output terminal Yi, and when “1” is applied to the input terminal S, the output terminal Yi is applied to the output terminal Yi. The value of Bi is obtained.

【００１７】加算部２０に含まれた加算器２１の入力端
子Ｃｉには加算器１１からの選択信号がインバータ２５
を介して印加され、入力端子Ａｉにはセレクタ１２から
の差分絶対値｜ａ−ｂ｜が印加され、入力端子Ｂｉには
ラッチ２２の出力端子Ｑｉからの出力である前回得られ
たディストーションＤが印加され、その出力端子Ａｉ＋
ＢｉからはΣΣ｜ａ−ｂ｜を得て、それをラッチ２２の
入力端子Ｄｉに印加してそのクロック端子にクロックＣ
Ｌが印加されるごとにラッチし、ディストーションＤを
得ている。The selection signal from the adder 11 is supplied to the input terminal Ci of the adder 21 included in the adder 20 by the inverter 25.
The absolute difference value | ab | from the selector 12 is applied to the input terminal Ai, and the distortion D obtained last time, which is the output from the output terminal Qi of the latch 22, is applied to the input terminal Bi. Applied and its output terminal Ai +
Bi obtains ΣΣ | ab | and applies it to the input terminal Di of the latch 22 to apply the clock C to its clock terminal.
Each time L is applied, the signal is latched to obtain a distortion D.

【００１８】以上において説明した全点探索法において
は、入力された参照（対象）ブロック６３によりサーチ
・ウィンドウ（探索エリア）６１に含まれる全てのブロ
ックの差分絶対値和を求めて、その最小値を持つブロッ
クを候補（予測）ブロック６２としていた。そのため膨
大な演算（たとえば、参照ブロック・サイズ１６×１
６，探索範囲−８〜＋７で、２６２，１４４オペレーシ
ョン）を必要としていた。In the all-point search method described above, the sum of absolute differences of all the blocks included in the search window (search area) 61 is obtained by the input reference (target) block 63, and the minimum value thereof is calculated. Is a candidate (prediction) block 62. Therefore, huge operations (for example, reference block size 16 × 1
6, with a search range of -8 to +7, requiring 262,144 operations).

【００１９】図１５には３段探索法が示されている。３
段探索法は全点探索法において要求される膨大な演算を
避けてサーチ・ウインドウ６１における探索点を減らす
ことにより演算量を減らしている。同図においては、サ
ーチ・ウインドウ６１の多くの探索点を黒点で示してお
り、サーチ・ウインドウ６１の範囲がＸ軸およびＹ軸と
もに−７〜＋７となっている。最初のステップでは、黒
丸を含む９個の丸印で示した９点の探索が行われ、その
９点のうち、黒丸の点が最小のディストーション（差分
絶対値和）を示したとする。第２のステップでは、その
周辺の黒４角を含む８個の４角印で示した８点の探索が
行われ、その８点のうち黒４角の点が最小のディストー
ションを示したとする。第３のステップでは、その周辺
の黒３角を含む８個の３角印で示した８点の探索が行わ
れ、その８点のうち黒３角の点が最小のディストーショ
ンを示したことを示している。この黒３角の点の位置が
動きベクトルとされる。FIG. 15 shows a three-stage search method. 3
The round search method reduces the amount of calculation by reducing the number of search points in the search window 61 while avoiding the enormous calculation required in the all-point search method. In the figure, many search points in the search window 61 are indicated by black dots, and the range of the search window 61 is -7 to +7 for both the X axis and the Y axis. In the first step, it is assumed that nine points indicated by nine circles including a black circle are searched, and among these nine points, the point of the black circle indicates the minimum distortion (sum of absolute differences). In the second step, it is assumed that a search is performed for eight points indicated by eight square marks including the surrounding black squares, and the black square point out of the eight points has the minimum distortion. In the third step, a search is performed for eight points indicated by eight triangles including the surrounding black triangles, and it is determined that the black triangle among the eight points has the minimum distortion. Is shown. The position of the black triangle is used as a motion vector.

【００２０】[0020]

【発明が解決しようとする課題】全点探索法を用いる
と、膨大な演算を要求されるから、高速処理のために装
置の構造が高価となってしまい実施が困難であるという
問題点があった。サーチ・ウインドウ６１を大きくとる
ととくに問題点が顕著となる。When the all point search method is used, a huge amount of calculation is required. Therefore, there is a problem that the structure of the apparatus becomes expensive due to high-speed processing, and it is difficult to execute the apparatus. Was. If the search window 61 is made large, the problem becomes particularly noticeable.

【００２１】この全点探索法の問題点を解決するために
３段探索法が用いられるが、 サーチ・ウインドウ６１内
における探索点が隣合わせておらず飛び飛びになってし
まう（図１５）ために、複数の点におけるデータが同一
の値を示すこともあり、同一のデータを繰返し読み込み
演算することがある。このために、データの高速処理に
適したパイプライン構成を使った並列処理を使用するこ
とができない。さらに、探索点が少ないために、局所的
にディストーションが最小値を示す点の動きベクトルを
選択してしまうこともあり、その動きベクトルが候補ブ
ロック６２の動きを示すものとはならない場合があると
いう解決されねばならない課題があった。To solve the problem of the all-points search method, a three-stage search method is used. However, since search points in the search window 61 are not adjacent to each other and are skipped (FIG. 15), Data at a plurality of points may indicate the same value, and the same data may be repeatedly read and operated. Therefore, parallel processing using a pipeline configuration suitable for high-speed data processing cannot be used. Furthermore, since the number of search points is small, a motion vector at a point where the distortion has the minimum value may be locally selected, and the motion vector may not indicate the motion of the candidate block 62 in some cases. There were issues that had to be solved.

【００２２】[0022]

【課題を解決するための手段】現フレーム画像をブロッ
クに分割して参照ブロックを得るブロック分割部と、参
照ブロックをさらに分割してサブブロックを得るサブブ
ロック分割部と、サブブロックのアクティビティ（複雑
さ）を求めるためのアクティビティ計算部と、アクティ
ビティの最大値を示すサブブロックに最もエネルギーが
集中しているから、このサブブロックを選択するセレク
タと、セレクタにより選択されたサブブロックを代表サ
ブブロックとしてサーチ・ウインドウの候補ブロックか
ら動きベクトルを求めるためのブロック・マッチング処
理部とを設けた。ブロック・マッチング処理において、
差分絶対値に重み付け処理をして差分２乗値と実質的に
同じ値を得ることもできるようにした。SUMMARY OF THE INVENTION A block dividing section for dividing a current frame image into blocks to obtain a reference block, a sub-block dividing section for further dividing a reference block to obtain a sub-block, ), A selector for selecting this sub-block, and a sub-block selected by the selector as a representative sub-block, since the energy is concentrated most in the sub-block indicating the maximum value of the activity. A block matching processing unit for obtaining a motion vector from a search window candidate block is provided. In the block matching process,
A weighting process is performed on the absolute difference value to obtain a value substantially the same as the squared difference value.

【００２３】[0023]

【作用】サブブロックのアクティビティをブロック・マ
ッチング処理に先立って求めることによって、エネルギ
ーの最も集中している場所を少ない演算回数でブロック
・マッチングの代表サブブロックとして選択することが
できるから、確度の高い動きベクトルを得ることができ
る。また、サブブロックをマッチングの対象とするた
め、ブロック・マッチング処理においては演算回数を大
幅に減らすことが可能となり高速化に適する。さらに、
サーチ・ウインドウのデータを連続的に入力することが
可能となるために、簡単にパイプラインを構成すること
ができるためにより高速化することができる。パイプラ
イン構成における演算量も少ないから、演算回路の数も
少なくてよいために、低コスト化が可能となる。重み付
け処理も加えるならば、さらに高精度な処理が可能とな
る。By determining the activity of a sub-block prior to the block matching process, the location where the energy is most concentrated can be selected as the representative sub-block of the block matching with a small number of calculations, so that the accuracy is high. A motion vector can be obtained. Further, since the sub-blocks are targeted for matching, the number of calculations in the block matching process can be greatly reduced, which is suitable for high-speed operation. further,
Since it is possible to continuously input the data of the search window, it is possible to easily configure a pipeline, so that the speed can be further increased. Since the amount of operation in the pipeline configuration is small, the number of operation circuits may be small, so that the cost can be reduced. If weighting processing is also added, processing with higher precision can be performed.

【００２４】[0024]

【実施例】図１には本発明の一実施例が示されている。
現フレーム画像６５をブロックに分割して参照ブロック
６３を得るブロック分割部５と、参照ブロック６３をさ
らに分割してサブブロックのデータａを得るサブブロッ
ク分割部６と、サブブロックのアクティビティ（複雑
さ）ＡＣＴを求めるためのアクティビティ計算部７と、
アクティビティＡＣＴの最大値を示すサブブロックに最
もエネルギーが集中しているから、このサブブロックを
選択するセレクタ８と、セレクタ８により選択されたサ
ブブロックを代表サブブロックとしてサーチ・ウインド
ウ６１から動きベクトルＭＶを求めるためのブロック・
マッチング処理部９とがある。FIG. 1 shows an embodiment of the present invention.
A block dividing section 5 for dividing the current frame image 65 into blocks to obtain a reference block 63; a sub-block dividing section 6 for further dividing the reference block 63 to obtain sub-block data a; ) An activity calculator 7 for determining ACT;
Since the energy is concentrated most on the sub-block showing the maximum value of the activity ACT, the selector 8 for selecting this sub-block, and the sub-block selected by the selector 8 as a representative sub-block from the search window 61 to the motion vector MV Block for seeking
There is a matching processing unit 9.

【００２５】図２にはサブブロック分割部６において入
力された参照ブロック６３を分割してサブブロックを得
る様子を示している。同図（ａ）は参照ブロック６３を
オーバラップしないで、たとえば、１６個のサブブロッ
クＳＢ１〜ＳＢ１６に分割する様子を示している。サブ
ブロック分割部６は、同図（ａ）または（ｂ）のいずれ
の分割法を実施するものであってもよいが、以下の説明
においては、理解を容易にするために、同図（ａ）の分
割法によるものとする。サブブロック分割部６からは各
サブブロックのデータａがアクティビティ計算部７に、
サブブロックのデータａおよび位置情報Ｉがセレクタ８
に出力されている。図２（ａ）においては、１６個のサ
ブブロックＳＢ１〜ＳＢ１６がオーバラップもなく、ま
た隙間もなく分割した場合を示したが、各サブブロック
ＳＢ１〜ＳＢ１６の間に適当な隙間を設けるように各サ
ブブロックＳＢ１〜ＳＢ１６を配置してもよい。FIG. 2 shows how the sub-block dividing section 6 divides the input reference block 63 to obtain sub-blocks. FIG. 7A shows a state in which the reference block 63 is divided into, for example, 16 sub-blocks SB1 to SB16 without overlapping. The sub-block division unit 6 may perform any of the division methods shown in FIGS. 9A and 9B, but in the following description, for ease of understanding, FIG. ). From the sub-block division unit 6, the data a of each sub-block is sent to the activity calculation unit 7,
The sub-block data a and the position information I are
Is output to FIG. 2A shows a case where the 16 sub-blocks SB1 to SB16 are divided without any overlap and no gap. However, each sub-block SB1 to SB16 is divided so that an appropriate gap is provided between the sub-blocks SB1 to SB16. Sub-blocks SB1 to SB16 may be arranged.

【００２６】図３にはアクティビティ計算部７の回路構
成が示されている。アクティビティ計算部７は平均値算
出部１００，差分絶対値算出部１１０および加算部１２
０とから成っている。平均値算出部１００は加算器１０
１，ラッチ１０３，乗算器１０４および遅延処理部１０
２を含み、差分絶対値算出部１１０は加算器１１１，セ
レクタ１１２とインバータ１１５，１１６を含み、加算
部１２０は加算器１２１，ラッチ１２２とインバータ１
２５を含んでいる。ラッチ１０３と１２２のリセット端
子Ｒにはリセット信号Ｒが印加され、初期化されてい
る。FIG. 3 shows a circuit configuration of the activity calculator 7. The activity calculator 7 includes an average calculator 100, a difference absolute value calculator 110, and an adder 12.
Consists of zero. The average value calculation unit 100 includes the adder 10
1, latch 103, multiplier 104 and delay processing unit 10
2, the absolute difference calculator 110 includes an adder 111, a selector 112, and inverters 115 and 116, and the adder 120 includes an adder 121, a latch 122, and an inverter 1
25. The reset signal R is applied to the reset terminals R of the latches 103 and 122, and the reset terminals R are initialized.

【００２７】平均値算出部１００において、サブブロッ
クＳＢのデータａ（ｉ，ｊ）が加算器１０１の入力端子
Ａｉに印加され、入力端子Ｂｉにはラッチ１０３の出力
端子Ｑｉからの前回のデータが印加されて、加算器１０
１の出力端子Ａｉ＋Ｂｉには総和であるａ_total とし
て、 ａ_total ＝ΣΣａ（ｉ，ｊ） を得る。ここで最初のΣはｉ＝０からＰ−１まで、次の
Σはｊ＝０からＱ−１までの累和を表わし、サブブロッ
クのサイズ（画素数）をＰ×Ｑとしている。この総和ａ
_total の出力は、クロックＣＬ１を印加されているラッ
チ１０３の入力端子Ｄｉに加えられラッチされて出力端
子Ｑｉにさらに乗算器１０４によって１／（ＰＱ）が乗
じられａ_meanを得る。乗算器１０４ではその入力端子Ｉ
に印加されたデータに１／（ＰＱ）が乗じられてその出
力ａ_meanを得ているが、ＰＱ＝２ⁿにするならば、シフ
ト演算により実現できる。In the average value calculating section 100, the data a (i, j) of the sub-block SB is applied to the input terminal Ai of the adder 101, and the previous data from the output terminal Qi of the latch 103 is applied to the input terminal Bi. Applied, adder 10
As a _total a sum to one output terminal _{Ai + Bi, a total = ΣΣa} (i, j) obtained. Here, the first Σ represents the sum from i = 0 to P−1, the second Σ represents the sum from j = 0 to Q−1, and the size (number of pixels) of the sub-block is P × Q. This sum a
_{The total} output is applied to the input terminal Di of the latch 103 to which the clock CL1 is applied, latched, and the output terminal Qi is further multiplied by 1 / (PQ) by the multiplier 104 to obtain a _mean . The multiplier 104 has its input terminal I
Is multiplied by 1 / (PQ) to obtain the output a _mean , but if PQ = 2 ⁿ , it can be realized by a shift operation.

【００２８】平均値ａ_meanは差分絶対値算出部１１０に
含まれたインバータ１１５を介して反転して加算器１１
１の入力端子Ｂｉに印加され、遅延処理部１０２で加算
器１０１とラッチ１０３で平均値ａ_meanを算出している
期間だけ遅延されたサブブロックＳＢのデータａ（ｉ，
ｊ）は加算器１１１の入力端子Ａｉに印加され、加算器
１１１の入力端子Ｃｉには“１”が印加されて、その出
力端子Ａｉ＋Ｂｉには差分ａ（ｉ，ｊ）−ａ_meanを得
て、出力端子Ｃｏには選択信号を出力している。The average value a _mean is inverted via an inverter 115 included in the difference absolute value calculation section 110 and is added to the adder 11.
1 is applied to the input terminal Bi of the sub-block SB and delayed by a period during which the average value a _mean is calculated by the adder 101 and the latch 103 by the delay processing unit 102.
j) is applied to the input terminal Ai of the adder 111, "1" is applied to the input terminal Ci of the adder 111, and the difference a (i, j) -a _mean is obtained at the output terminal Ai + Bi. , An output terminal Co outputs a selection signal.

【００２９】差分ａ（ｉ，ｊ）−ａ_meanは、セレクタ１
１２の入力端子Ａｉにはインバータ１１６を介して、入
力端子Ｂｉには直接に印加され、加算器１１１からの選
択信号を入力端子Ｓに受けて差分絶対値｜ａ（ｉ，ｊ）
−ａ_mean｜を出力端子Ｙｉに得ている。ここで入力端子
Ｓに“０”が印加されるときには、出力端子Ｙｉには入
力端子Ａｉの値が得られ、入力端子Ｓに“１”が印加さ
れているときには、出力端子Ｙｉには入力端子Ｂｉの値
が得られる。The difference a (i, j) -a _mean is determined by the selector 1
Twelve input terminals Ai are directly applied to the input terminal Bi via the inverter 116 and receive the selection signal from the adder 111 at the input terminal S to receive the absolute difference value | a (i, j).
−a _mean | is obtained at the output terminal Yi. Here, when “0” is applied to the input terminal S, the value of the input terminal Ai is obtained at the output terminal Yi, and when “1” is applied to the input terminal S, the output terminal Yi is applied to the output terminal Yi. The value of Bi is obtained.

【００３０】加算部１２０に含まれた加算器１２１の入
力端子Ｃｉには加算器１１１からの選択信号がインバー
タ１２５を介して印加され、入力端子Ａｉにはセレクタ
１１２からの差分絶対値｜ａ（ｉ，ｊ）−ａ_mean｜が印
加され、入力端子Ｂｉにはラッチ１２２の出力端子Ｑｉ
からの出力である前回得られた値が印加され、その出力
端子Ａｉ＋ＢｉからはΣΣ｜ａ（ｉ，ｊ）−ａ_mean｜を
得て、それをラッチ１２２の入力端子Ｄｉに印加してそ
のクロック端子にクロックＣＬ２が印加されるごとにラ
ッチし、アクティビティＡＣＴを得ている。ここで、 ＡＣＴ＝ΣΣ｜ａ（ｉ，ｊ）−ａ_mean｜ であり、最初のΣはｉ＝０からＰ−１まで、次のΣはｊ
＝０からＱ−１までの累和を表わす。The selection signal from the adder 111 is applied to the input terminal Ci of the adder 121 included in the adder 120 via the inverter 125, and the absolute difference value | a ( i, j) -a _mean | is applied to the input terminal Bi and the output terminal Qi of the latch 122
From the output terminal Ai + Bi, ΣΣ | a (i, j) −a _mean | is obtained, and is applied to the input terminal Di of the latch 122 to generate the clock. Each time the clock CL2 is applied to the terminal, the latch is performed to obtain the activity ACT. Here, ACT = ΣΣ | a (i, j) −a _mean | where the first ま で is from i = 0 to P−1, and the next Σ is j
= 0 to Q-1.

【００３１】図３のアクティビティ計算部７の一実施例
においては、差分絶対値｜ａ（ｉ，ｊ）−ａ_mean｜から
累和を得てアクティビティＡＣＴを求める場合を示した
が、差分絶対値算出部１１０と加算部１２０との間に２
乗算出部を追加するならばアクティビティＡＣＴとして ＡＣＴ＝ΣΣ（ａ（ｉ，ｊ）−ａ_mean）² を得ることができる。In the embodiment of the activity calculating section 7 shown in FIG. 3, a case is shown in which the activity ACT is obtained by obtaining a sum from the absolute difference value | a (i, j) -a _mean | 2 between the calculation unit 110 and the addition unit 120
If a power calculation unit is added, ACT = ΣΣ (a (i, j) −a _mean ) ² can be obtained as the activity ACT.

【００３２】複数のサブブロックＳＢのうち最もエネル
ギーの大きなもの、すなわち、最大のアクティビティＡ
ＣＴを示したサブブロックをセレクタ８において選択す
る。この選択作業は、たとえば、あるサブブロックＳＢ
のデータａ（ｉ，ｊ）とサブブロックＳＢの位置情報か
らなるサブブロック情報ＩとアクティビティＡＣＴとを
記憶し、次回のサブブロックＳＢのアクティビティＡＣ
Ｔと比較して大なる方のサブブロックのデータａとサブ
ブロック情報ＩとアクティビティＡＣＴとを記憶するよ
うにすれば、参照ブロック６３に含まれた最大のアクテ
ィビティＡＣＴを示したサブブロックＳＢのサブブロッ
ク情報Ｉがセレクタ８に最後に記憶されて残るから、こ
のサブブロックＳＢのデータａ（ｉ，ｊ）をセレクタ出
力Ｓとして、また、選ばれたサブブロックＳＢの番号を
示すサブブロック情報をＩ_s としてセレクタ８からブロ
ック・マッチング処理部９へ送出される。The sub-block SB having the largest energy, that is, the largest activity A
The selector 8 selects a sub-block indicating CT. This selection operation is performed, for example, in a certain sub block SB
And the activity ACT including the data a (i, j) of the sub-block SB and the position information of the sub-block SB, and the activity AC of the next sub-block SB.
By storing the data a of the sub-block larger than T, the sub-block information I, and the activity ACT, the sub-block SB of the sub-block SB indicating the maximum activity ACT included in the reference block 63 is stored. Since the block information I is finally stored in the selector 8 and remains, the data a (i, j) of the sub-block SB is used as the selector output S, and the sub-block information indicating the number of the selected sub-block SB is represented by I It sent from the selector 8 to the block matching processing unit 9 as _s.

【００３３】ブロック・マッチング処理部９の構成は図
１２ないし図１４に示されたものであり、図１２のデー
タａとして参照ブロック６３からセレクタ８で選ばれた
サブブロックＳＢのデータａ（ｉ，ｊ）であるセレクタ
出力Ｓが用いられ、サーチ・ウィンドウ６１のデータｂ
（ｉ＋ｖ，ｊ＋ｈ）またはｂ′（ｉ＋ｖ，ｊ＋ｈ）がデ
ータａ（ｉ，ｊ）との間でブロック・マッチング演算さ
れる。ここでは参照ブロック６３のデータａを用いる従
来例に対して、サブブロックＳＢのデータａ（ｉ，ｊ）
が使用されるから、演算量が少なく、演算量において大
きな差異が生ずる。The configuration of the block matching processing section 9 is shown in FIGS. 12 to 14. Data a (i, i) of the sub-block SB selected by the selector 8 from the reference block 63 as data a in FIG. j), the data b in the search window 61 is used.
(I + v, j + h) or b '(i + v, j + h) is subjected to a block matching operation with the data a (i, j). Here, as compared with the conventional example using the data a of the reference block 63, the data a (i, j) of the sub-block SB is used.
Is used, the calculation amount is small, and a large difference occurs in the calculation amount.

【００３４】ここで、従来の全点探索法と本発明のサブ
ブロックによる探索法との演算量について比較を行う。
参照ブロック６３のサイズ（画素数）を１６×１６、サ
ブブロックのサイズを４×４とし、サブブロックの分割
はオーバラップのない図２（ａ）の場合、すなわちサブ
ブロックＳ１〜Ｓ１６の１６個で、サーチ・ウインドウ
６１は水平および垂直の両方向ともに−１６〜＋１５で
それぞれ３２箇所の範囲で、ブロック・マッチング評価
関数は図１２ないし図１４に示した絶対値和を使用した
場合とする。Here, the amount of calculation between the conventional all-point search method and the search method using sub-blocks of the present invention will be compared.
The size (the number of pixels) of the reference block 63 is 16 × 16, the size of the sub-block is 4 × 4, and the division of the sub-block is as shown in FIG. It is assumed that the search window 61 has a range of -16 to +15 in both the horizontal and vertical directions and ranges from 32 locations each, and the block matching evaluation function uses the sum of absolute values shown in FIGS.

【００３５】従来例では１個の評価値（動きベクトルＭ
Ｖ）を得るために参照ブロック６３のサイズ１６×１６
＝２５６から、差分絶対値算出部１０における２５６回
の差分絶対値計算が必要になる。さらにサーチ・ウイン
ドウ６１の探索範囲は水平が３２箇所，垂直３２箇所で
あるから総演算量は、 ２５６×３２×３２＝２６２，１４４オペレーションIn the conventional example, one evaluation value (the motion vector M
V) size of reference block 63 to obtain 16 × 16
= 256, the difference absolute value calculation unit 10 needs to calculate 256 difference absolute values. Furthermore, since the search range of the search window 61 is 32 locations in the horizontal and 32 locations in the vertical, the total amount of calculation is 256 × 32 × 32 = 262,144 operations

【００３６】本発明では、各サブブロックＳＢのアクテ
ィビティＡＣＴを計算するために１つのサブブロックあ
たり平均値算出部１００における計算のために１６回の
加算演算をし、続いて差分絶対値算出部１１０における
計算のために１６回の差分絶対値計算が加わり、これが
参照ブロック６３に含まれた４×４＝１６個の参照用の
サブブロックＳＢに対して行われるから（１６＋１６）
×１６回となる。これに、ブロック・マッチング処理部
９において、参照用のサブブロックＳＢの数１６個と探
索範囲は水平が３２箇所，垂直が３２箇所で差分絶対値
算出部１０の演算が１６×３２×３２となって加わり、 （１６＋１６）×１６＋１６×３２×３２＝１６，８９
６オペレーション となるから、演算量は従来例の約１６分の１に減少す
る。すなわち、アクティビティ計算部７における演算
（１６＋１６）×１６＝５１２オペレーションをするこ
とによってブロック・マッチング処理部９の演算量は１
６分の１になるから総演算数は大幅に減少する。In the present invention, in order to calculate the activity ACT of each sub-block SB, 16 addition operations are performed for the calculation in the average value calculating unit 100 per sub-block, and then the absolute difference calculating unit 110 is executed. Is added to the calculation of 16 times, and this is performed on 4 × 4 = 16 reference sub-blocks SB included in the reference block 63 (16 + 16).
× 16 times. In addition, in the block matching processing section 9, the number of reference sub-blocks SB is 16 and the search range is 32 places in the horizontal and 32 places in the vertical direction, and the operation of the difference absolute value calculating section 10 is 16 × 32 × 32. (16 + 16) × 16 + 16 × 32 × 32 = 16,89
Since six operations are required, the amount of calculation is reduced to about 1/16 of the conventional example. That is, by performing the operation (16 + 16) × 16 = 512 operations in the activity calculation section 7, the calculation amount of the block matching processing section 9 is 1
Since the number is reduced to one sixth, the total number of operations is greatly reduced.

【００３７】以上の説明においてはブロック・マッチン
グ処理部９として図１２ないし図１４の構成および動作
をする差分絶対値和を用いる場合であり、各演算エレメ
ントＰＥから得られるディストーションＤ（＝Ｄ_ij）
は、 Ｄ_ij＝ΣΣ｜ａ（ｉ，ｊ）−ｂ（ｉ＋ｖ，ｊ＋ｈ）｜ の演算をしていた。In the above description, the sum of absolute differences having the configuration and operation of FIGS. 12 to 14 is used as the block matching processing section 9, and the distortion D (= D _ij ) obtained from each processing element PE.
Has calculated D _ij = ΣΣ | a (i, j) −b (i + v, j + h) |.

【００３８】これに対して差分２乗和の場合のディスト
ーションＤ_ijは次式のように表わされ、 Ｄ_ij＝ΣΣ（ａ（ｉ，ｊ）−ｂ（ｉ＋ｖ，ｊ＋ｈ））² これを用いると、動きベクトルＭＶを検出するための動
き予測の精度は差分絶対値和を用いる場合よりも高い
が、そのために図１４の（ａ−ｂ）を求める差分絶対値
算出部１０とΣΣを求める加算部２０との間に（ａ−
ｂ）² を求める乗算部を必要とし、回路構成が複雑で大
規模になる。そこで乗算部を設けたのと同様の効果を簡
単な回路構成で得ることのできる重み付け処理部を差分
絶対値算出部１０と加算部２０との間に設けた。On the other hand, the distortion D _{ij in} the case of the sum of squared differences is represented by the following equation: D _ij = ΣΣ (a (i, j) −b (i + v, j + h)) ² And the accuracy of motion prediction for detecting the motion vector MV is higher than in the case of using the sum of absolute difference values. For this purpose, the difference absolute value calculation unit 10 for calculating (ab) in FIG. (A-
b) A multiplication unit for obtaining ² is required, and the circuit configuration becomes complicated and large. Therefore, a weighting processing unit that can obtain the same effect as that of providing the multiplication unit with a simple circuit configuration is provided between the absolute difference value calculation unit 10 and the addition unit 20.

【００３９】図４はその一実施例を示す１つの演算エレ
メントの回路構成を示している。図１４に示した演算エ
レメントとの相異は、差分絶対値算出部１０と加算部２
０との間に入力端子Ｄｉと出力端子Ｙｉを有する重み付
け処理部３０を設けた点にあり、入力端子Ｄｉに印加さ
れたデータ値に応じた係数ｋ_n を乗じたディストーショ
ンＤとして、 Ｄ_ij＝ΣΣ（ｋ_n ×｜ａ（ｉ，ｊ）−ｂ（ｉ＋ｖ，ｊ＋ｈ）｜） を得るようにしているから、この相異点について説明す
る。その他は図１２ないし図１４において説明したもの
に同じである。FIG. 4 shows a circuit configuration of one arithmetic element showing one embodiment. The difference from the arithmetic element shown in FIG.
There in that provided weighting processing unit 30 having an input terminal Di and the output terminal Yi between 0, as the distortion D multiplied by the coefficient k _n corresponding to the applied data values to the input terminal Di, D _ij = _{ΣΣ (k n × | a (} i, j) -b (i + v, j + h) |) from so as to obtain the, describes this differences point. Others are the same as those described in FIG. 12 to FIG.

【００４０】図５には重み付け処理部３０の一実施例の
回路構成が示されている。セレクタ３１と比較器３２を
含み、差分絶対値算出部１０に含まれたセレクタ１２の
出力端子Ｙｉからの差分絶対値を示すデータＤ０〜Ｄ３
がセレクタ３１および比較器３２に印加されている。FIG. 5 shows a circuit configuration of one embodiment of the weighting processing section 30. Data D0 to D3 each including a selector 31 and a comparator 32 and indicating the absolute value of a difference from the output terminal Yi of the selector 12 included in the difference absolute value calculation unit 10.
Is applied to the selector 31 and the comparator 32.

【００４１】図６（ａ）には、データＤ０〜Ｄ３が比較
器３２の入力端子ａ０〜ａ３にそれぞれ印加されたとき
の出力端子ｙ０，ｙ１の値を例示している。×印はドン
ト・ケアを表わす。データＤ３，Ｄ２，Ｄ１が“００
０”であるときはＤ０の値に関係なく出力端子ｙ１，ｙ
０は“００”、データＤ３，Ｄ２，Ｄ１が“００１”で
あるときはＤ０の値に関係なく出力端子ｙ１，ｙ０は
“０１”、データＤ３，Ｄ２が“０１”であるときはＤ
１，Ｄ０の値に関係なく出力端子ｙ１，ｙ０は“１０”
データＤ３が“１”のときはＤ２，Ｄ１，Ｄ０の値に関
係なくｙ１，ｙ０は“１１”を示す。ここにおける比較
器３２はデータＤ３〜Ｄ０で示された差分絶対値の値の
範囲を判別して判別信号となるｙ１，ｙ０を出力する判
別器の機能を果している。FIG. 6A illustrates the values of the output terminals y0 and y1 when the data D0 to D3 are applied to the input terminals a0 to a3 of the comparator 32, respectively. Crosses indicate don't care. Data D3, D2 and D1 are "00"
0 ", the output terminals y1 and y are independent of the value of D0.
0 is "00", when the data D3, D2 and D1 are "001", the output terminals y1 and y0 are "01" regardless of the value of D0, and when the data D3 and D2 are "01", the output terminal is D.
The output terminals y1 and y0 are "10" regardless of the values of D1 and D0.
When the data D3 is "1", y1 and y0 indicate "11" regardless of the values of D2, D1 and D0. The comparator 32 here has a function of a discriminator that discriminates the range of the absolute value of the difference indicated by the data D3 to D0 and outputs y1 and y0 as discrimination signals.

【００４２】図６（ｂ）には比較器３２の出力端子ｙ
１，ｙ０に接続されたセレクタ３１のセレクト端子ｓ
１，ｓ０の値とセレクタ３１の出力端子ｙ６〜ｙ０の値
を例示している。ｓ１，ｓ０が“００”のときｙ６〜ｙ
０（ｙｉ）はａ６〜ａ０（ａｉ）の値を、ｓ１，ｓ０が
“０１”のときｙ６〜ｙ０（ｙｉ）はｂ６〜ｂ０（ｂ
ｉ）の値を、ｓ１，ｓ０が“１０”のときｙ６〜ｙ０
（ｙｉ）はｃ６〜ｃ０（ｃｉ）の値を、ｓ１，ｓ０が
“１１”のときｙ６〜ｙ０（ｙｉ）はｄ６〜ｄ０（ｄ
ｉ）の値を出力する。FIG. 6B shows an output terminal y of the comparator 32.
1, select terminal s of selector 31 connected to y0
1, the values of s0 and the values of the output terminals y6 to y0 of the selector 31 are illustrated. y6 to y when s1 and s0 are "00"
0 (yi) is the value of a6 to a0 (ai), and when s1 and s0 are "01", y6 to y0 (yi) are b6 to b0 (b
The value of i) is set to y6 to y0 when s1 and s0 are “10”.
(Yi) is the value of c6 to c0 (ci), and when s1 and s0 are "11", y6 to y0 (yi) are d6 to d0 (d
Output the value of i).

【００４３】図６（ｃ）には入力データＤ３〜Ｄ０と出
力のデータＹ６〜Ｙ０の関係を示している。Ｄ３，Ｄ
２，Ｄ１が“０００”のときには、Ｄ０の値がＹ０とな
りＹ６〜Ｙ１は“００００００”となる。FIG. 6C shows the relationship between the input data D3 to D0 and the output data Y6 to Y0. D3, D
2. When D1 is "000", the value of D0 is Y0 and Y6 to Y1 are "000000".

【００４４】Ｄ３，Ｄ２，Ｄ１が“００１”のときはＹ
６〜Ｙ２は“００００１”となり、Ｙ１はＤ０の値にな
り、Ｙ０は“０”となり、入力のデータＤ３〜Ｄ０に対
して出力のデータＹ６〜Ｙ０は１ビット分の重み付けが
なされている。Ｄ３，Ｄ２が“０１”のときはＹ６〜Ｙ
４は“００１”となりＹ３，Ｙ２はそれぞれＤ１，Ｄ０
の値を示し、Ｙ１，Ｙ０は“００”となり、入力のデー
タＤ３〜Ｄ０に対して出力のデータＹ６〜Ｙ０は２ビッ
ト分の重み付けがなされている。Ｄ３が“１”のときは
Ｙ６は“１”となりＹ５〜Ｙ３はそれぞれＤ２，Ｄ１，
Ｄ０の値になりＹ２〜Ｙ０は“０００”となって、入力
のデータＤ３〜Ｄ０に対して出力のデータＹ６〜Ｙ０は
３ビット分の重み付けがなされている。When D3, D2 and D1 are "001", Y
6 to Y2 become "00001", Y1 becomes the value of D0, Y0 becomes "0", and the output data Y6 to Y0 are weighted by 1 bit with respect to the input data D3 to D0. When D3 and D2 are "01", Y6 to Y
4 becomes “001”, and Y3 and Y2 are D1 and D0, respectively.
Y1 and Y0 are "00", and the output data Y6 to Y0 are weighted by 2 bits with respect to the input data D3 to D0. When D3 is "1", Y6 is "1" and Y5 to Y3 are D2, D1, respectively.
The value of D0 is obtained, and Y2 to Y0 become "000", and the output data Y6 to Y0 are weighted by 3 bits with respect to the input data D3 to D0.

【００４５】図７には、重み付け処理部３０の他の実施
例の回路構成が示されている。差分絶対値算出部１０に
含まれたセレクタ１２の出力端子Ｙｉからの差分絶対値
を示すデータＤ０〜Ｄ３がＲＯＭ（リード・オンリ・メ
モリ）の入力端子ａ０〜ａ３に印加されると、出力端子
ｙ０〜ｙ６から出力のデータＹ０〜Ｙ６が得られ、これ
が加算部２０に含まれた加算器２１の入力端子Ａｉに印
加される。ここで、入力のデータＤ３〜Ｄ０と出力のデ
ータＹ６〜Ｙ０の関係は、たとえば、図６（ｃ）に示し
たようになっており、図７のＲＯＭ３３は図５の構成と
同じ機能を有する。FIG. 7 shows a circuit configuration of another embodiment of the weighting processing section 30. When data D0 to D3 indicating the absolute value of the difference from the output terminal Yi of the selector 12 included in the absolute difference calculating unit 10 are applied to the input terminals a0 to a3 of a ROM (read only memory), the output terminal Output data Y0 to Y6 are obtained from y0 to y6 and applied to the input terminal Ai of the adder 21 included in the adder 20. Here, the relationship between the input data D3 to D0 and the output data Y6 to Y0 is, for example, as shown in FIG. 6C, and the ROM 33 in FIG. 7 has the same function as the configuration in FIG. .

【００４６】図８には、重み付け処理部３０のさらに他
の実施例の回路構成が示されている。差分絶対値算出部
１０に含まれたセレクタ１２の出力端子Ｙｉからの差分
絶対値を示すデータＤ０〜Ｄ３が、３個のシフタ３４−
１〜３４−３の入力端子Ａと、比較器３６の入力端子Ａ
と、セレクタ３７の入力端子Ｄにそれぞれ印加される。FIG. 8 shows a circuit configuration of still another embodiment of the weighting processing section 30. The data D0 to D3 indicating the absolute value of the difference from the output terminal Yi of the selector 12 included in the difference absolute value calculation unit 10 are provided by three shifters 34-
And input terminals A of the comparators 36 to 34-3.
Is applied to the input terminal D of the selector 37.

【００４７】シフタ３４−１では差分絶対値を示すデー
タＤ０〜Ｄ３をｂ₀ （たとえば、１）ビット分シフトア
ップしたデータＳ₀ をその出力端子Ｙに得て、これをセ
レクタ３７の入力端子Ｃと加算器３５−１の入力端子Ｂ
に印加している。シフタ３４−２では差分絶対値を示す
データＤ０〜Ｄ３をｂ₁ （＞ｂ₀ ）（たとえば、２）ビ
ット分シフトアップしたデータＳ₁ をその出力端子Ｙに
得て、これを加算器３５−１の入力端子Ａと加算器３５
−２の入力端子Ｂに印加している。シフタ３４−３では
差分絶対値を示すデータＤ０〜Ｄ３をｂ₂ （＞ｂ₁ ）
（たとえば、３）ビット分シフトアップしたデータＳ₂
をその出力端子Ｙに得て、これを加算器３５−２の入力
端子Ａに印加している。[0047] b ₀ data D0~D3 indicating the the shifter 34-1 difference absolute value (e.g., 1) to obtain the bit shifted up data S ₀ at its output terminal Y, which input terminal C of the selector 37 And input terminal B of adder 35-1
Is applied. B ₁ data D0~D3 indicating the absolute difference in the shifter 34-2 (> b ₀₎ (e.g., 2) to obtain bit data S ₁ shifted up to the output terminal Y, which adder 35- 1 input terminal A and adder 35
-2 input terminal B. B ₂ a data D0~D3 indicating the absolute difference in the shifter 34-3 (> b ₁₎
Data S ₂ shifted up by (for example, 3) bits
At the output terminal Y thereof, and this is applied to the input terminal A of the adder 35-2.

【００４８】加算器３５−１，３５−２では、それぞれ
の入力端子ＡおよびＢに印加されたデータを加算してそ
れぞれの出力端子Ａ＋Ｂからデータを得て、それぞれセ
レクタ３７の入力端子ＢおよびＡへ印加している。そこ
でセレクタ３７の入力端子Ｄには差分絶対値を示すデー
タＤ０〜Ｄ３がそのまま、セレクタ３７の入力端子Ｃに
は差分絶対値を示すデータＤ０〜Ｄ３をｂ₀ （たとえ
ば、１）ビット分シフトアップしたデータＳ₀ が、セレ
クタ３７の入力端子Ｂには差分絶対値を示すデータＤ０
〜Ｄ３をｂ₀ （たとえば、１）ビット分シフトアップし
たデータＳ₀ とｂ₁ （たとえば、２）ビット分シフトア
ップしたデータＳ₁ を加算したデータＰ₁＝Ｓ₁ ＋Ｓ₀
が、セレクタ３７の入力端子Ａには差分絶対値を示すデ
ータＤ０〜Ｄ３をｂ₁ （例えば、２）ビット分シフトア
ップしたデータＳ₁ とｂ₂ （たとえば、３）ビット分シ
フトアップしたデータＳ₂ を加算したデータＰ₂ ＝Ｓ₂
＋Ｓ₁ が印加される。The adders 35-1 and 35-2 add the data applied to the respective input terminals A and B to obtain data from the respective output terminals A + B, and obtain the data from the respective input terminals B and A of the selector 37. Is applied. Therefore the input terminal D of the selector 37 as data D0~D3 indicating a difference absolute value, b ₀ data D0~D3 indicating the absolute difference value to the input terminal C of the selector 37 (for example, 1) bit shift-up data S ₀ is, data D0 to the input terminal B of the selector 37 indicating the absolute differences
~D3 the b ₀ (e.g., 1) bit shift up data S ₀ and b ₁ (e.g., 2) data obtained by adding data S ₁ that the bit shifted up P ₁ = S ₁ + S ₀
There, the input terminal of the data D0~D3 indicating the difference absolute values in A b ₁ of the selector 37 (e.g., 2) bits shift up data S ₁ and b ₂ (e.g., 3) bits shift up data S Data obtained by adding ₂ P ₂ = S ₂
+ S ₁ is applied.

【００４９】差分絶対値を示すデータＤ０〜Ｄ３を印加
された比較器３６は、差分絶対値を示すデータＤ０〜Ｄ
３をその入力端子Ａに入力されたとき、その入力された
データの値の範囲を判別して出力端子Ｄに判別信号を出
力する。この差分絶対値を示すデータＤ０〜Ｄ３の値
と、出力端子Ｄに得られる判別信号の一例は図６（ａ）
に示すようになっており、図６（ａ）中のｙ１，ｙ０が
判別信号に対応している。この比較器３６の動作は、た
とえば図６（ａ）に示すような動作をすればよいから、
ＲＯＭであってもよい。The comparator 36 to which the data D0 to D3 indicating the absolute difference values are applied, generates the data D0 to D3 indicating the absolute difference values.
When 3 is input to the input terminal A, the range of the value of the input data is determined and a determination signal is output to the output terminal D. FIG. 6A shows an example of the values of the data D0 to D3 indicating the absolute value of the difference and the determination signal obtained at the output terminal D.
And y1 and y0 in FIG. 6A correspond to the determination signal. The operation of the comparator 36 may be, for example, as shown in FIG.
It may be a ROM.

【００５０】比較器３６の出力端子Ｄに得られた選択信
号を印加されたセレクタ３７は、たとえば、データＤ
３，Ｄ２，Ｄ１が“０００”であるときにはＤ０の値に
関係なくセレクタ３７の入力端子Ｄのデータがその出力
端子Ｙから出力データＹ０〜Ｙ６として出力され、デー
タＤ３，Ｄ２，Ｄ１が“００１”であるときはＤ０の値
に関係なくセレクタ３７の入力端子Ｃのデータがその出
力端子Ｙから出力データＹ０〜Ｙ６として出力され、デ
ータＤ３，Ｄ２が“０１”であるときはＤ１，Ｄ０の値
に関係なくセレクタ３７の入力端子Ｂのデータがその出
力端子Ｙから出力データＹ０〜Ｙ６として出力され、デ
ータＤ３が“１”のときにはＤ２，Ｄ１，Ｄ０の値に関
係なくセレクタ３７の入力端子Ａのデータがその出力端
子Ｙから出力データＹ０〜Ｙ６として出力される。The selector 37 to which the selection signal obtained at the output terminal D of the comparator 36 is applied, for example,
3, D2 and D1 are "000", the data of the input terminal D of the selector 37 is output from the output terminal Y as output data Y0 to Y6 regardless of the value of D0, and the data D3, D2 and D1 are set to "001". ", The data of the input terminal C of the selector 37 is output from the output terminal Y as output data Y0 to Y6 regardless of the value of D0, and when the data D3 and D2 are" 01 ", the data of D1 and D0 are output. Regardless of the value, the data at the input terminal B of the selector 37 is output from the output terminal Y as output data Y0 to Y6. When the data D3 is "1", the input terminal of the selector 37 is independent of the values of D2, D1 and D0. The data of A is output from the output terminal Y as output data Y0 to Y6.

【００５１】差分絶対値を示すデータＤ０〜Ｄ３のビッ
ト数がさらに大きくなったときには、シフタ３４の段数
および加算器３５の段数を大きくすればよい。すなわ
ち、シフタ３４の段数をｎ＋１，加算器３５の段数をｎ
とし、ｎ＋１個のシフタ３４からは順次に大きいビット
数ｂ₀ ，ｂ₁ ，…，ｂ_n 分シフトアップしてｎ＋１個の
シフトアップした値Ｓ₀ ，Ｓ₁ ，…，Ｓ_n を得て、ｎ個
の加算器３５のそれぞれでは、ｎ＋１個のシフトアップ
した値Ｓ₀ ，Ｓ₁，…，Ｓ_n からｉ段目（ｉは１からｎ
まで順次に変化する整数）の加算器３５においてｉ段目
の加算値Ｐ_i ＝Ｓ_i ＋Ｓ_i-1 を得ることによりｎ個の加
算値Ｐ₁ ，Ｐ₂ ，…，Ｐ_n を得るように構成することが
できる。When the number of bits of the data D0 to D3 indicating the absolute difference value further increases, the number of stages of the shifter 34 and the number of stages of the adder 35 may be increased. That is, the number of stages of the shifter 34 is n + 1, and the number of stages of the adder 35 is n.
Sequentially larger number of bits b _0, b _1, from the then, n + 1 pieces of shifter 34 ..., b _n is shifted up to a value S ₀ was of n + 1 shift up, S _1, ..., to obtain S _n, in each of the n adders 35, n + 1 pieces of shift-up values _{S 0, S 1, ...,} i -th stage from S _n (i from 1 n
(I.e., an integer that changes sequentially up to the next), the n-th addition value P ₁ , P ₂ ,..., P _n is obtained by obtaining the addition value P _i = S _i + S _i-1 at the _i- th stage Can be configured.

【００５２】[0052]

【発明の効果】以上の説明から明らかなように、本発明
によるならば、入力ブロックをサブブロックに分割して
そのアクテイビティの最大のものを用いて動きベクトル
を探索するようにしたから、ブロックマッチング処理に
おいては演算量が著しく軽減され、高速化およびコスト
ダウンをすることが可能となった。したがって本発明の
効果は極めて大きい。As is apparent from the above description, according to the present invention, the input block is divided into sub-blocks, and the motion vector is searched using the largest one of the sub-blocks. In the matching process, the amount of calculation is significantly reduced, and it is possible to increase the speed and reduce the cost. Therefore, the effect of the present invention is extremely large.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本願発明の一実施例を示す回路構成図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.

【図２】図１の構成において使用されるサブブロックの
分割例を示すサブブロックの分割図である。FIG. 2 is a sub-block division diagram showing an example of sub-block division used in the configuration of FIG. 1;

【図３】図１の要部であるアクティビティ計算部の実施
例を示す回路構成図である。FIG. 3 is a circuit configuration diagram showing an embodiment of an activity calculation unit which is a main part of FIG. 1;

【図４】図１の要部であるブロック・マッチング処理部
に用いる演算エレメントの一実施例を示す回路構成図で
ある。FIG. 4 is a circuit configuration diagram showing one embodiment of an arithmetic element used in a block matching processing unit which is a main part of FIG. 1;

【図５】図４の要部である重み付け処理部の一実施例を
示す回路構成図である。FIG. 5 is a circuit diagram showing one embodiment of a weighting processing unit which is a main part of FIG. 4;

【図６】図４の多くの端子のデータ値を示したデータ値
図である。FIG. 6 is a data value diagram showing data values of many terminals of FIG. 4;

【図７】図４の要部である重み付け処理部の他の実施例
を示す回路構成図である。FIG. 7 is a circuit diagram showing another embodiment of the weighting processing unit which is a main part of FIG. 4;

【図８】図４の要部である重み付け処理部のさらに他の
実施例を示す回路構成図である。FIG. 8 is a circuit configuration diagram showing still another embodiment of the weighting processing unit which is a main part of FIG.

【図９】従来の動き補償フレーム間予測の概念を示す概
念図である。FIG. 9 is a conceptual diagram showing the concept of conventional motion compensated inter-frame prediction.

【図１０】従来の動き補償フレーム間予測のブロック・
マッチングによる動きベクトル探索法におけるサーチ・
ウィンドウの候補ブロックと参照ブロックの関係を示す
ブロック関係図である。FIG. 10 is a block diagram showing a conventional motion compensation inter-frame prediction block;
Search and search in motion vector search by matching
FIG. 4 is a block diagram showing a relationship between a window candidate block and a reference block.

【図１１】図１０の候補ブロックと参照ブロックからデ
ィストーションを計算する画素を示す画素図である。11 is a pixel diagram showing pixels for calculating distortion from the candidate block and the reference block in FIG. 10;

【図１２】従来の動きベクトルを探索するブロック・マ
ッチング処理部の回路構成図である。FIG. 12 is a circuit diagram of a conventional block matching processing unit for searching for a motion vector.

【図１３】図１２の構成要素である演算エレメントの動
作の流れを示すフローチャートである。FIG. 13 is a flowchart showing the flow of the operation of the arithmetic element which is a component of FIG.

【図１４】従来の演算エレメントの回路構成図である。FIG. 14 is a circuit diagram of a conventional arithmetic element.

【図１５】従来のブロック・マッチングにおける３段探
索法を説明する画素図である。FIG. 15 is a pixel diagram illustrating a three-stage search method in conventional block matching.

【符号の説明】[Explanation of symbols]

５ ブロック分割部 ６ サブブロック分割部 ７ アクティビティ計算部 ８ セレクタ ９ ブロック・マッチング処理部 １０ 差分絶対値算出部 １１ 加算器 １２ セレクタ １５，１６ インバータ ２０ 加算部 ２１ 加算器 ２２ ラッチ ２５ インバータ ３０ 重み付け処理部 ３１ セレクタ ３２ 比較器 ３３ ＲＯＭ ３４−１〜３４−３ シフタ ３５−１，３５−２ 加算器 ３６ 比較器 ３７ セレクタ ５１ 入力選択回路 ５２ 演算エレメント群 ５３ 比較回路 ５４ タイミング信号発生回路 ５５ 出力回路 ６１ サーチ・ウィンドウ ６２ 候補ブロック ６３ 参照ブロック ６５ 現フレーム画像 １００ 平均値算出部 １０１ 加算器 １０２ 遅延処理部 １０３ ラッチ １０４ 乗算器 １１０ 差分絶対値算出部 １１１ 加算器 １１２ セレクタ １１５，１１６ インバータ １２０ 加算部 １２１ 加算器 １２２ ラッチ １２５ インバータ ＡＣＴ アクティビティ ａ データ ＣＬ１，ＣＬ２ クロック Ｄ，Ｄ_ij 差分絶対値和 Ｉ，Ｉ_s サブブロック情報 ＭＶ 動きベクトル ＰＥ，ＰＥ０〜ＰＥ１５ 演算エレメント Ｓ セレクタ出力 ＳＢ１〜ＳＢ６４ サブブロックReference Signs List 5 block dividing unit 6 sub-block dividing unit 7 activity calculating unit 8 selector 9 block matching processing unit 10 absolute difference calculating unit 11 adder 12 selector 15, 16 inverter 20 adding unit 21 adder 22 latch 25 inverter 30 weighting processing unit Reference Signs List 31 selector 32 comparator 33 ROM 34-1 to 34-3 shifter 35-1, 35-2 adder 36 comparator 37 selector 51 input selection circuit 52 operation element group 53 comparison circuit 54 timing signal generation circuit 55 output circuit 61 search Window 62 candidate block 63 reference block 65 current frame image 100 average value calculation unit 101 adder 102 delay processing unit 103 latch 104 multiplier 110 difference absolute value calculation unit 111 adder 112 selector 115, 116 a Converter 120 addition unit 121 adder 122 latch 125 inverter ACT activity a data CL1, CL2 clock D, D _ij sum of absolute differences I, I _s subblock information MV motion vector PE, PE0~PE15 calculation elements S selector output SB1~SB64 Sub block

Claims (12)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 現フレーム画像（６５）を分割して参照
ブロック（６３）を得るブロック分割処理をし（５）、 前記参照ブロック（６３）をさらに小さな所定のサブブ
ロック（ＳＢ）に分割するサブブロック分割処理をし
（６）、 前記各サブブロックの画像データ（ａ）からそれぞれの
アクティビティ（ＡＣＴ）を求める計算処理をし
（７）、 前記それぞれのアクティビティ（ＡＣＴ）のうちから最
大のアクティビティを示したサブブロックを参照用のサ
ブブロックとして選択し（８）、 前記選択された参照用のサブブロックと前フレームのサ
ーチ・ウインドウ（６１）に含まれた候補ブロック（６
２）とから動きベクトル（ＭＶ）を探索するブロック・
マッチング処理をする（９）動画像圧縮におけるブロッ
ク・マッチング方法。1. A block dividing process for dividing a current frame image (65) to obtain a reference block (63) (5), and dividing the reference block (63) into smaller predetermined sub-blocks (SB). A sub-block division process is performed (6), and a calculation process for obtaining each activity (ACT) from the image data (a) of each sub-block is performed (7). The largest activity among the respective activities (ACT) is performed. Is selected as a reference sub-block (8), and the selected reference sub-block and the candidate block (6) included in the search window (61) of the previous frame are selected.
2) A block for searching for a motion vector (MV) from
(9) A block matching method in video compression. 【請求項２】 前記アクティビティを求める計算処理に
おいて、 前記各サブブロックの画像データ（ａ）からそれぞれの
サブブロックの画像データ（ａ）の平均値（ａ_mean）を
算出し（１００）、 前記平均値（ａ_mean）と前記それぞれのサブブロックの
画像データ（ａ）とを受けてサブブロック用の差分絶対
値（｜ａ−ａ_mean｜）を算出し（１１０）、 前記サブブロック用の差分絶対値（｜ａ−ａ_mean｜）を
累和して前記それぞれのサブブロックのアクティビティ
（ＡＣＴ＝ΣΣ｜ａ−ａ_mean｜）を算出する（１２０）
請求項１の動画像圧縮におけるブロック・マッチング方
法。2. In the calculation processing for obtaining the activity, an average value (a _mean ) of image data (a) of each sub-block is calculated from the image data (a) of each sub-block (100). Receiving the value (a _mean ) and the image data (a) of each of the sub-blocks, a difference absolute value (| a-a _mean |) for the sub-block is calculated (110), and the difference absolute value for the sub-block is calculated. The activity (ACT = ΣΣ | aa _mean |) of each of the sub-blocks is calculated by accumulating the values (| aa _mean |) (120).
A block matching method in moving image compression according to claim 1. 【請求項３】 前記アクティビティを求める計算処理に
おいて、 前記各サブブロックの画像データ（ａ）からそれぞれの
サブブロックの画像データ（ａ）の平均値（ａ_mean）を
算出し（１００）、 前記平均値（ａ_mean）と前記それぞれのサブブロックの
画像データとを受けて差分（ａ−ａ_mean）を算出し、 前記差分（ａ−ａ_mean）を２乗して２乗した値（（ａ−
ａ_mean）² ）を得、 前記２乗した値を累和して前記それぞれのサブブロック
のアクティビティ（ＡＣＴ＝ΣΣ（ａ−ａ_mean）² ）を
算出する請求項１の動画像圧縮におけるブロック・マッ
チング方法。3. In the calculation processing for obtaining the activity, an average value (a _mean ) of image data (a) of each sub-block is calculated from the image data (a) of each sub-block (100). Receiving the value (a _mean ) and the image data of each of the sub-blocks, a difference (a-a _mean ) is calculated, and the difference (a-a _mean ) is squared to obtain a value ((a-
a _mean) ²⁾ to obtain a block of the squared the activity of each of the sub-block values by Ruiwa the (ACT = ΣΣ (a-a mean) 2) moving image compression according to claim 1 for calculating the Matching method. 【請求項４】 前記ブロック・マッチング処理におい
て、 前記選択された参照用のサブブロックのデータ（ａ）と
前記候補ブロック（６２）のデータ（ｂ）とからディス
トーション用の差分絶対値（｜ａ（ｉ，ｊ）−ｂ（ｉ＋
ｖ，ｊ＋ｈ）｜）を算出し（１０）、 前記ディストーション用の差分絶対値（｜ａ（ｉ，ｊ）
−ｂ（ｉ＋ｖ，ｊ＋ｈ）｜）を累和してディストーショ
ン（Ｄ_ij＝ΣΣ（｜ａ（ｉ，ｊ）−ｂ（ｉ＋ｖ，ｊ＋
ｈ）｜）を得る（２０）請求項１の動画像圧縮における
ブロック・マッチング方法。4. In the block matching processing, a difference absolute value (| a () for distortion is obtained from the data (a) of the selected reference sub-block and the data (b) of the candidate block (62). i, j) -b (i +
v, j + h) |) (10), and the absolute value of the difference for distortion (| a (i, j)
−b (i + v, j + h) |) and add the distortion (D _ij = ΣΣ (| a (i, j) -b (i + v, j +
h) |) is obtained (20). The block matching method in video compression according to claim 1. 【請求項５】 前記ブロック・マッチング処理におい
て、 前記選択された参照用のサブブロックのデータ（ａ）と
前記候補ブロック（６２）のデータ（ｂ）とからディス
トーション用の差分値（ａ（ｉ，ｊ）−ｂ（ｉ＋ｖ，ｊ
＋ｈ））を算出し、 前記ディストーション用の差分値（ａ（ｉ，ｊ）−ｂ
（ｉ＋ｖ，ｊ＋ｈ））を２乗して差分２乗値（（ａ
（ｉ，ｊ）−ｂ（ｉ＋ｖ，ｊ＋ｈ））² ）を算出し、 前記差分２乗値（（ａ（ｉ，ｊ）−ｂ（ｉ＋ｖ，ｊ＋
ｈ））² ）を累和してディストーション（Ｄ_ij＝ΣΣ
（ａ（ｉ，ｊ）−ｂ（ｉ＋ｖ，ｊ＋ｈ））² ）を得る請
求項１の動画像圧縮におけるブロック・マッチング方
法。5. In the block matching process, a difference value (a (i, i) for distortion is obtained from the data (a) of the selected reference sub-block and the data (b) of the candidate block (62). j) -b (i + v, j
+ H)), and calculates the difference value (a (i, j) -b) for the distortion.
(I + v, j + h)) and the squared difference value ((a
(I, j) −b (i + v, j + h)) ² ), and calculates the difference squared value ((a (i, j) −b (i + v, j +
h)) The sum of ² ) is added to obtain the distortion (D _ij = ΣΣ
^{2. The method according} to claim 1, wherein (a (i, j) -b (i + v, j + h)) ² ) is obtained. 【請求項６】 前記ブロック・マッチング処理におい
て、 前記選択された参照用のサブブロックのデータ（ａ）と
前記候補ブロック（６２）のデータ（ｂ）とからディス
トーション用の差分絶対値（｜ａ（ｉ，ｊ）−ｂ（ｉ＋
ｖ，ｊ＋ｈ）｜）を算出し（１０）、 前記ディストーション用の差分絶対値（｜ａ（ｉ，ｊ）
−ｂ（ｉ＋ｖ，ｊ＋ｈ）｜）にあらかじめ定めた重み付
け処理をし（３０）、 前記重み付け処理をした差分絶対値を累和して重み付け
処理後の前記差分絶対値和をディストーション（Ｄ_ij＝
ΣΣ（ｋ_n ×｜ａ（ｉ，ｊ）−ｂ（ｉ＋ｖ，ｊ＋ｈ）
｜））として得る（２０）請求項１の動画像圧縮におけ
るブロック・マッチング方法。6. In the block matching process, a difference absolute value (| a () for distortion is obtained from the data (a) of the selected reference sub-block and the data (b) of the candidate block (62). i, j) -b (i +
v, j + h) |) (10), and the absolute value of the difference for distortion (| a (i, j)
−b (i + v, j + h) |) is subjected to a predetermined weighting process (30), and the weighted difference absolute values are summed, and the weighted difference absolute value sum is subjected to distortion (D _ij =
ΣΣ (k _n × | a (i, j) -b (i + v, j + h)
The block matching method according to claim 1, wherein the block matching method is obtained as |)). 【請求項７】 現フレーム画像（６５）を分割して参照
ブロック（６３）を得るブロック分割手段（５）と、 前記参照ブロック（６３）をさらに小さな所定のサブブ
ロック（ＳＢ）に分割するサブブロック分割手段（６）
と、 前記各サブブロックの画像データ（ａ）からそれぞれの
アクティビティ（ＡＣＴ）を求めるためのアクティビテ
ィ計算手段（７）と、 前記それぞれのアクティビティ（ＡＣＴ）のうちから最
大のアクティビティを示したサブブロックを参照用のサ
ブブロックとして選択するためのセレクタ手段（８）
と、 前記選択された参照用のサブブロックと前フレームのサ
ーチ・ウインドウ（６１）に含まれた候補ブロック（６
２）とから動きベクトル（ＭＶ）を探索するブロック・
マッチング処理をするためのブロック・マッチング処理
手段（９）とを含む動画像圧縮におけるブロック・マッ
チング装置。7. A block dividing means (5) for dividing a current frame image (65) to obtain a reference block (63), and a sub-division for dividing said reference block (63) into smaller predetermined sub-blocks (SB). Block dividing means (6)
Activity calculation means (7) for calculating each activity (ACT) from the image data (a) of each sub-block; and a sub-block indicating the largest activity among the respective activities (ACT). Selector means (8) for selecting as a reference sub-block
And the candidate block (6) included in the selected reference sub-block and the previous frame search window (61).
2) A block for searching for a motion vector (MV) from
A block matching device in moving image compression, including a block matching processing means (9) for performing a matching process. 【請求項８】 前記アクティビティ計算手段（７）が、 前記各サブブロックの画像データ（ａ）からそれぞれの
サブブロックの画像データ（ａ）の平均値（ａ_mean）を
算出するための平均値算出手段（１００）と、 前記平均値（ａ_mean）と前記それぞれのサブブロックの
画像データ（ａ）とを受けてサブブロック用の差分絶対
値（｜ａ−ａ_mean｜）を算出するための差分絶対値算出
手段（１１０）と、 前記サブブロック用の差分絶対値（｜ａ−ａ_mean｜）を
累和して前記それぞれのサブブロックのアクティビティ
（ＡＣＴ）を算出するためのアクティビティ用の加算手
段（１２０）とを含む請求項７の動画像圧縮におけるブ
ロック・マッチング装置。8. An average value calculation for calculating an average value (a _mean ) of image data (a) of each sub-block from the image data (a) of each sub-block by the activity calculating means (7). Means (100) for receiving the average value (a _mean ) and the image data (a) of each of the sub-blocks and calculating a difference absolute value (| a-a _mean |) for the sub-block An absolute value calculation means (110); and an activity addition means for calculating the activity (ACT) of each of the sub-blocks by accumulating the difference absolute values (| a-a _mean |) for the sub-blocks. 10. The block matching apparatus according to claim 7, further comprising: (120). 【請求項９】 前記アクティビティ計算手段（７）が、 前記各サブブロックの画像データ（ａ）からそれぞれの
サブブロックの画像データ（ａ）の平均値（ａ_mean）を
算出するための平均値算出手段（１００）と、 前記平均値（ａ_mean）と前記それぞれのサブブロックの
画像データ（ａ）とを受けて差分（ａ−ａ_mean）を算出
するための差分算出手段と、 前記差分（ａ−ａ_mean）を２乗した値（（ａ−ａ_mean）
² ）を得るための２乗手段と、 前記２乗した値を累和して前記それぞれのサブブロック
のアクティビティ（ＡＣＴ＝ΣΣ（ａ−ａ_mean）² ）を
算出するためのアクティビティ加算手段（１２０）とを
含む請求項７の動画像圧縮におけるブロック・マッチン
グ装置。9. An average value calculation for calculating an average value (a _mean ) of image data (a) of each sub-block from the image data (a) of each sub-block by the activity calculating means (7). Means (100); difference calculating means for receiving the average value (a _mean ) and the image data (a) of each of the sub-blocks and calculating a difference (a-a _mean ); −a _mean ) squared ((a−a _mean )
² ) and an activity adding means (120) for calculating the activity (ACT = ΣΣ (a−a _mean ) ² ) of each of the sub-blocks by accumulating the squared values. 9. The block matching apparatus according to claim 7, further comprising: 【請求項１０】 前記ブロック・マッチング処理手段
（９）が、 前記選択された参照用サブブロックのデータ（ａ）と前
記候補ブロック（６２）のデータ（ｂ）とからディスト
ーション用の差分絶対値（｜ａ（ｉ，ｊ）−ｂ（ｉ＋
ｖ，ｊ＋ｈ）｜）を算出するための差分絶対値算出手段
（１０）と、 前記ディストーション用の差分絶対値（｜ａ（ｉ，ｊ）
−ｂ（ｉ＋ｖ，ｊ＋ｈ）｜）を累和してディストーショ
ン（Ｄ_ij＝ΣΣ（｜ａ（ｉ，ｊ）−ｂ（ｉ＋ｖ，ｊ＋
ｈ）｜）を得るためのディストーション用の加算手段
（２０）とを含む請求項７の動画像圧縮におけるブロッ
ク・マッチング装置。10. The block matching processing means (9) calculates a differential absolute value for distortion from the data (a) of the selected reference sub-block and the data (b) of the candidate block (62). | A (i, j) -b (i +
v, j + h) |), and the absolute difference value for distortion (| a (i, j)).
−b (i + v, j + h) |) and add the distortion (D _ij = ΣΣ (| a (i, j) -b (i + v, j +
8. A block matching apparatus for moving image compression according to claim 7, further comprising a distortion adding means for obtaining h) |). 【請求項１１】 前記ブロック・マッチング処理手段
（９）が、 前記選択された参照用サブブロックのデータ（ａ）と前
記候補ブロック（６２）のデータ（ｂ）とからディスト
ーション用の差分絶対値（｜ａ（ｉ，ｊ）−ｂ（ｉ＋
ｖ，ｊ＋ｈ）｜）を算出するための差分絶対値算出手段
（１０）と、 ディストーション用の差分値（ａ（ｉ，ｊ）−ｂ（ｉ＋
ｖ，ｊ＋ｈ））を算出するためのディストーション用の
差分値算出手段と、 前記ディストーション用の差分値（ａ（ｉ，ｊ）−ｂ
（ｉ＋ｖ，ｊ＋ｈ））を２乗して差分２乗値（（ａ
（ｉ，ｊ）−ｂ（ｉ＋ｖ，ｊ＋ｈ））² ）を算出するた
めの差分２乗手段と、 前記差分２乗値（（ａ（ｉ，ｊ）−ｂ（ｉ＋ｖ，ｊ＋
ｈ））² ）を累和してディストーション（Ｄ_ij＝ΣΣ
（（ａ（ｉ，ｊ）−ｂ（ｉ＋ｖ，ｊ＋ｈ）² ）を得るた
めの差分２乗値加算手段とを含む請求項７の動画像圧縮
におけるブロック・マッチング装置。11. The block matching processing means (9) calculates a difference absolute value for distortion from the data (a) of the selected reference sub-block and the data (b) of the candidate block (62). | A (i, j) -b (i +
v, j + h) |), and a difference value (a (i, j) -b (i +
v, j + h)) for calculating a difference value for distortion, and a difference value for distortion (a (i, j) −b).
(I + v, j + h)) and the squared difference value ((a
(I, j) -b (i + v, j + h)) ² ) for calculating the difference square means ((a (i, j) -b (i + v, j +
h)) The sum of ² ) is added to obtain the distortion (D _ij = ΣΣ
8. The block matching apparatus according to claim 7, further comprising: a difference square value adding means for obtaining ((a (i, j) -b (i + v, j + h) ² )). 【請求項１２】 前記ブロック・マッチング処理手段
（９）が、 前記選択された参照用サブブロックのデータ（ａ）と前
記候補ブロック（６２）のデータ（ｂ）とからディスト
ーション用の差分絶対値（｜ａ（ｉ，ｊ）−ｂ（ｉ＋
ｖ，ｊ＋ｈ）｜）を算出するための差分絶対値算出手段
（１０）と、 前記ディストーション用の差分絶対値（｜ａ（ｉ，ｊ）
−ｂ（ｉ＋ｖ，ｊ＋ｈ）｜）にあらかじめ定めた重み付
け処理をするための重み付け処理手段（３０）と、 前記重み付け処理をした差分絶対値を累和して重み付け
処理後の前記差分絶対値和をディストーション（Ｄ_ij＝
ΣΣ（ｋ_n ×（｜ａ（ｉ，ｊ）−ｂ（ｉ＋ｖ，ｊ＋ｈ）
｜））として得るためのディストーション用の加算手段
（２０）とを含む請求項７の動画像圧縮におけるブロッ
ク・マッチング装置。12. The block matching processing means (9) calculates a difference absolute value for distortion from the data (a) of the selected reference sub-block and the data (b) of the candidate block (62). | A (i, j) -b (i +
v, j + h) |), and the absolute difference value for distortion (| a (i, j)).
-B (i + v, j + h) |), and a weighting processing means (30) for performing a predetermined weighting process; and accumulating the weighted difference absolute values to obtain the difference absolute value sum after the weighting process. Distortion (D _ij =
ΣΣ (k _n × (| a (i, j) -b (i + v, j + h)
8. The block matching apparatus in moving image compression according to claim 7, further comprising a distortion adding means (20) for obtaining as |)).