JP3293382B2 - データ圧縮装置及びデータ伸長装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データを圧縮するデー
タ圧縮装置及び圧縮データを伸長するデータ伸長装置に
関するものである。

【０００２】

【従来の技術】一般に、記憶装置にデータを記憶する際
には、その記憶するデータ量を増やすために、書き込む
データを圧縮して記録する方法が用いられる。この種の
データ圧縮方法の一つとして、データを、そのデータ値
と連続する長さとの情報に変換するランレングス圧縮方
式が知られている。この圧縮方式は、回路構成が比較的
容易に実現できるという利点があるが、反面、不連続な
データ列の場合には圧縮後のデータ量が元のデータ量よ
りも多くなってしまうという不都合がある。

【０００３】例えば、図８に示すように、データをデー
タフレームと長さフレームとに分けて表現するランレン
グス圧縮フォーマットとした場合には、最悪の場合すな
わちデータ値が１画素毎に変わる不連続なデータ列の場
合には、データ量が元データの２倍に増えてしまうこと
になった。

【０００４】かかる不都合を解消すべく、従来、様々な
対策が講じられていた。その一例として、特開昭58-163
44号公報には、図９に示す如くのランレングス圧縮フォ
ーマットを用いたデータ圧縮記憶装置が提案されてい
る。このランレングス圧縮フォーマットは、データフレ
ームと長さフレームのそれぞれに各フレームを識別する
ためのマーカビットを付加したものであり、例えば、デ
ータ幅を８ビットとした場合には、不連続なデータ列で
あっても、圧縮後のデータ量は元データ量の９／８倍に
しか増えないことになる。

【０００５】また、特開昭58-75244号公報においては、
データフレームと長さフレームのそれぞれにマーカビッ
トを付加する点は上記公報記載のものと同様としながら
も、データフレームと長さフレームとの順番が異なるデ
ータ圧縮記憶装置が提案されている。この従来装置にお
いても、データ幅を８ビットとした場合、不連続なデー
タ列の圧縮に際し、圧縮後のデータ量を元データ量の９
／８倍までに止めることができる。

【０００６】このように、最悪時の圧縮データ量を極力
抑えるための従来の圧縮方式としては、１ビットのマー
カビットを付加する方法が知られていた。このような圧
縮データを得るための従来のデータ圧縮回路は、例えば
図１０に示す如く、ラッチ回路５１、比較回路５２、コ
ントローラ回路５３、カウンタ回路５４、セレクタ５５
を具備した構成により実現されていた。

【０００７】一方、上述した１ビットのマーカビットを
付加したランレングス圧縮データの復元処理は、以下の
如くに行われていた。図１１は、そのランレングス圧縮
データの伸長回路の一例を示したものであり、ラッチ回
路６１、カウンタ回路６２、コントローラ回路６３を具
備して構成される。また、このデータ伸長回路６０の伸
長処理に係る各信号のタイミングチャートを図１５に示
している。

【０００８】図１１において、データ伸長回路６０は、
入力データの伸長に際し、その入力データに付加される
マーカビット（図９参照）によって、入力データをラッ
チ回路６１にラッチするかカウンタ回路６２にカウント
値としてロードするかを決めなければならない。

【０００９】このデータラッチ／カウンタロードの選択
を行うための選択回路は、コントローラ回路６３の内部
に設けられ、例えば図１２に示す如く、フリップフロッ
プ６３４，６３５の前段にインバータ６３１及びアンド
回路６３２，６３３を配置して構成される。

【００１０】ここで、フリップフロップ６３４，６３５
の前段の回路部は、上記選択処理時間上、遅延要素とし
て作用することから、この選択回路により、できるだけ
早くデータラッチかカウンタロードかを選択するために
は、入力データのマーカビットが、選択するためのクロ
ックの立ち上がりエッジまでに、上記遅延時間を補償し
得る十分なセットアップ時間を満足していなければなら
ない。もし、十分なセットアップ時間を満足していない
場合は、次のクロックの立ち上がり時の選択タイミング
がずれてしまい、１ウェイト空いてしまうことになる。

【００１１】この従来のデータ伸長回路６０におけるセ
ットアップ時間の捕らえ方を、図１３に示している。こ
こで、基本クロックが遅い場合には、容易にセットアッ
プ時間を満足させることができるが、近年の高速なクロ
ック速度に対応できるようにするためには、更なる工夫
を要する。

【００１２】例えば、図１４は従来の高速クロック対応
のデータ伸長回路の構成を示したものであるが、このデ
ータ伸長回路６０Ａでは、ラッチ回路６５において、入
力データを一旦ラッチさせることにより、高速クロック
に対応可能としている。このデータ伸長回路６０Ａの各
信号のタイミングチャートを図１６に示している。同図
（ｈ）からも分かるように、たとえラッチ回路６５を追
加した構成としても、データの長さが２の場合には、次
の入力データをリードする信号が１クロック遅れてしま
い、出力データが不連続となってしまうことがある。こ
のため、プリンタシステム等のような連続データを必要
とするシステムに応用した場合には、更にＦＩＦＯ６６
のようなバッファを設けなければならなかった。

【００１３】

【発明が解決しようとする課題】このように、上記従来
装置においては、ランレングス圧縮データ中のマーカビ
ットは、単にデータフレームか長さフレームかを識別す
る情報として用いられていたため、そのマーカビットを
基に入力データをラッチするかカウンタにロードするか
の選択回路を必要とし、例えばフリップフロップの前段
に所定の論理回路を配置した回路構成を余儀なくされて
いた。かかる構成によれば、上記前段回路が遅延要素と
して作用するために、正確な復元動作を行うためには十
分なセットアップ時間を確保する必要があり、特に、高
速クロック対応のデータ復元にあたってはバッファメモ
リ等の回路を追加せざるを得ず、回路構成の煩雑化の面
から現実的には高速復元処理に対応できないという問題
点があった。

【００１４】本発明はこの問題点を除去し、高速復元処
理に有用な圧縮データを生成可能なデータ圧縮装置及び
このデータ圧縮装置による圧縮データの高速伸長処理が
行えるデータ伸長装置を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明のデータ圧縮装置
は、入力データを一時保持するラッチ回路と、該ラッチ
回路に保持されたラッチデータと新たな入力データが一
致するか否かを比較する比較回路と、前記比較の結果、
前記ラッチデータと新たな入力データとが一致する場合
にカウントアップするカウンタ回路と、前記比較の結
果、前記ラッチデータと新たな入力データとが不一致の
場合、前記カウンタ回路のカウント値が１の時には、前
記ラッチデータに、長さフレームが継続しないことを示
すマーカビットを付加して出力し、前記カウンタ回路の
カウント値が１より大きい時には、前記ラッチデータに
長さフレームが継続することを示すマーカビットを付加
して出力し、続けて前記カウンタ回路のカウント値を前
記継続長さフレームの長さデータとして出力する切り替
え回路とを具備して構成される。

【００１６】また、本発明のデータ伸長装置は、入力デ
ータを一時保持するラッチ回路と、入力データを初期カ
ウント値としてロードし、カウント値が零となるまで順
次カウントダウンするカウンタ回路と、前記ラッチ回路
に保持された第１の入力データに付加されたマーカビッ
トが長さフレームの継続を表すビット値であるか継続を
表さないビット値であるかを判定し、長さフレームの継
続を表すビット値の時には前記第１の入力データに続く
第２の入力データを前記カウンタ回路にロードし、その
カウントダウンとともに前記第１の入力データを出力デ
ータとして繰り返し出力するとともに、長さフレームの
継続を表さないビット値の時には前記第１の入力データ
を出力データとして出力し、かつ新たな第２の入力デー
タを前記ラッチ回路にラッチさせる制御を行う制御回路
とを具備して構成される。

【００１７】

【作用】本発明では、データ圧縮にあたり、連続するデ
ータの長さが１の時（同一データが連続しない時）は、
そのデータ値ｎビットに、長さフレームが続かないこと
を示すマーカビット０を付加し、連続するデータの長さ
が２以上の時（同一データが連続する時）は、そのデー
タ値ｎビットに、長さフレームがあることを示すマーカ
ビット１を付加した後、更に（ｎ＋１）ビットの長さフ
レームを付加することによって、データフレームに、そ
のデータに続くフレームがデータフレームか長さフレー
ムかを示すマーカビットが付加されたフォーマットから
成るランレングス圧縮データを生成するものである。

【００１８】また、本発明では、データの復元にあた
り、入力データを一時ラッチし、ラッチされた第１の入
力データに付加されたマーカビットが長さフレームの継
続を表すビット値であるか継続を表さないビット値であ
るかを判定し、長さフレームの継続を表すビット値の時
には前記第１の入力データに続く第２の入力データをカ
ウンタ回路にロードし、そのカウントダウンとともに前
記第１の入力データを出力データとして繰り返し出力す
るとともに、長さフレームの継続を表さないビット値の
時には前記第１の入力データを出力データとして出力
し、かつ新たな第２の入力データをラッチさせるように
したものである。

【００１９】このように、本発明では、入力データのマ
ーカビットを当該入力データに続くフレームがデータフ
レームか長さフレームかを判断するビットして用いたラ
ンレングス圧縮フォーマットとしたため、このフォーマ
ットによる入力データを復元する場合、上記マーカビッ
トを基に、続く入力データがデータフレームか長さフレ
ームかを直に認識できる。従って、データラッチかカウ
ンタロードかを決定するための選択回路は例えば上記マ
ーカビットを入力するフリップフロップのみで実現で
き、従来のこの種の選択回路に不可欠であったフリップ
フロップの前段回路を不要にでき、この前段回路の遅延
を補償するためのセットアップ時間の必要性を排除し
て、圧縮データの高速な伸長が実現できる。

【００２０】

【実施例】以下、本発明の実施例を添付図面に基づいて
詳細に説明する。図１は本発明の一実施例に係るデータ
圧縮回路の概略構成を示すブロック図であり、ラッチ回
路１、比較回路（コンペア回路）２、コントローラ回路
３、カウンタ回路４、セレクタ５を具備して構成され
る。

【００２１】このデータ圧縮回路１０において、ｎが８
ビットの場合を例にとり、そのデータ圧縮処理動作につ
いて説明する。８ビットの入力データは、ラッチ回路１
により一旦ラッチされる。そのラッチタイミングは、コ
ントローラ回路３により作られる。最初のデータをラッ
チする際には、カウンタ回路４のカウント値は１にクリ
アされている必要がある。このカウンタ回路４をクリア
するカウンタリセット信号もコントローラ回路３によっ
て作られる。

【００２２】ラッチ回路１にラッチされたデータは、次
に続く入力データと比較回路２で比較され、一致するか
しないかの比較結果がコントローラ回路３に伝えられ
る。コントローラ回路３は、前記比較結果が「一致す
る」ことを示す内容であれば、カウンタ回路４に対して
カウントアップ信号を出力し、そのカウント値を１つカ
ウントアップせしめる。

【００２３】これに対して、上記比較結果が「一致しな
い」ことを示す内容であれば、カウンタ回路４のカウン
ト値に応じた以下に述べるような処理動作を行う。すな
わち、コントローラ回路３は、比較回路２からの「一致
しない」旨の比較結果を受けた後、カウンタ回路４のカ
ウント値が１である場合（同一データが連続することを
示していない場合）には、この時のラッチ回路１のラッ
チデータを記憶装置６に転送せしめるべく、セレクタ５
に対し、上記ラッチデータを選択するためのセレクト信
号と、データが連続しないこと（つまり、当該データに
継続する長さフレームがないこと）を示すマーカビット
としての“０”のデータを送出する。

【００２４】一方、カウンタ回路４のカウント値が１よ
り大きい場合（同一データが連続していることを示す場
合）には、まずラッチ回路１のラッチデータを記憶装置
６に転送せしめるべく、セレクタ５に対して、上記ラッ
チデータを選択するためのセレクト信号と、データが連
続すること（つまり、当該データに継続する長さフレー
ムがあること）を示すマーカビットとしての“１”のデ
ータを送出し、更には、上記ラッチデータに続いて、カ
ウンタ回路４のカウント値を記憶装置６に転送するため
に、セレクタ５に対して、当該カウント値を選択するた
めのセレクト信号を送出する。

【００２５】以後、同様の処理を、入力データの最後ま
で繰り返し実施する。これにより、データ圧縮回路１０
においては、セレクタ５から図２に示すようなフォーマ
ット構造を有するランレングス圧縮データが得られ、こ
れが例えば記憶装置６に記憶保持されることになる。

【００２６】図６は、本発明のデータ圧縮回路１０にお
けるデータ圧縮処理時の各信号のタイミングチャートを
示したものである。本実施例において、基本クロック
〔同図（ａ）〕は、システムに対するクロックであり、
２０［ＭＨｚ］程度を想定している。また、入力データ
〔同図（ｃ）〕としては、「ＡＡＢＣＣＣ‥‥‥‥」と
いう内容を想定している。

【００２７】上記基本クロックの立ち上がりに同期し
て、コントローラ回路３により入力データリード信号
〔同図（ｂ）〕が作られる。この入力データリード信号
が「Ｌｏｗ」になると、図示しないホスト側から入力デ
ータがリードされ、最初のデータである「Ａ」が入力さ
れる。ホスト側からの入力データが安定すると、ラッチ
回路１にそのデータをラッチするためのラッチ信号〔同
図（ｄ）〕がアクティブになり、ラッチデータ〔同図
（ｅ）〕として「Ａ」がラッチされる。そして、この
「Ａ」に続く第２の入力データを読込むために、コント
ローラ回路３は上記入力データリード信号をアクティブ
にして、ホスト側から第２のデータである「Ａ」をリー
ドする。

【００２８】入力信号線から入力された第２のデータ
「Ａ」は、比較回路２において、既にラッチされている
データと比較される。この例では、既にラッチされてい
るラッチデータが「Ａ」であることから、この時に比較
回路から出力される比較結果信号は「一致している」こ
とを示す「Ｈｉｇｈ」になり、この比較結果信号〔同図
（ｆ）〕がコントローラ回路３に伝えられる。

【００２９】コントローラ回路３は、上記比較結果信号
から「一致している」ことを認識し、基本クロックの立
ち上がりのタイミングで、カウントアップ信号〔同図
（ｇ）〕をアクティブにして、カウンタ回路４に伝え
る。カウンタ回路４では、上記カウントアップ信号によ
って、カウント値〔同図（ｈ）〕を「１」から「２」に
カウントアップする。

【００３０】このタイミングと同時に、記憶装置６に対
する出力クロック〔同図（ｌ）〕がアクティブとなり、
マーカ信号「１」〔同図（ｊ）〕と上記ラッチ回路１の
ラッチデータ「Ａ」が出力され、出力データ〔同図
（ｍ）〕として記憶装置６に記憶される。

【００３１】続いて、第３のデータとして「Ｂ」を読み
込む。この第３のデータ「Ｂ」は、先のラッチデータ
「Ａ」と比較されるが、この場合には両者が一致してい
ないことから、比較結果信号としては「一致していな
い」ことを示す「Ｌｏｗ」が出力される。

【００３２】この比較結果信号はコントローラ回路３に
伝えられる。ここで、コントローラ回路３は、基本クロ
ックの立ち上がりのタイミングで、第３のデータをラッ
チするためのラッチ信号をアクティブにし、この第３の
データ「Ｂ」をラッチする。このタイミングと同時に、
上記カウンタ回路４のカウント値「２」が、セレクト信
号〔同図（ｋ）〕により出力データとしてセレクトさ
れ、記憶装置６に記憶される。

【００３３】また、このタイミングと同時に、カウンタ
回路４をリセットするためのカウンタリセット信号〔同
図（ｉ）〕がアクティブとなって、カウンタ回路４のカ
ウント値が「１」にリセットされる。そして、第４の入
力データをホスト側から読み込むために、入力データリ
ード信号をアクティブにして、第４の入力データとして
「Ｃ」を読み込む。この第４の入力データ「Ｃ」は、比
較回路２によって先のラッチデータ「Ｂ」と比較される
が、ここでもまた両者が一致していないことから、比較
結果信号としては「一致していない」ことを示す「Ｌｏ
ｗ」が出力される。

【００３４】この比較結果信号はコントローラ回路３に
伝えられる。ここで、コントローラ回路３は、基本クロ
ックの立ち上がりのタイミングで、第４のデータをラッ
チするためのラッチ信号をアクティブにして、第４のデ
ータ「Ｃ」をラッチする。このタイミングと同時に、先
のラッチデータ「Ｂ」がマーカ信号「０」と一緒に、出
力クロックの立ち上がりのタイミングで記憶装置６に記
憶される。

【００３５】以下、同様の処理を繰り返すことにより、
第５の入力データ「Ｃ」と第６の入力データ「Ｃ」及び
それ以降の入力データの処理がなされる。

【００３６】次に、上記データ圧縮回路１０により生成
された圧縮データの伸長処理について説明する。図３は
上記データ圧縮回路１０により生成されたランレングス
圧縮データを伸長するデータ伸長回路の一実施例を示す
ブロック図である。このデータ伸長回路２０は、コント
ローラ回路１３の構成及びマーカビットのコントローラ
回路１３への伝わり方が従来回路と異なっている。

【００３７】このうち、コントローラ回路１３の構成に
関しては、特に、データラッチ信号とカウンタロード信
号を生成する部分について、従来回路では図１２に示す
如くフリップフロップ６３４，６３５の前段にインバー
タ６３１，アンド回路６３２，６３３を配置した構成で
あったのに対し、本願発明では、図４に示す如く、フリ
ップフロップ回路１３１の後段にアンド回路１３２，１
３３を配置した構成となっている。

【００３８】かかるデータラッチ／カウンタロード選択
回路の構成によれば、入力データのウェイトとぎれの無
い復元を補償するためのセットアップ時間は、図５のタ
イミングチャートに示す如くとなる。

【００３９】上記構成のデータ伸長回路２０では、上記
データ圧縮回路１０により生成された図２に示す如くの
フォーマットから成る圧縮データを入力データとし、そ
の伸長処理を行う。まず、このデータ伸長回路２０にお
いては、最初の入力データをラッチ回路１１によりラッ
チする。次に、コントローラ回路１３ではデータラッチ
回路１１にラッチされたデータ中のマーカビットを抽出
し、このマーカビットが長さフレームの継続を示すか否
かを判定する。ここでもし、マーカビットが長さフレー
ムの継続を示すものならば、カウンタロード信号をカウ
ンタ回路１２に送出することによって、上記ラッチデー
タに続く第２番目の入力データをカウンタ回路１２にカ
ウント初期値としてロードする。

【００４０】他方、上記マーカビットが長さフレームの
継続を示さないものならば、データラッチ信号を送出す
ることにより、上記第２番目の入力データをデータラッ
チ回路１１に保持する。この場合、第２番目の入力デー
タは、長さフレームではなく、先に入力したデータフレ
ームの次のデータフレームであることを言うまでもな
い。 以後、同様に、第３番目以降のデータを処理して
いく。その過程で、カウンタ回路１２にカウント値がロ
ードされた場合には、そのカウント値を初期値として順
次カウントダウンを行いながら、当該カウント値の数だ
けデータラッチ回路１１のラッチデータを、プリンタ装
置や記憶装置などの外部装置１４に出力データとして転
送する。そして、カウント値が“０”になれば、上記同
様の動作を繰り返し実施する。

【００４１】このデータ伸長回路２０におけるデータ伸
長処理に係る各信号のタイミングチャートを図７に示し
ている。以下、このタイミングチャートを参照し、上記
データ伸長処理について更に詳しく説明する。

【００４２】この例においても、基本クロック〔同図
（ａ）〕は、システムに対するクロックであり、２０
［ＭＨｚ］程度を想定している。なお、この例の復元す
べき入力データ〔同図（ｃ）〕としては「１＋Ａ，２、
１＋Ｂ，３、０＋Ｃ、‥‥‥‥」という内容を想定して
いる。

【００４３】上記基本クロックの立ち上がりに同期し
て、コントローラ回路１３により、入力データリード信
号〔同図（ｂ）〕が生成される。この入力データリード
信号が「Ｌｏｗ」になると、ホスト側から入力データが
リードされ、最初のデータである「１＋Ａ」が入力され
る。このホスト側からの入力データが安定すると、ラッ
チ回路１１に与えるデータラッチ信号〔同図（ｄ）〕が
アクティブになり、ラッチデータ〔同図（ｅ）〕として
「１＋Ａ」がラッチされる。

【００４４】このラッチデータのＭＳＢ（最上位ビッ
ト）がマーカ信号〔同図（ｆ）〕としてコントローラ回
路１３に伝えられる。この例の場合には、ＭＳＢは上記
入力「１＋Ａ」中の「１」のデータであり、長さフレー
ムの継続を表す内容となっている。この場合、上記入力
データに続く長さフレームをホスト側から読み込むため
に、コントローラ回路１３は上記入力データリード信号
をアクティブにして、ホスト側から第２のデータ（長さ
フレーム）として「２」をリードする。

【００４５】入力信号線から入力された第２のデータ
「２」は、カウンタロード信号〔同図（ｇ）〕によりカ
ウンタ回路１２にロードされ、このロードされたカウン
ト値〔同図（ｈ）〕がコントローラ回路１３に伝えられ
る。カウンタ回路１２にカウント値をロードするカウン
タロード信号は、基本クロックの立ち上がりのタイミン
グで、コントローラ回路１３からカウンタ回路１２に伝
えられる。

【００４６】また、このタイミングに対しての１クロッ
ク前から、ラッチデータを外部装置１４へとライトする
ための出力データラッチ信号〔同図（ｊ）〕をアクティ
ブにして、ラッチデータを２回外部装置１４へと出力す
る。そして、コントローラ回路１３は、カウンタ回路１
２から伝えられるカウント値が「２」であることを判断
すると、第３の入力データをリードするために、基本ク
ロックの立ち上がりに同期して、入力データリード信号
をアクティブにし、ホスト側から第３の入力データ「１
＋Ｂ」を入力する ホスト側からの入力データが安定すると、ラッチ回路１
１にそのデータをラッチするためのラッチ信号がアクテ
ィブになり、ラッチデータとして「１＋Ｂ」がラッチさ
れる。このラッチデータのＭＳＢがマーカ信号としてコ
ントローラ回路１３に伝えられる。この場合は、長さフ
レームの継続を示すビットである「１」がコントローラ
回路１３に伝えられる。そして、その長さフレームをホ
スト側から読み込むために、次いでコントローラ回路１
３は、入力データリード信号をアクティブにして、ホス
ト側から第４のデータ（長さフレーム）として「３」を
リードする。以下、同様にして、データの最後まで上記
処理を繰り返し実施し、復元データを得る。

【００４７】なお、上記実施例においては、マーカビッ
トをデータフレームのＭＳＢ（最上位ビット）として付
加する例について述べたが、このマーカビットをＬＳＢ
（最下位ビット）あるいは他のビットに付加し得ること
は言うまでもない。

【００４８】

【発明の効果】以上説明したように、本発明によれば、
マーカビットを付加したランレングス圧縮データにおい
て、上記マーカビットを、それが付加されるデータフレ
ームに続くフレームがデータフレームであるか長さフレ
ームであるかを示す情報として用いるようにしたため、
データフレームに含まれる上記マーカビットをフリップ
フロップに直接入力してデータラッチかカウンタロード
かを決定でき、データラッチ／カウンタロード選択に係
るセットアップ時間の必要性を排除して、圧縮データの
高速な伸長が実現可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るデータ圧縮回路の概略
構成を示すブロック図。

【図２】本発明のデータ圧縮回路により生成されるラン
レングス圧縮データのフォーマットを示す概略図。

【図３】本発明の一実施例に係るデータ伸長回路の概略
構成を示すブロック図。

【図４】本発明のデータ伸長回路におけるコントローラ
回路内部の要部構成を示すブロック図。

【図５】本発明のデータ伸長回路におけるセットアップ
時間を説明するためのタイミングチャート。

【図６】本発明に係るデータ圧縮回路における各信号の
タイミングチャート。

【図７】本発明に係るデータ伸長回路における各信号の
タイミングチャート。

【図８】従来のランレングス圧縮データのフォーマット
の一例を示す図。

【図９】従来のランレングス圧縮データのフォーマット
の別の例を示す図。

【図１０】従来のデータ圧縮回路の概略構成を示すブロ
ック図。

【図１１】従来のデータ伸長回路の概略構成を示すブロ
ック図。

【図１２】従来のデータ伸長回路におけるコントローラ
回路内部の要部構成を示すブロック図。

【図１３】従来のデータ伸長回路におけるセットアップ
時間を説明するためのタイミングチャート。

【図１４】従来の高速クロック対応のデータ伸長回路の
概略構成を示すブロック図。

【図１５】従来のデータ伸長回路における各信号のタイ
ミングチャート。

【図１６】従来の高速クロック対応のデータ伸長回路に
おける各信号のタイミングチャート。

【符号の説明】

１０ データ圧縮回路、１ ラッチ回路、２ 比較回路
（コンペア回路）、３コントローラ回路、４ カウンタ
回路、５ セレクタ、６ 記憶装置、２０データ伸長回
路、１１ データラッチ回路、１２ カウンタ回路、１
３ コントローラ回路、１３１ フリップフロップ、１
３２，１３３ ＡＮＤ回路、１４外部装置

フロントページの続き (72)発明者 岩渕 直行 埼玉県岩槻市府内３丁目７番１号 富士 ゼロックス株式会社 岩槻事業所内 (56)参考文献 特開 昭58−102314（ＪＰ，Ａ) 特開 平５−268485（ＪＰ，Ａ) 特開 昭58−16344（ＪＰ，Ａ) 特開 昭58−75244（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 7/46 G06F 5/00

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 入力データを一時保持するラッチ回路
   と、 該ラッチ回路に保持されたラッチデータと新たな入力デ
   ータが一致するか否かを比較する比較回路と、 前記比較の結果、前記ラッチデータと新たな入力データ
   とが一致する場合にカウントアップするカウンタ回路
   と、 前記比較の結果、前記ラッチデータと新たな入力データ
   とが不一致の場合、前記カウンタ回路のカウント値が１
   の時には、前記ラッチデータに、長さフレームが継続し
   ないことを示すマーカビットを付加して出力し、前記カ
   ウンタ回路のカウント値が１より大きい時には、前記ラ
   ッチデータに長さフレームが継続することを示すマーカ
   ビットを付加して出力し、続けて前記カウンタ回路のカ
   ウント値を前記継続長さフレームの長さデータとして出
   力する切り替え回路とを具備することを特徴とするデー
   タ圧縮装置。
2. 【請求項２】 入力データを一時保持するラッチ回路
   と、 入力データを初期カウント値としてロードし、カウント
   値が零となるまで順次カウントダウンするカウンタ回路
   と、 前記ラッチ回路に保持された第１の入力データに付加さ
   れたマーカビットが長さフレームの継続を表すビット値
   であるか継続を表さないビット値であるかを判定し、長
   さフレームの継続を表すビット値の時には前記第１の入
   力データに続く第２の入力データを前記カウンタ回路に
   ロードし、そのカウントダウンとともに前記第１の入力
   データを出力データとして繰り返し出力するとともに、
   長さフレームの継続を表さないビット値の時には前記第
   １の入力データを出力データとして出力し、かつ新たな
   第２の入力データを前記ラッチ回路にラッチさせる制御
   を行う制御回路とを具備することを特徴とするデータ伸
   長装置。
3. 【請求項３】 マーカビットは、入力データの最上位若
   しくは最下位の１ビットとして付加されることを特徴と
   する請求項２記載のデータ伸長装置。