JP2929984B2 - PLL synthesizer circuit - Google Patents
PLL synthesizer circuitInfo
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【0001】[0001]
【発明の属する技術分野】周波数ホッピング・スペクト
ラム拡散(FH−SS)方式の無線LANに使用される
チャージポンプ方式PLLシンセサイザ回路に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a charge pump type PLL synthesizer circuit used for a wireless LAN of a frequency hopping spread spectrum (FH-SS) type.
【0002】[0002]
【従来の技術】周波数ホッピング・スペクトラム拡散
(FH−SS)方式の無線LANに使用されるPLLシ
ンセサイザ回路10は図3に示すような機能ブロック図
で現され、基準発振器(RefG)20、位相比較器
(P・D)30とローパスフィルター(LPF)40、
電圧制御発振器(VCO)50、マイコン(MPU)6
0とから成っており、電圧制御発振器50の発振周波数
の制御範囲において、基準発振器20から分周された信
号と電圧制御発振器50の信号との位相を位相比較器3
0で比較し、電圧制御発振器50の発振周波数を追随し
て変化させ、それを確認するという動作を繰り返し順次
行ない電圧制御発振器50からの目標周波数の信号を探
索していた。探索開始周波数から目標周波数までの周波
数偏倚量が大きくなるほど目標信号の周波数を確定し電
圧制御発振器を同調するまでに時間(ロックアップ時
間)がかかることになるが電圧制御発振器50の発振周
波数の制御範囲が現在100メガヘルツで100マイク
ロ秒以下の時間にすることが要求されている。2. Description of the Related Art A PLL synthesizer circuit 10 used for a frequency hopping spread spectrum (FH-SS) type wireless LAN is represented by a functional block diagram as shown in FIG. (PD) 30 and low-pass filter (LPF) 40,
Voltage controlled oscillator (VCO) 50, microcomputer (MPU) 6
Oscillation frequency of the voltage controlled oscillator 50
In the control range, the phase of the signal divided from the reference oscillator 20 and the signal of the voltage controlled oscillator 50
A comparison is made with 0, the oscillation frequency of the voltage controlled oscillator 50 is changed in a following manner, and the operation of confirming the change is repeatedly performed sequentially to search for a signal of the target frequency from the voltage controlled oscillator 50 . As the frequency deviation from the search start frequency to the target frequency increases, it takes more time (lock-up time) to determine the frequency of the target signal and tune the voltage-controlled oscillator.
It is currently required that the control range of the wave number be 100 MHz and a time of 100 microseconds or less.
【0003】[0003]
【発明が解決しようとする課題】特に、目標周波数が探
索開始周波数の探索方向に対して少し手前にあったり、
図4に示すように制御範囲の両端に近い周波数に目標周
波数fLおよび探索開始周波数fsがあった場合には探
索開始周波数fsから目標周波数fLを探しだすまでの
ロックアップ時間tsが長くかかり、実際に電圧制御発
振器50の発振周波数の制御範囲が100メガヘルツで
のロックアップ時間は150マイクロ秒以下を保証する
ことも困難であった。このような状況に鑑み本発明は、
上記制御範囲が100メガヘルツで100マイクロ秒以
下のロックアップ時間を満足する周波数ホッピング・ス
ペクトラム拡散(FH−SS)方式を採用した無線LA
Nに使用されるPLLシンセサイザ回路を提供すること
を目的とする。In particular, the target frequency is slightly before the search direction of the search start frequency,
As shown in FIG. 4, the target frequency is set to a frequency near both ends of the control range.
If the wave number fL and the search start frequency fs are present, the lock-up time ts from the search start frequency fs to the search for the target frequency fL takes a long time, and the voltage control generation is actually started.
It was also difficult to guarantee a lock-up time of 150 microseconds or less when the oscillation frequency control range of the vibrator 50 was 100 MHz. In view of such a situation, the present invention
A wireless LA adopting a frequency hopping spread spectrum (FH-SS) system in which the control range is 100 MHz and a lock-up time of 100 microseconds or less is satisfied.
It is an object to provide a PLL synthesizer circuit used for N.
【0004】[0004]
【課題を解決するための手段】上記目的を達成するため
に、電圧制御発振器の発振周波数の制御範囲において電
圧制御発振器から目標周波数の信号を周波数切り換えし
て出力する際、目標周波数の切り換え時の電圧制御発振
器の初期出力信号の周波数を探索開始周波数として、電
圧制御発振器の出力信号と目標信号に対応する基準発振
器からの基準信号との位相差を位相比較器で検波し、こ
の検波出力を位相差がなくなるまでループフィルタを介
して電圧制御発振器の制御電圧として供給し、電圧制御
発振器の出力信号を目標周波数に制御する周波数ホッピ
ング・スペクトラム拡散方式の無線LANに使用される
チャージポンプ方式PLLシンセサイザ回路であって、
オ フセット電圧を出力するオフセット電圧源と、前記制
御電圧を前記検波出力と前記オフセット電圧とのどちら
かに切り換えるスイッチング手段とを有し、前記初期出
力信号を出力する前記制御電圧として前記スイッチング
手段により前記オフセット電圧を印加して前記探索開始
周波数を前記制御範囲の中央値にオフセットすることを
特徴とするチャージポンプ方式PLLシンセサイザ回路
を提供する。In order to achieve the above object , an electric power is controlled within a control range of an oscillation frequency of a voltage controlled oscillator.
Switching the frequency of the target frequency signal from the pressure controlled oscillator
Output, the voltage controlled oscillation when switching the target frequency
The frequency of the initial output signal of the
Reference oscillation corresponding to output signal and target signal of pressure controlled oscillator
The phase difference from the reference signal from the detector is detected by the phase comparator.
Through the loop filter until the phase difference disappears.
And supply it as the control voltage of the voltage controlled oscillator.
A frequency hopper that controls the output signal of the oscillator to the target frequency
Used for wireless LAN with spreading spectrum method
A charge pump type PLL synthesizer circuit,
An offset voltage source for outputting a offset voltage, the system
The control voltage is either the detection output or the offset voltage.
Switching means for switching between the initial
The switching as the control voltage for outputting a force signal.
Start the search by applying the offset voltage by means
Offsetting the frequency to the median of the control range.
A charge pump type PLL synthesizer circuit is provided.
【0005】[0005]
【発明の実施の形態】図1は本願発明にかかる周波数ホ
ッピング・スペクトラム拡散(FH−SS)方式の無線
LANに使用されるチャージポンプ方式PLLシンセサ
イザの一実施例の回路構成を示すブロック図である。本
発明のチャージポンプ方式PLLシンセサイザ回路1は
基準発振器(RefG)2と位相比較器(P・D)3、
それにループフィルタ(LPF)4、電圧制御発振器
(VCO)5、マイコン(MPU)6、スイッチング手
段(SW)7、オフセット電圧源(vc)8から成って
いる。FIG. 1 is a block diagram showing a circuit configuration of an embodiment of a charge pump type PLL synthesizer used in a wireless LAN of a frequency hopping spread spectrum (FH-SS) type according to the present invention. . The charge pump type PLL synthesizer circuit 1 of the present invention includes a reference oscillator (RefG) 2 and a phase comparator (PD) 3,
It comprises a loop filter (LPF) 4, a voltage controlled oscillator (VCO) 5, a microcomputer (MPU) 6, a switching means (SW) 7, and an offset voltage source (vc) 8.
【0006】このPLLシンセサイザ回路1は、電圧制
御発振器5からの出力信号を位相比較器3内に内蔵され
た分周カウンタで分周した分周出力と、MPU6によっ
て与えられる目標周波数に対応して基準発振器2の発振
出力を位相比較器3内に内蔵された別の分周カウンタで
分周して生成した基準信号との位相差を位相比較器3で
検波する。そして、この検波出力をループフィルタ4に
与え上記電圧制御発振器5を制御する制御電圧を生成す
る。これを位相比較器3での位相差がなくなる迄繰り返
し、電圧制御発振器5からの出力信号を目標周波数に制
御する。マイコン6は連続探索が指定されると、基準発
振器2の発振出力を分周する分周カウンタの分周比をあ
る分周比から順次所定の周期で更新する。これにより、
電圧制御発振器5からの目標周波数が順次切り替えら
れ、連続探索が行なわれる。[0006] This PLL synthesizer circuit 1 has a voltage control.
A divided output obtained by dividing an output signal from the control oscillator 5 by a dividing counter built in the phase comparator 3 and an MPU 6
Oscillation of the reference oscillator 2 corresponding to the target frequency given by
The output is calculated by another frequency dividing counter built in the phase comparator 3.
The phase difference between the reference signal generated by dividing is detected by the phase comparator 3. The detection output is supplied to the loop filter 4 to generate a control voltage for controlling the voltage controlled oscillator 5. This is repeated until the phase difference in the phase comparator 3 disappears, and the output signal from the voltage controlled oscillator 5 is controlled to the target frequency . When the continuous search is designated, the microcomputer 6 generates a reference sound.
To update sequentially at a predetermined period an oscillation output of oscillator 2 from the frequency division ratio of Ah <br/> Ru dividing ratio of the dividing counter for dividing. This allows
The target frequency from the voltage controlled oscillator 5 is sequentially switched, and a continuous search is performed.
【0007】電圧制御発振器5からの目標周波数を順次
切り換える際、切り換えたときの電圧制御発振器5を制
御する制御電圧をループフィルタ4と電圧制御発振器5
との間に設けたスイッチング手段7によりオフセット電
圧源(vc)8からのオフセ ット電圧に切り換え、この
とき電圧制御発振器5から出力される初期出力信号の周
波数である探索開始周波数fsを図2に示すようにfm
ax〜fminの制御範囲の中央の一定周波数fcにオ
フセットする。 The target frequency from the voltage controlled oscillator 5 is sequentially
When switching, the voltage controlled oscillator 5 at the time of switching is controlled.
The control voltage controlled by the loop filter 4 and the voltage controlled oscillator 5
The switching means 7 provided between the
It switched to the offset voltage from the pressure source (vc) 8, this
Time of the initial output signal output from the voltage controlled oscillator 5
The search start frequency fs, which is the wave number, is fm as shown in FIG.
Offset to the constant frequency fc at the center of the control range from ax to fmin.
【0008】上記のオフセット周波数fcを起点に電圧
制御発振器5からの目標周波数の信号を探索し電圧制御
発振器5からの出力信号を目標周波数に同調をとること
で、制御範囲のうち信号のない半分の領域を無駄に探索
することはないから、その分の時間が短くなりロックア
ップタイムtsが短くなる。そのため実施例では、制御
範囲が100メガヘルツであっても従来のPLLシンセ
サイザ回路10で制御範囲が50メガヘルツのロックア
ップタイムtsと同等となり、100マイクロ秒以下に
することができた。The voltage starting from the offset frequency fc is
Search for signal of target frequency from controlled oscillator 5 and control voltage
Tuning the output signal from the oscillator 5 to the target frequency
Therefore, since a half area without a signal in the control range is not needlessly searched, the time corresponding to the area is shortened and the lock-up time ts is shortened. Therefore, in the embodiment, even if the control range is 100 MHz, the conventional PLL synth
Control range sizer circuit 10 becomes equal to the lock-up time ts of 50 MHz could be 100 microseconds or less.
【0009】[0009]
【発明の効果】電圧制御発振器からの目標周波数を順次
切り換える際、切り換えたときの電圧制御発振器を制御
する制御電圧をスイッチング手段によりオフセット電圧
源(vc)からのオフセット電圧に切り換え、このとき
電圧制御発振器から出力される探索開始周波数を電圧制
御発振器の発振周波数の制御範囲の中央の周波数にオフ
セットするため、中央の周波数からの位相比較動作を開
始することになり、制御範囲の両端に探索開始周波数お
よび目標周波数がある時でも従来の探索時間の半分の時
間となり、ロックアップ時間は制御範囲が100メガヘ
ルツで100マイクロ秒以下になる。According to the present invention, the target frequency from the voltage controlled oscillator is sequentially determined.
Controls the voltage-controlled oscillator when switching
Control voltage to be switched
Switch to the offset voltage from the source (vc)
The search start frequency output from the voltage controlled oscillator is
In order to offset the oscillation frequency of the control oscillator to the center frequency of the control range, the phase comparison operation is started from the center frequency.
Even when there is a target frequency, the time is half of the conventional search time, and the lock-up time is less than 100 microseconds in a control range of 100 MHz.
【図1】 本発明のPLLシンセサイザ回路の機能ブロ
ック図FIG. 1 is a functional block diagram of a PLL synthesizer circuit of the present invention.
【図2】 本発明のPLLシンセサイザ回路による電圧
制御発振器の出力パターンFIG. 2 is an output pattern of a voltage controlled oscillator based on the PLL synthesizer circuit of the present invention.
【図3】 従来のPLLシンセサイザ回路の機能ブロッ
クFIG. 3 is a functional block diagram of a conventional PLL synthesizer circuit.
【図4】 従来のPLLシンセサイザ回路による電圧制
御発振器の出力パターンFIG. 4 is an output pattern of a voltage controlled oscillator based on a conventional PLL synthesizer circuit.
1 PLLシンセサイザ回路 2 基準発振器(RefG) 3 位相比較器(P・D) 4 ループフィルタ(LPF) 5 制御電圧発振器(VCO) 6 マイコン(MPU) 7 スイッチング手段(SW) 8 オフセット電圧源(vc) Reference Signs List 1 PLL synthesizer circuit 2 Reference oscillator (RefG) 3 Phase comparator (PD) 4 Loop filter (LPF) 5 Control voltage oscillator (VCO) 6 Microcomputer (MPU) 7 Switching means (SW) 8 Offset voltage source (vc)
Claims (1)
おいて電圧制御発振器から目標周波数の信号を周波数切
り換えして出力する際、目標周波数の切り換え時の電圧
制御発振器の初期出力信号の周波数を探索開始周波数と
して、電圧制御発振器の出力信号と目標信号に対応する
基準発振器からの基準信号との位相差を位相比較器で検
波し、この検波出力を位相差がなくなるまでループフィ
ルタを介して電圧制御発振器の制御電圧として供給し、
電圧制御発振器の出力信号を目標周波数に制御する周波
数ホッピング・スペクトラム拡散方式の無線LANに使
用されるチャージポンプ方式PLLシンセサイザ回路で
あって、オフセット電圧を出力するオフセット電圧源
と、前記制御電圧を前記検波出力と前記オフセット電圧
とのどちらかに切り換えるスイッチング手段とを有し、
前記初期出力信号を出力する前記制御電圧として前記ス
イッチング手段により前記オフセット電圧を印加して前
記探索開始周波数を前記制御範囲の中央値にオフセット
することを特徴とするチャージポンプ方式PLLシンセ
サイザ回路。 1. A control range of an oscillation frequency of a voltage controlled oscillator.
Signal of the target frequency from the voltage-controlled oscillator
Output voltage when switching the target frequency
The frequency of the initial output signal of the controlled oscillator is determined as the search start frequency.
Corresponding to the output signal of the voltage controlled oscillator and the target signal.
The phase difference from the reference signal from the reference oscillator is detected by the phase comparator.
The detection output is loop-filtered until the phase difference disappears.
As a control voltage of the voltage controlled oscillator through the filter,
The frequency that controls the output signal of the voltage controlled oscillator to the target frequency
Used for several hopping spread spectrum wireless LAN
Used charge pump type PLL synthesizer circuit
Offset voltage source that outputs an offset voltage
And the control voltage is changed to the detection output and the offset voltage.
And switching means for switching to either
The switch is used as the control voltage for outputting the initial output signal.
Before applying the offset voltage by the switching means.
Offset the search start frequency to the median of the control range
Charge pump PLL synth
Sizer circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30862495A JP2929984B2 (en) | 1995-11-28 | 1995-11-28 | PLL synthesizer circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30862495A JP2929984B2 (en) | 1995-11-28 | 1995-11-28 | PLL synthesizer circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09148960A JPH09148960A (en) | 1997-06-06 |
JP2929984B2 true JP2929984B2 (en) | 1999-08-03 |
Family
ID=17983297
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30862495A Expired - Lifetime JP2929984B2 (en) | 1995-11-28 | 1995-11-28 | PLL synthesizer circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2929984B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101436979B1 (en) * | 2011-11-04 | 2014-11-03 | 브로드콤 코포레이션 | Apparatus and method for fast phase locked loop(pll) settling for cellular time-division duplex(tdd) communications systems |
-
1995
- 1995-11-28 JP JP30862495A patent/JP2929984B2/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101436979B1 (en) * | 2011-11-04 | 2014-11-03 | 브로드콤 코포레이션 | Apparatus and method for fast phase locked loop(pll) settling for cellular time-division duplex(tdd) communications systems |
Also Published As
Publication number | Publication date |
---|---|
JPH09148960A (en) | 1997-06-06 |
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