JP2929925B2 - 直交復調器 - Google Patents
直交復調器Info
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- JP2929925B2 JP2929925B2 JP5334260A JP33426093A JP2929925B2 JP 2929925 B2 JP2929925 B2 JP 2929925B2 JP 5334260 A JP5334260 A JP 5334260A JP 33426093 A JP33426093 A JP 33426093A JP 2929925 B2 JP2929925 B2 JP 2929925B2
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【0001】
【産業上の利用分野】本発明は、4相位相変調信号を復
調する直交復調器においてクロック再生回路のデジタル
化を行い、全てデジタルで構成するデジタル復調器に関
する。
調する直交復調器においてクロック再生回路のデジタル
化を行い、全てデジタルで構成するデジタル復調器に関
する。
【0002】
【従来の技術】従来の直交復調器の構成を図2に示す。
【0003】図において、従来の直交復調器は、変調波
を端子30に入力し二つに分ける分配器1と、二つの発
振出力を持ち第1の発振出力と第2の発振出力との間に
90度の位相差が存在することを特徴とする発振器4
と、前記分配器1の第1の出力周波数と前記第1の発振
出力の周波数成分との差成分を出力する第1の周波数変
換器2と、前記分配器の第2の出力周波数と前記第2の
発振出力の周波数成分との差成分を出力する第2の周波
数変換器3と、前記第1の周波数変換器2の出力をアナ
ログデジタル変換する第1のアナログデジタル変換器5
と、前記第2の周波数変換器3の出力をアナログデジタ
ル変換する第2のアナログデジタル変換器6と、前記第
1のアナログデジタル変換器5の出力と前記第2のアナ
ログデジタル変換器6の出力とをデジタル搬送波再生器
8より加えられる再生搬送波で直交復調を行い互いに直
交する第1及び第2のデジタルデータ列(P及びQ)を
出力する復調器7と、前記第1のデジタルデータ列及び
前記第2のデジタルデータ列により前記再生搬送波を出
力するデジタル搬送波再生器8と、前記第1のデジタル
データ列と前記第2のデジタルデータ列によりこれらの
デジタルデータのクロック成分を抽出するためのクロッ
クの位相誤差を検出するクロック位相誤差検出器9と、
前記クロック位相誤差検出器9の出力をデジタルアナロ
グ変換するデジタルアナログ変換器22と、前記デジタ
ルアナログ変換器22の出力信号により周波数制御され
る可変の基準信号発生器23(例えば、VCXO(電圧
制御水晶発振器)が該当する)と、前記可変の基準信号
発生器23の出力を基準クロック入力51に入力して制
御されるDDS10(Direct Digital
Synthesizer)と、前記DDS10の周波数
コントロールデータ入力52に固定のデジタルデータを
与える固定データ発生器25と、前記DDS10の出力
周波数をM/N(M,Nは1以上の整数)倍に変換し
て、前記第1及び第2のアナログデジタル変換器の標本
化周波数信号と、前記復調器7と前記デジタル搬送波再
生器8と前記クロック位相誤差検出器9のクロック信号
とを供給するクロック周波数変換器12とで構成されて
いた。本復調器のクロック再生は、前記クロック位相誤
差検出器9の出力を前記デジタルアナログ変換器22で
アナログ信号に変換し、前記デジタルアナログ変換器2
2のアナログ信号出力により前記可変の基準信号発生器
23の出力周波数を制御することにより前記DDS10
を制御していた。
を端子30に入力し二つに分ける分配器1と、二つの発
振出力を持ち第1の発振出力と第2の発振出力との間に
90度の位相差が存在することを特徴とする発振器4
と、前記分配器1の第1の出力周波数と前記第1の発振
出力の周波数成分との差成分を出力する第1の周波数変
換器2と、前記分配器の第2の出力周波数と前記第2の
発振出力の周波数成分との差成分を出力する第2の周波
数変換器3と、前記第1の周波数変換器2の出力をアナ
ログデジタル変換する第1のアナログデジタル変換器5
と、前記第2の周波数変換器3の出力をアナログデジタ
ル変換する第2のアナログデジタル変換器6と、前記第
1のアナログデジタル変換器5の出力と前記第2のアナ
ログデジタル変換器6の出力とをデジタル搬送波再生器
8より加えられる再生搬送波で直交復調を行い互いに直
交する第1及び第2のデジタルデータ列(P及びQ)を
出力する復調器7と、前記第1のデジタルデータ列及び
前記第2のデジタルデータ列により前記再生搬送波を出
力するデジタル搬送波再生器8と、前記第1のデジタル
データ列と前記第2のデジタルデータ列によりこれらの
デジタルデータのクロック成分を抽出するためのクロッ
クの位相誤差を検出するクロック位相誤差検出器9と、
前記クロック位相誤差検出器9の出力をデジタルアナロ
グ変換するデジタルアナログ変換器22と、前記デジタ
ルアナログ変換器22の出力信号により周波数制御され
る可変の基準信号発生器23(例えば、VCXO(電圧
制御水晶発振器)が該当する)と、前記可変の基準信号
発生器23の出力を基準クロック入力51に入力して制
御されるDDS10(Direct Digital
Synthesizer)と、前記DDS10の周波数
コントロールデータ入力52に固定のデジタルデータを
与える固定データ発生器25と、前記DDS10の出力
周波数をM/N(M,Nは1以上の整数)倍に変換し
て、前記第1及び第2のアナログデジタル変換器の標本
化周波数信号と、前記復調器7と前記デジタル搬送波再
生器8と前記クロック位相誤差検出器9のクロック信号
とを供給するクロック周波数変換器12とで構成されて
いた。本復調器のクロック再生は、前記クロック位相誤
差検出器9の出力を前記デジタルアナログ変換器22で
アナログ信号に変換し、前記デジタルアナログ変換器2
2のアナログ信号出力により前記可変の基準信号発生器
23の出力周波数を制御することにより前記DDS10
を制御していた。
【0004】本従来技術に関しては、特開平4−309
014号公報に記載されているが、クロック再生用にV
CXO等の高安定な基準信号発生器23を用いているた
め、アナログ回路が必要となっていた。
014号公報に記載されているが、クロック再生用にV
CXO等の高安定な基準信号発生器23を用いているた
め、アナログ回路が必要となっていた。
【0005】
【発明が解決しようとする課題】直交復調器のクロック
再生操作にアナログ回路が存在すると、回路構成が複雑
で規模が大きくなり、また回路調整が必要になるという
欠点がある。
再生操作にアナログ回路が存在すると、回路構成が複雑
で規模が大きくなり、また回路調整が必要になるという
欠点がある。
【0006】
【課題を解決するための手段】本発明の直交復調器は、
4相位相変調波を受け復調する直交復調器において、変
調信号を入力し二分配する分配器と、第1の発振出力と
前記第1の発振出力と90°の位相差を有する第2の発
振出力を送出する発振器と、前記分配器の第1の出力信
号と前記第1の発振出力との周波数変換をする第1の周
波数変換器と、前記分配器の第2の出力信号と前記第2
の発振出力との周波数変換をする第2の周波数変換器
と、前記第1の周波数変換器の出力をアナログデジタル
変換する第1のアナログデジタル変換器と、前記第2の
周波数変換器の出力をアナログデジタル変換する第2の
アナログデジタル変換器と、前記第1のアナログデジタ
ル変換器の出力と前記第2のアナログデジタル変換器の
出力とをデジタル搬送波再生器より与えられる再生搬送
波で直交復調を行い互いに直交する第1及び第2のデジ
タルデータ列を出力する復調器と、前記第1のデジタル
データ列及び前記第2のデジタルデータ列により前記再
生搬送波を出力するデジタル搬送波再生器と、前記第1
のデジタルデータ列と前記第2のデジタルデータ列によ
りこれらのデジタルデータのクロック位相誤差を検出す
るクロック位相誤差検出器と、周波数コントロール入力
端子に前記クロック位相誤差検出器の複数ビットのデジ
タル出力を入力し、基準クロック入力端子に固定周波数
の基準周波数信号を入力して再生クロックを出力するダ
イレクト・デジタル・シンセサイザ(以下DDSとす
る)と、前記DDSの出力周波数を変換して、前記第1
及び第2のアナログデジタル変換器に標本化信号、前記
復調器、前記デジタル搬送波再生器、前記クロック位相
誤差検出器にクロック信号を供給するクロック周波数変
換器と、から構成されることを特徴とする。
4相位相変調波を受け復調する直交復調器において、変
調信号を入力し二分配する分配器と、第1の発振出力と
前記第1の発振出力と90°の位相差を有する第2の発
振出力を送出する発振器と、前記分配器の第1の出力信
号と前記第1の発振出力との周波数変換をする第1の周
波数変換器と、前記分配器の第2の出力信号と前記第2
の発振出力との周波数変換をする第2の周波数変換器
と、前記第1の周波数変換器の出力をアナログデジタル
変換する第1のアナログデジタル変換器と、前記第2の
周波数変換器の出力をアナログデジタル変換する第2の
アナログデジタル変換器と、前記第1のアナログデジタ
ル変換器の出力と前記第2のアナログデジタル変換器の
出力とをデジタル搬送波再生器より与えられる再生搬送
波で直交復調を行い互いに直交する第1及び第2のデジ
タルデータ列を出力する復調器と、前記第1のデジタル
データ列及び前記第2のデジタルデータ列により前記再
生搬送波を出力するデジタル搬送波再生器と、前記第1
のデジタルデータ列と前記第2のデジタルデータ列によ
りこれらのデジタルデータのクロック位相誤差を検出す
るクロック位相誤差検出器と、周波数コントロール入力
端子に前記クロック位相誤差検出器の複数ビットのデジ
タル出力を入力し、基準クロック入力端子に固定周波数
の基準周波数信号を入力して再生クロックを出力するダ
イレクト・デジタル・シンセサイザ(以下DDSとす
る)と、前記DDSの出力周波数を変換して、前記第1
及び第2のアナログデジタル変換器に標本化信号、前記
復調器、前記デジタル搬送波再生器、前記クロック位相
誤差検出器にクロック信号を供給するクロック周波数変
換器と、から構成されることを特徴とする。
【0007】
【実施例】図1は本発明実施例の構成を示すブロック図
である。
である。
【0008】入力した変調波は分配器1により第1の周
波数変換器2と第2の周波数変換器3に分配され、発振
器4からの位相差が90度の二つの発振出力により、第
1の周波数変換器2と第2の周波数変換器3は分配器1
の出力と発振器4からの発振出力の周波数の差成分を出
力する。第1の周波数変換器2と第2の周波数変換器3
の変換出力は第1のアナログデジタル変換器5及び第2
のアナログデジタル変換器6でデジタル信号に変換され
る。第1のアナログデジタル変換器5と第2のアナログ
デジタル変換器6のデジタル信号出力は復調器7でデジ
タル搬送波再生器8の再生搬送波により復調される。復
調器7の復調出力のデジタルデータ列はP出力、Q出力
となる。またその二つの直交するデジタルデータ列はデ
ジタル搬送波再生器8とクロック位相誤差検出器9に送
られる。デジタル搬送波再生器8はデジタルデータ列に
より再生搬送波を出力する。クロック位相誤差検出器9
はデジタルデータ列によりクロックの位相誤差を検出し
複数ビットのデジタル信号によりDDS10の周波数コ
ントロール入力52に入力し、再生クロックを出力させ
る。基準信号発生器11はDDS10の基準クロック入
力51に入力し固定の基準信号を与える。この結果、従
来必要であったクロック位相誤差検出器の出力のデジタ
ルアナログ変換器及び基準信号発生器を用いることなく
DDS10を動作できる。DDS10の出力はクロック
周波数変換器12でM/N(M,Nは1以上の整数)に
変換され第1のアナログデジタル変換器5と第2のアナ
ログデジタル変換器6と復調器7とデジタル搬送波再生
器8とクロック位相誤差検出器9に供給される。
波数変換器2と第2の周波数変換器3に分配され、発振
器4からの位相差が90度の二つの発振出力により、第
1の周波数変換器2と第2の周波数変換器3は分配器1
の出力と発振器4からの発振出力の周波数の差成分を出
力する。第1の周波数変換器2と第2の周波数変換器3
の変換出力は第1のアナログデジタル変換器5及び第2
のアナログデジタル変換器6でデジタル信号に変換され
る。第1のアナログデジタル変換器5と第2のアナログ
デジタル変換器6のデジタル信号出力は復調器7でデジ
タル搬送波再生器8の再生搬送波により復調される。復
調器7の復調出力のデジタルデータ列はP出力、Q出力
となる。またその二つの直交するデジタルデータ列はデ
ジタル搬送波再生器8とクロック位相誤差検出器9に送
られる。デジタル搬送波再生器8はデジタルデータ列に
より再生搬送波を出力する。クロック位相誤差検出器9
はデジタルデータ列によりクロックの位相誤差を検出し
複数ビットのデジタル信号によりDDS10の周波数コ
ントロール入力52に入力し、再生クロックを出力させ
る。基準信号発生器11はDDS10の基準クロック入
力51に入力し固定の基準信号を与える。この結果、従
来必要であったクロック位相誤差検出器の出力のデジタ
ルアナログ変換器及び基準信号発生器を用いることなく
DDS10を動作できる。DDS10の出力はクロック
周波数変換器12でM/N(M,Nは1以上の整数)に
変換され第1のアナログデジタル変換器5と第2のアナ
ログデジタル変換器6と復調器7とデジタル搬送波再生
器8とクロック位相誤差検出器9に供給される。
【0009】
【発明の効果】以上説明したように、本発明により以下
のような効果が得られる。
のような効果が得られる。
【0010】1 規模が大きく複雑なアナログ回路がデ
ジタル回路に置き代わるので回路の簡素化、装置の小型
化が図れる。
ジタル回路に置き代わるので回路の簡素化、装置の小型
化が図れる。
【0011】 2 アナログ回路で必要だった調整が無
くなり製造時のローコスト化が図れる。 3 クロック
再生回路にDDSを用いているため変調クロック周波数
の変更に対して何ら調整等を要せず自動的にクロック再
生できる。
くなり製造時のローコスト化が図れる。 3 クロック
再生回路にDDSを用いているため変調クロック周波数
の変更に対して何ら調整等を要せず自動的にクロック再
生できる。
【図1】本発明の実施例を示すブロック図である。
【図2】従来例を示すブロック図である。
1 分配器 2 第1の周波数変換器 3 第2の周波数変換器 4 発振器 5 第1のアナログデジタル変換器 6 第2のアナログデジタル変換器 7 復調器 8 デジタル搬送波再生器 9 クロック位相誤差検出器 10 DDS 11 固定の基準信号発生器 12 クロック周波数変換器 22 デジタルアナログ変換器 23 可変の基準信号発生器 25 固定デジタルデータ出力部
Claims (1)
- 【請求項1】 4相位相変調波を受け復調する直交復調
器において、 変調信号を入力し二分配する分配器と、 第1の発振出力と前記第1の発振出力と90°の位相差
を有する第2の発振出力を送出する発振器と、 前記分配器の第1の出力信号と前記第1の発振出力との
周波数変換をする第1の周波数変換器と、 前記分配器の第2の出力信号と前記第2の発振出力との
周波数変換をする第2の周波数変換器と、 前記第1の周波数変換器の出力をアナログデジタル変換
する第1のアナログデジタル変換器と、 前記第2の周波数変換器の出力をアナログデジタル変換
する第2のアナログデジタル変換器と、 前記第1のアナログデジタル変換器の出力と前記第2の
アナログデジタル変換器の出力とをデジタル搬送波再生
器より与えられる再生搬送波で直交復調を行い互いに直
交する第1及び第2のデジタルデータ列を出力する復調
器と、 前記第1のデジタルデータ列及び前記第2のデジタルデ
ータ列により前記再生搬送波を出力するデジタル搬送波
再生器と、 前記第1のデジタルデータ列と前記第2のデジタルデー
タ列によりこれらのデジタルデータのクロック位相誤差
を検出するクロック位相誤差検出器と、周波数コントロール入力端子に前記クロック位相誤差検
出器の複数ビットのデジタル出力を入力し、基準クロッ
ク入力端子に固定周波数の基準周波数信号を入力して再
生クロックを出力するダイレクト・デジタル・シンセサ
イザ(以下DDSとする)と 、 前記DDSの出力周波数を変換して、前記第1及び第2
のアナログデジタル変換器に標本化信号、前記復調器、
前記デジタル搬送波再生器、前記クロック位相誤差検出
器にクロック信号を供給するクロック周波数変換器と、 から構成されることを特徴とする直交復調器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5334260A JP2929925B2 (ja) | 1993-12-28 | 1993-12-28 | 直交復調器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5334260A JP2929925B2 (ja) | 1993-12-28 | 1993-12-28 | 直交復調器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07202965A JPH07202965A (ja) | 1995-08-04 |
JP2929925B2 true JP2929925B2 (ja) | 1999-08-03 |
Family
ID=18275356
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5334260A Expired - Fee Related JP2929925B2 (ja) | 1993-12-28 | 1993-12-28 | 直交復調器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2929925B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE989706T1 (de) * | 1997-06-13 | 2000-10-05 | Kabushiki Kaisha Kenwood, Tokio/Tokyo | Schaltung zur taktwiederherstellung |
JP4838339B2 (ja) * | 2009-09-16 | 2011-12-14 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 直交変調器または直交復調器においてiデータクロックとqデータクロックとの位相ずれを検出して位相を合わせる方法 |
-
1993
- 1993-12-28 JP JP5334260A patent/JP2929925B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH07202965A (ja) | 1995-08-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990420 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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