JP2929925B2 - 直交復調器 - Google Patents
直交復調器Info
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- JP2929925B2 JP2929925B2 JP5334260A JP33426093A JP2929925B2 JP 2929925 B2 JP2929925 B2 JP 2929925B2 JP 5334260 A JP5334260 A JP 5334260A JP 33426093 A JP33426093 A JP 33426093A JP 2929925 B2 JP2929925 B2 JP 2929925B2
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、４相位相変調信号を復
調する直交復調器においてクロック再生回路のデジタル
化を行い、全てデジタルで構成するデジタル復調器に関
する。
調する直交復調器においてクロック再生回路のデジタル
化を行い、全てデジタルで構成するデジタル復調器に関
する。
【０００２】
【従来の技術】従来の直交復調器の構成を図２に示す。
【０００３】図において、従来の直交復調器は、変調波
を端子３０に入力し二つに分ける分配器１と、二つの発
振出力を持ち第１の発振出力と第２の発振出力との間に
９０度の位相差が存在することを特徴とする発振器４
と、前記分配器１の第１の出力周波数と前記第１の発振
出力の周波数成分との差成分を出力する第１の周波数変
換器２と、前記分配器の第２の出力周波数と前記第２の
発振出力の周波数成分との差成分を出力する第２の周波
数変換器３と、前記第１の周波数変換器２の出力をアナ
ログデジタル変換する第１のアナログデジタル変換器５
と、前記第２の周波数変換器３の出力をアナログデジタ
ル変換する第２のアナログデジタル変換器６と、前記第
１のアナログデジタル変換器５の出力と前記第２のアナ
ログデジタル変換器６の出力とをデジタル搬送波再生器
８より加えられる再生搬送波で直交復調を行い互いに直
交する第１及び第２のデジタルデータ列（Ｐ及びＱ）を
出力する復調器７と、前記第１のデジタルデータ列及び
前記第２のデジタルデータ列により前記再生搬送波を出
力するデジタル搬送波再生器８と、前記第１のデジタル
データ列と前記第２のデジタルデータ列によりこれらの
デジタルデータのクロック成分を抽出するためのクロッ
クの位相誤差を検出するクロック位相誤差検出器９と、
前記クロック位相誤差検出器９の出力をデジタルアナロ
グ変換するデジタルアナログ変換器２２と、前記デジタ
ルアナログ変換器２２の出力信号により周波数制御され
る可変の基準信号発生器２３（例えば、ＶＣＸＯ（電圧
制御水晶発振器）が該当する）と、前記可変の基準信号
発生器２３の出力を基準クロック入力５１に入力して制
御されるＤＤＳ１０（Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ
Ｓｙｎｔｈｅｓｉｚｅｒ）と、前記ＤＤＳ１０の周波数
コントロールデータ入力５２に固定のデジタルデータを
与える固定データ発生器２５と、前記ＤＤＳ１０の出力
周波数をＭ／Ｎ（Ｍ，Ｎは１以上の整数）倍に変換し
て、前記第１及び第２のアナログデジタル変換器の標本
化周波数信号と、前記復調器７と前記デジタル搬送波再
生器８と前記クロック位相誤差検出器９のクロック信号
とを供給するクロック周波数変換器１２とで構成されて
いた。本復調器のクロック再生は、前記クロック位相誤
差検出器９の出力を前記デジタルアナログ変換器２２で
アナログ信号に変換し、前記デジタルアナログ変換器２
２のアナログ信号出力により前記可変の基準信号発生器
２３の出力周波数を制御することにより前記ＤＤＳ１０
を制御していた。
を端子３０に入力し二つに分ける分配器１と、二つの発
振出力を持ち第１の発振出力と第２の発振出力との間に
９０度の位相差が存在することを特徴とする発振器４
と、前記分配器１の第１の出力周波数と前記第１の発振
出力の周波数成分との差成分を出力する第１の周波数変
換器２と、前記分配器の第２の出力周波数と前記第２の
発振出力の周波数成分との差成分を出力する第２の周波
数変換器３と、前記第１の周波数変換器２の出力をアナ
ログデジタル変換する第１のアナログデジタル変換器５
と、前記第２の周波数変換器３の出力をアナログデジタ
ル変換する第２のアナログデジタル変換器６と、前記第
１のアナログデジタル変換器５の出力と前記第２のアナ
ログデジタル変換器６の出力とをデジタル搬送波再生器
８より加えられる再生搬送波で直交復調を行い互いに直
交する第１及び第２のデジタルデータ列（Ｐ及びＱ）を
出力する復調器７と、前記第１のデジタルデータ列及び
前記第２のデジタルデータ列により前記再生搬送波を出
力するデジタル搬送波再生器８と、前記第１のデジタル
データ列と前記第２のデジタルデータ列によりこれらの
デジタルデータのクロック成分を抽出するためのクロッ
クの位相誤差を検出するクロック位相誤差検出器９と、
前記クロック位相誤差検出器９の出力をデジタルアナロ
グ変換するデジタルアナログ変換器２２と、前記デジタ
ルアナログ変換器２２の出力信号により周波数制御され
る可変の基準信号発生器２３（例えば、ＶＣＸＯ（電圧
制御水晶発振器）が該当する）と、前記可変の基準信号
発生器２３の出力を基準クロック入力５１に入力して制
御されるＤＤＳ１０（Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ
Ｓｙｎｔｈｅｓｉｚｅｒ）と、前記ＤＤＳ１０の周波数
コントロールデータ入力５２に固定のデジタルデータを
与える固定データ発生器２５と、前記ＤＤＳ１０の出力
周波数をＭ／Ｎ（Ｍ，Ｎは１以上の整数）倍に変換し
て、前記第１及び第２のアナログデジタル変換器の標本
化周波数信号と、前記復調器７と前記デジタル搬送波再
生器８と前記クロック位相誤差検出器９のクロック信号
とを供給するクロック周波数変換器１２とで構成されて
いた。本復調器のクロック再生は、前記クロック位相誤
差検出器９の出力を前記デジタルアナログ変換器２２で
アナログ信号に変換し、前記デジタルアナログ変換器２
２のアナログ信号出力により前記可変の基準信号発生器
２３の出力周波数を制御することにより前記ＤＤＳ１０
を制御していた。
【０００４】本従来技術に関しては、特開平４−３０９
０１４号公報に記載されているが、クロック再生用にＶ
ＣＸＯ等の高安定な基準信号発生器２３を用いているた
め、アナログ回路が必要となっていた。
０１４号公報に記載されているが、クロック再生用にＶ
ＣＸＯ等の高安定な基準信号発生器２３を用いているた
め、アナログ回路が必要となっていた。
【０００５】
【発明が解決しようとする課題】直交復調器のクロック
再生操作にアナログ回路が存在すると、回路構成が複雑
で規模が大きくなり、また回路調整が必要になるという
欠点がある。
再生操作にアナログ回路が存在すると、回路構成が複雑
で規模が大きくなり、また回路調整が必要になるという
欠点がある。
【０００６】
【課題を解決するための手段】本発明の直交復調器は、
４相位相変調波を受け復調する直交復調器において、変
調信号を入力し二分配する分配器と、第１の発振出力と
前記第１の発振出力と９０°の位相差を有する第２の発
振出力を送出する発振器と、前記分配器の第１の出力信
号と前記第１の発振出力との周波数変換をする第１の周
波数変換器と、前記分配器の第２の出力信号と前記第２
の発振出力との周波数変換をする第２の周波数変換器
と、前記第１の周波数変換器の出力をアナログデジタル
変換する第１のアナログデジタル変換器と、前記第２の
周波数変換器の出力をアナログデジタル変換する第２の
アナログデジタル変換器と、前記第１のアナログデジタ
ル変換器の出力と前記第２のアナログデジタル変換器の
出力とをデジタル搬送波再生器より与えられる再生搬送
波で直交復調を行い互いに直交する第１及び第２のデジ
タルデータ列を出力する復調器と、前記第１のデジタル
データ列及び前記第２のデジタルデータ列により前記再
生搬送波を出力するデジタル搬送波再生器と、前記第１
のデジタルデータ列と前記第２のデジタルデータ列によ
りこれらのデジタルデータのクロック位相誤差を検出す
るクロック位相誤差検出器と、周波数コントロール入力
端子に前記クロック位相誤差検出器の複数ビットのデジ
タル出力を入力し、基準クロック入力端子に固定周波数
の基準周波数信号を入力して再生クロックを出力するダ
イレクト・デジタル・シンセサイザ（以下ＤＤＳとす
る）と、前記ＤＤＳの出力周波数を変換して、前記第１
及び第２のアナログデジタル変換器に標本化信号、前記
復調器、前記デジタル搬送波再生器、前記クロック位相
誤差検出器にクロック信号を供給するクロック周波数変
換器と、から構成されることを特徴とする。
４相位相変調波を受け復調する直交復調器において、変
調信号を入力し二分配する分配器と、第１の発振出力と
前記第１の発振出力と９０°の位相差を有する第２の発
振出力を送出する発振器と、前記分配器の第１の出力信
号と前記第１の発振出力との周波数変換をする第１の周
波数変換器と、前記分配器の第２の出力信号と前記第２
の発振出力との周波数変換をする第２の周波数変換器
と、前記第１の周波数変換器の出力をアナログデジタル
変換する第１のアナログデジタル変換器と、前記第２の
周波数変換器の出力をアナログデジタル変換する第２の
アナログデジタル変換器と、前記第１のアナログデジタ
ル変換器の出力と前記第２のアナログデジタル変換器の
出力とをデジタル搬送波再生器より与えられる再生搬送
波で直交復調を行い互いに直交する第１及び第２のデジ
タルデータ列を出力する復調器と、前記第１のデジタル
データ列及び前記第２のデジタルデータ列により前記再
生搬送波を出力するデジタル搬送波再生器と、前記第１
のデジタルデータ列と前記第２のデジタルデータ列によ
りこれらのデジタルデータのクロック位相誤差を検出す
るクロック位相誤差検出器と、周波数コントロール入力
端子に前記クロック位相誤差検出器の複数ビットのデジ
タル出力を入力し、基準クロック入力端子に固定周波数
の基準周波数信号を入力して再生クロックを出力するダ
イレクト・デジタル・シンセサイザ（以下ＤＤＳとす
る）と、前記ＤＤＳの出力周波数を変換して、前記第１
及び第２のアナログデジタル変換器に標本化信号、前記
復調器、前記デジタル搬送波再生器、前記クロック位相
誤差検出器にクロック信号を供給するクロック周波数変
換器と、から構成されることを特徴とする。
【０００７】
【実施例】図１は本発明実施例の構成を示すブロック図
である。
である。
【０００８】入力した変調波は分配器１により第１の周
波数変換器２と第２の周波数変換器３に分配され、発振
器４からの位相差が９０度の二つの発振出力により、第
１の周波数変換器２と第２の周波数変換器３は分配器１
の出力と発振器４からの発振出力の周波数の差成分を出
力する。第１の周波数変換器２と第２の周波数変換器３
の変換出力は第１のアナログデジタル変換器５及び第２
のアナログデジタル変換器６でデジタル信号に変換され
る。第１のアナログデジタル変換器５と第２のアナログ
デジタル変換器６のデジタル信号出力は復調器７でデジ
タル搬送波再生器８の再生搬送波により復調される。復
調器７の復調出力のデジタルデータ列はＰ出力、Ｑ出力
となる。またその二つの直交するデジタルデータ列はデ
ジタル搬送波再生器８とクロック位相誤差検出器９に送
られる。デジタル搬送波再生器８はデジタルデータ列に
より再生搬送波を出力する。クロック位相誤差検出器９
はデジタルデータ列によりクロックの位相誤差を検出し
複数ビットのデジタル信号によりＤＤＳ１０の周波数コ
ントロール入力５２に入力し、再生クロックを出力させ
る。基準信号発生器１１はＤＤＳ１０の基準クロック入
力５１に入力し固定の基準信号を与える。この結果、従
来必要であったクロック位相誤差検出器の出力のデジタ
ルアナログ変換器及び基準信号発生器を用いることなく
ＤＤＳ１０を動作できる。ＤＤＳ１０の出力はクロック
周波数変換器１２でＭ／Ｎ（Ｍ，Ｎは１以上の整数）に
変換され第１のアナログデジタル変換器５と第２のアナ
ログデジタル変換器６と復調器７とデジタル搬送波再生
器８とクロック位相誤差検出器９に供給される。
波数変換器２と第２の周波数変換器３に分配され、発振
器４からの位相差が９０度の二つの発振出力により、第
１の周波数変換器２と第２の周波数変換器３は分配器１
の出力と発振器４からの発振出力の周波数の差成分を出
力する。第１の周波数変換器２と第２の周波数変換器３
の変換出力は第１のアナログデジタル変換器５及び第２
のアナログデジタル変換器６でデジタル信号に変換され
る。第１のアナログデジタル変換器５と第２のアナログ
デジタル変換器６のデジタル信号出力は復調器７でデジ
タル搬送波再生器８の再生搬送波により復調される。復
調器７の復調出力のデジタルデータ列はＰ出力、Ｑ出力
となる。またその二つの直交するデジタルデータ列はデ
ジタル搬送波再生器８とクロック位相誤差検出器９に送
られる。デジタル搬送波再生器８はデジタルデータ列に
より再生搬送波を出力する。クロック位相誤差検出器９
はデジタルデータ列によりクロックの位相誤差を検出し
複数ビットのデジタル信号によりＤＤＳ１０の周波数コ
ントロール入力５２に入力し、再生クロックを出力させ
る。基準信号発生器１１はＤＤＳ１０の基準クロック入
力５１に入力し固定の基準信号を与える。この結果、従
来必要であったクロック位相誤差検出器の出力のデジタ
ルアナログ変換器及び基準信号発生器を用いることなく
ＤＤＳ１０を動作できる。ＤＤＳ１０の出力はクロック
周波数変換器１２でＭ／Ｎ（Ｍ，Ｎは１以上の整数）に
変換され第１のアナログデジタル変換器５と第２のアナ
ログデジタル変換器６と復調器７とデジタル搬送波再生
器８とクロック位相誤差検出器９に供給される。
【０００９】
【発明の効果】以上説明したように、本発明により以下
のような効果が得られる。
のような効果が得られる。
【００１０】１ 規模が大きく複雑なアナログ回路がデ
ジタル回路に置き代わるので回路の簡素化、装置の小型
化が図れる。
ジタル回路に置き代わるので回路の簡素化、装置の小型
化が図れる。
【００１１】 ２ アナログ回路で必要だった調整が無
くなり製造時のローコスト化が図れる。 ３ クロック
再生回路にＤＤＳを用いているため変調クロック周波数
の変更に対して何ら調整等を要せず自動的にクロック再
生できる。
くなり製造時のローコスト化が図れる。 ３ クロック
再生回路にＤＤＳを用いているため変調クロック周波数
の変更に対して何ら調整等を要せず自動的にクロック再
生できる。
【図１】本発明の実施例を示すブロック図である。
【図２】従来例を示すブロック図である。
１ 分配器 ２ 第１の周波数変換器 ３ 第２の周波数変換器 ４ 発振器 ５ 第１のアナログデジタル変換器 ６ 第２のアナログデジタル変換器 ７ 復調器 ８ デジタル搬送波再生器 ９ クロック位相誤差検出器 １０ ＤＤＳ １１ 固定の基準信号発生器 １２ クロック周波数変換器 ２２ デジタルアナログ変換器 ２３ 可変の基準信号発生器 ２５ 固定デジタルデータ出力部
Claims (1)
- 【請求項１】 ４相位相変調波を受け復調する直交復調
器において、 変調信号を入力し二分配する分配器と、 第１の発振出力と前記第１の発振出力と９０°の位相差
を有する第２の発振出力を送出する発振器と、 前記分配器の第１の出力信号と前記第１の発振出力との
周波数変換をする第１の周波数変換器と、 前記分配器の第２の出力信号と前記第２の発振出力との
周波数変換をする第２の周波数変換器と、 前記第１の周波数変換器の出力をアナログデジタル変換
する第１のアナログデジタル変換器と、 前記第２の周波数変換器の出力をアナログデジタル変換
する第２のアナログデジタル変換器と、 前記第１のアナログデジタル変換器の出力と前記第２の
アナログデジタル変換器の出力とをデジタル搬送波再生
器より与えられる再生搬送波で直交復調を行い互いに直
交する第１及び第２のデジタルデータ列を出力する復調
器と、 前記第１のデジタルデータ列及び前記第２のデジタルデ
ータ列により前記再生搬送波を出力するデジタル搬送波
再生器と、 前記第１のデジタルデータ列と前記第２のデジタルデー
タ列によりこれらのデジタルデータのクロック位相誤差
を検出するクロック位相誤差検出器と、周波数コントロール入力端子に前記クロック位相誤差検
出器の複数ビットのデジタル出力を入力し、基準クロッ
ク入力端子に固定周波数の基準周波数信号を入力して再
生クロックを出力するダイレクト・デジタル・シンセサ
イザ（以下ＤＤＳとする）と 、 前記ＤＤＳの出力周波数を変換して、前記第１及び第２
のアナログデジタル変換器に標本化信号、前記復調器、
前記デジタル搬送波再生器、前記クロック位相誤差検出
器にクロック信号を供給するクロック周波数変換器と、 から構成されることを特徴とする直交復調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5334260A JP2929925B2 (ja) | 1993-12-28 | 1993-12-28 | 直交復調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5334260A JP2929925B2 (ja) | 1993-12-28 | 1993-12-28 | 直交復調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202965A JPH07202965A (ja) | 1995-08-04 |
| JP2929925B2 true JP2929925B2 (ja) | 1999-08-03 |
Family
ID=18275356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5334260A Expired - Fee Related JP2929925B2 (ja) | 1993-12-28 | 1993-12-28 | 直交復調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2929925B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE989706T1 (de) * | 1997-06-13 | 2000-10-05 | Kabushiki Kaisha Kenwood, Tokio/Tokyo | Schaltung zur taktwiederherstellung |
| JP4838339B2 (ja) * | 2009-09-16 | 2011-12-14 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 直交変調器または直交復調器においてｉデータクロックとｑデータクロックとの位相ずれを検出して位相を合わせる方法 |
-
1993
- 1993-12-28 JP JP5334260A patent/JP2929925B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07202965A (ja) | 1995-08-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990420 |
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