JP2927734B2 - 低損失出力回路 - Google Patents
低損失出力回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、低損失出力回路に
関し、より詳しくは、マグアンプ（磁気増幅器）を使用
した低損失出力回路に関する。
関し、より詳しくは、マグアンプ（磁気増幅器）を使用
した低損失出力回路に関する。
【０００２】
【従来の技術】従来の低損失出力回路の一例を図１０を
参照して説明する。
参照して説明する。
【０００３】同図に示す低損失出力回路は、トランスＴ
の二次巻線Ｎ2 にマグアンプＭＡと整流側ダイオード及
びフライホイール側ダイオードとして機能する２個のシ
ョットキーバリアダイオード（ＳＢＤ）Ｄ0 とを接続
し、さらにフライホイールダイオードＤF 、平滑コイル
Ｌ、平滑コンデンサＣを接続して、図示しない直流電源
からの直流電圧をトランスＴの一次側にスイッチング状
態で入力して、前記トランスＴの二次巻線Ｎ2 に矩形波
状の二次巻線電圧を誘起し、この二次巻線電圧を、マグ
アンプＭＡの磁気飽和特性を利用し、さらにショットキ
ーバリアダイオードＤ0 の整流特性を利用して整流する
とともに、平滑コイルＬ及び平滑コンデンサＣにより平
滑して出力端子１１、１２間に所定の直流電圧を出力す
るものである。
の二次巻線Ｎ2 にマグアンプＭＡと整流側ダイオード及
びフライホイール側ダイオードとして機能する２個のシ
ョットキーバリアダイオード（ＳＢＤ）Ｄ0 とを接続
し、さらにフライホイールダイオードＤF 、平滑コイル
Ｌ、平滑コンデンサＣを接続して、図示しない直流電源
からの直流電圧をトランスＴの一次側にスイッチング状
態で入力して、前記トランスＴの二次巻線Ｎ2 に矩形波
状の二次巻線電圧を誘起し、この二次巻線電圧を、マグ
アンプＭＡの磁気飽和特性を利用し、さらにショットキ
ーバリアダイオードＤ0 の整流特性を利用して整流する
とともに、平滑コイルＬ及び平滑コンデンサＣにより平
滑して出力端子１１、１２間に所定の直流電圧を出力す
るものである。
【０００４】また、従来の低損失出力回路の他例とし
て、図１１に示すような同期整流方式に構成したものも
知られている。
て、図１１に示すような同期整流方式に構成したものも
知られている。
【０００５】図１１に示す低損失出力回路は、図１０に
示す２個のショットキーバリアダイオードＤ0 に代え
て、ＭＯＳ−ＦＥＴＱ1 、Ｑ2 を使用するとともに、こ
のＭＯＳ−ＦＥＴＱ1 、Ｑ2 の各ゲート、ソース間に前
記トランスＴの二次側に設けた補助巻線Ｎ3 、Ｎ4 から
の駆動電圧を供給する構成としている。また、ＭＯＳ−
ＦＥＴＱ1 、Ｑ2 の各ドレイン、ソース間には、各々ボ
ディダイオードＤF を接続している。
示す２個のショットキーバリアダイオードＤ0 に代え
て、ＭＯＳ−ＦＥＴＱ1 、Ｑ2 を使用するとともに、こ
のＭＯＳ−ＦＥＴＱ1 、Ｑ2 の各ゲート、ソース間に前
記トランスＴの二次側に設けた補助巻線Ｎ3 、Ｎ4 から
の駆動電圧を供給する構成としている。また、ＭＯＳ−
ＦＥＴＱ1 、Ｑ2 の各ドレイン、ソース間には、各々ボ
ディダイオードＤF を接続している。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来の各低損失出力回路の場合、以下に述べるような
課題がある。
た従来の各低損失出力回路の場合、以下に述べるような
課題がある。
【０００７】即ち、図１０に示す低損失出力回路の場
合、大電流出力用や、低電圧出力用に設計した場合、相
対的にショットキーバリアダイオードＤ0 に印加される
電圧が例えば図２に本発明の実施の形態と対比して示す
ように０．４Ｖ程度となり、電力損失が大きくなってし
まう。
合、大電流出力用や、低電圧出力用に設計した場合、相
対的にショットキーバリアダイオードＤ0 に印加される
電圧が例えば図２に本発明の実施の形態と対比して示す
ように０．４Ｖ程度となり、電力損失が大きくなってし
まう。
【０００８】また、図１１に示す低損失出力回路の場
合、ＭＯＳ−ＦＥＴＱ2 のゲート信号が無くなり、この
ＭＯＳ−ＦＥＴＱ2 のオン時の損失を増大させてしま
う。即ち、図２に本発明の実施の形態と対比して示すよ
うにフライホイール側の電圧は、このＭＯＳ−ＦＥＴＱ
2 のオン時の抵抗と出力電流との積で定まり、例えば
０．２Ｖ程度と低くなり図１０に示す低損失出力回路に
比べ電力損失の低減を図れるが、ＭＯＳ−ＦＥＴＱ2 の
ゲート信号が無くなった場合には、フライホイール側の
ＭＯＳ−ＦＥＴＱ2 がオンとならず、このとき、ボディ
ダイオードＤF に印加される電圧は０．７Ｖ程度となる
ために、フライホイール側の電力損失低減効果を薄めて
しまい、総合的な損失低減にはならないことになる。
合、ＭＯＳ−ＦＥＴＱ2 のゲート信号が無くなり、この
ＭＯＳ−ＦＥＴＱ2 のオン時の損失を増大させてしま
う。即ち、図２に本発明の実施の形態と対比して示すよ
うにフライホイール側の電圧は、このＭＯＳ−ＦＥＴＱ
2 のオン時の抵抗と出力電流との積で定まり、例えば
０．２Ｖ程度と低くなり図１０に示す低損失出力回路に
比べ電力損失の低減を図れるが、ＭＯＳ−ＦＥＴＱ2 の
ゲート信号が無くなった場合には、フライホイール側の
ＭＯＳ−ＦＥＴＱ2 がオンとならず、このとき、ボディ
ダイオードＤF に印加される電圧は０．７Ｖ程度となる
ために、フライホイール側の電力損失低減効果を薄めて
しまい、総合的な損失低減にはならないことになる。
【０００９】このようなボディダイオードＤF に生じる
電力損失は、整流側では電流が零から立ち上がるのでさ
ほど問題ではないが、フライホイール側では電流がピー
ク値にいきなり立ち上がるので、その影響が顕著であ
る。
電力損失は、整流側では電流が零から立ち上がるのでさ
ほど問題ではないが、フライホイール側では電流がピー
ク値にいきなり立ち上がるので、その影響が顕著であ
る。
【００１０】また、フライホイール側のＭＯＳ−ＦＥＴ
Ｑ2 のオフ時にゲート信号の供給タイミングが遅れる
と、整流側のＭＯＳ−ＦＥＴＱ1 はすでにオンしている
ので、両ＭＯＳ−ＦＥＴＱ1 、Ｑ2 に短絡電流が流れ、
非常に危険な状態を招く。また、ＭＯＳ−ＦＥＴＱ1 、
Ｑ2 のボディダイオードＤF は一般的にスイッチング速
度は遅く、仮にゲート信号の供給タイミングに遅れが無
くてもフライホイール側のボディダイオードＤF の蓄積
時間の間に整流側のＭＯＳ−ＦＥＴＱ1 がオンすると、
上述した場合と同様短絡電流が流れてしまう。
Ｑ2 のオフ時にゲート信号の供給タイミングが遅れる
と、整流側のＭＯＳ−ＦＥＴＱ1 はすでにオンしている
ので、両ＭＯＳ−ＦＥＴＱ1 、Ｑ2 に短絡電流が流れ、
非常に危険な状態を招く。また、ＭＯＳ−ＦＥＴＱ1 、
Ｑ2 のボディダイオードＤF は一般的にスイッチング速
度は遅く、仮にゲート信号の供給タイミングに遅れが無
くてもフライホイール側のボディダイオードＤF の蓄積
時間の間に整流側のＭＯＳ−ＦＥＴＱ1 がオンすると、
上述した場合と同様短絡電流が流れてしまう。
【００１１】本発明は、上記事情に鑑みてなされたもの
であり、電力損失を低減でき、また、整流側からフライ
ホイール側に流れる短絡電流を抑えることができる低損
失出力回路を提供することを目的とする。
であり、電力損失を低減でき、また、整流側からフライ
ホイール側に流れる短絡電流を抑えることができる低損
失出力回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明に係る低損失出力
回路は、矩形波の交流電圧を出力するトランスの二次巻
線に接続したマグアンプと、整流側及びフライホイール
側のＭＯＳ−ＦＥＴを用いた整流素子と、これら整流素
子の整流出力を平滑して直流出力電圧を得る平滑用チョ
ークコイルとを有する低損失出力回路において、前記フ
ライホイール側の整流素子の駆動信号を平滑用チョーク
コイルにより供給するように構成したことを特徴とする
ものである。
回路は、矩形波の交流電圧を出力するトランスの二次巻
線に接続したマグアンプと、整流側及びフライホイール
側のＭＯＳ−ＦＥＴを用いた整流素子と、これら整流素
子の整流出力を平滑して直流出力電圧を得る平滑用チョ
ークコイルとを有する低損失出力回路において、前記フ
ライホイール側の整流素子の駆動信号を平滑用チョーク
コイルにより供給するように構成したことを特徴とする
ものである。
【００１３】この構成によれば、ＭＯＳ−ＦＥＴを用い
た整流素子の整流出力を平滑する平滑用チョークコイル
から前記フライホイール側の整流素子に駆動信号を供給
してこのフライホイール側のＭＯＳ−ＦＥＴをオンする
ものである。従って、トランスの二次巻線の極性反転
後、マグアンプが被制御時間経過して飽和するまで平滑
用チョークコイルからの電圧が駆動信号としてフライホ
イール側のＭＯＳ−ＦＥＴに供給され、このＭＯＳ−Ｆ
ＥＴをオンさせることができて、フライホイール側の電
力損失が低減され、総合的な損失低減効果を発揮でき
る。
た整流素子の整流出力を平滑する平滑用チョークコイル
から前記フライホイール側の整流素子に駆動信号を供給
してこのフライホイール側のＭＯＳ−ＦＥＴをオンする
ものである。従って、トランスの二次巻線の極性反転
後、マグアンプが被制御時間経過して飽和するまで平滑
用チョークコイルからの電圧が駆動信号としてフライホ
イール側のＭＯＳ−ＦＥＴに供給され、このＭＯＳ−Ｆ
ＥＴをオンさせることができて、フライホイール側の電
力損失が低減され、総合的な損失低減効果を発揮でき
る。
【００１４】また、本発明によれば、上述した構成に加
えて、短絡電流抑制回路を備え、この短絡電流抑制回路
の過飽和リアクトル、コンデンサ、フライホイール側の
ＭＯＳ−ＦＥＴのゲート、ソース間に閉ループを形成し
て、フライホイール側の電流の流れ始めに過飽和リアク
トルにより検出される逆極性の電圧により前記ＭＯＳ−
ＦＥＴのゲート、ソース間のチャージを加速し、反対に
フライホイール側の電流の流れ終わりに過飽和リアクト
ルにより検出される逆極性の電圧により前記ＭＯＳ−Ｆ
ＥＴのゲート、ソース間のディスチャージを加速するよ
うに構成したので、前記両ＭＯＳ−ＦＥＴが同時にオン
した際の短絡電流を抑制することができ、安全性を高め
ることができる。
えて、短絡電流抑制回路を備え、この短絡電流抑制回路
の過飽和リアクトル、コンデンサ、フライホイール側の
ＭＯＳ−ＦＥＴのゲート、ソース間に閉ループを形成し
て、フライホイール側の電流の流れ始めに過飽和リアク
トルにより検出される逆極性の電圧により前記ＭＯＳ−
ＦＥＴのゲート、ソース間のチャージを加速し、反対に
フライホイール側の電流の流れ終わりに過飽和リアクト
ルにより検出される逆極性の電圧により前記ＭＯＳ−Ｆ
ＥＴのゲート、ソース間のディスチャージを加速するよ
うに構成したので、前記両ＭＯＳ−ＦＥＴが同時にオン
した際の短絡電流を抑制することができ、安全性を高め
ることができる。
【００１５】また、本発明によれば、上述した構成に加
えて、前記フライホイール側のＭＯＳ−ＦＥＴに流れる
短絡電流を検出する過飽和リアクトルと、前記ＭＯＳ−
ＦＥＴのゲート、ソース間に接続され前記過飽和リアク
トルによりオン駆動されるトランジスタとを備えた短絡
電流抑制回路とを備え、前記両ＭＯＳ−ＦＥＴが同時に
オンした際に過飽和リアクトルに生じる電圧により、前
記ＭＯＳ−ＦＥＴのゲート、ソース間に接続されたトラ
ンジスタをオン駆動して、このＭＯＳ−ＦＥＴのゲー
ト、ソース間を短絡するようにしたので、前記両ＭＯＳ
−ＦＥＴが同時にオンした際の短絡電流を抑制すること
ができ、安全性を高めることができる。
えて、前記フライホイール側のＭＯＳ−ＦＥＴに流れる
短絡電流を検出する過飽和リアクトルと、前記ＭＯＳ−
ＦＥＴのゲート、ソース間に接続され前記過飽和リアク
トルによりオン駆動されるトランジスタとを備えた短絡
電流抑制回路とを備え、前記両ＭＯＳ−ＦＥＴが同時に
オンした際に過飽和リアクトルに生じる電圧により、前
記ＭＯＳ−ＦＥＴのゲート、ソース間に接続されたトラ
ンジスタをオン駆動して、このＭＯＳ−ＦＥＴのゲー
ト、ソース間を短絡するようにしたので、前記両ＭＯＳ
−ＦＥＴが同時にオンした際の短絡電流を抑制すること
ができ、安全性を高めることができる。
【００１６】
【発明の実施の形態】以下に、本発明の実施の形態を詳
細に説明する。
細に説明する。
【００１７】図１は、本発明の実施の形態の低損失出力
回路を示すものである。尚、図１にに示す本実施の形態
の低損失出力回路において、図１１に示す従来回路と同
一の機能を有するものには同一の符号を付して示す。
回路を示すものである。尚、図１にに示す本実施の形態
の低損失出力回路において、図１１に示す従来回路と同
一の機能を有するものには同一の符号を付して示す。
【００１８】本実施の形態の低損失出力回路は、図１１
に示す従来回路の構成に対して、前記トランスＴの補助
巻線Ｎ4 を省略したこと、前記二次巻線Ｎ2 に接続した
マグアンプＭＡの後段の平滑コイルＬの代りに平滑用チ
ョークコイルＣＨを用いたこと、この平滑用チョークコ
イルＣＨの二次コイルｌａの巻き始め側をフライホイー
ル側のＭＯＳ−ＦＥＴＱ2 のゲートに、巻き終り側をフ
ライホイール側のＭＯＳ−ＦＥＴＱ2 のソースに接続し
て、平滑用チョークコイルＣＨによりフライホイール側
のＭＯＳ−ＦＥＴＱ2 をオン駆動するようにしたことが
特徴である。
に示す従来回路の構成に対して、前記トランスＴの補助
巻線Ｎ4 を省略したこと、前記二次巻線Ｎ2 に接続した
マグアンプＭＡの後段の平滑コイルＬの代りに平滑用チ
ョークコイルＣＨを用いたこと、この平滑用チョークコ
イルＣＨの二次コイルｌａの巻き始め側をフライホイー
ル側のＭＯＳ−ＦＥＴＱ2 のゲートに、巻き終り側をフ
ライホイール側のＭＯＳ−ＦＥＴＱ2 のソースに接続し
て、平滑用チョークコイルＣＨによりフライホイール側
のＭＯＳ−ＦＥＴＱ2 をオン駆動するようにしたことが
特徴である。
【００１９】次に、上記構成の低損失回路の動作を、図
２に示すこの低損失回路各部の波形図をも参照して説明
する。
２に示すこの低損失回路各部の波形図をも参照して説明
する。
【００２０】上記構成の低損失回路の二次巻線Ｎ2 に誘
起される電圧の電圧波形は、図２の最上段に示すものと
なり、二次巻線Ｎ2 の電圧に基づきマグアンプＭＡに電
圧が供給され、マグアンプＭＡは予め制御されている時
間経過後に飽和した後、零インピーダンスとなり、次に
二次巻線Ｎ2 に逆極性の電圧が誘起されるまで零インピ
ーダンスを継続する。この電圧波形は、図２の２段目に
示すものとなる。
起される電圧の電圧波形は、図２の最上段に示すものと
なり、二次巻線Ｎ2 の電圧に基づきマグアンプＭＡに電
圧が供給され、マグアンプＭＡは予め制御されている時
間経過後に飽和した後、零インピーダンスとなり、次に
二次巻線Ｎ2 に逆極性の電圧が誘起されるまで零インピ
ーダンスを継続する。この電圧波形は、図２の２段目に
示すものとなる。
【００２１】一方、前記補助巻線Ｎ3 にも二次巻線Ｎ2
の電圧と同極性の電圧が誘起され、整流側のＭＯＳ−Ｆ
ＥＴＱ1 はオン状態となる。
の電圧と同極性の電圧が誘起され、整流側のＭＯＳ−Ｆ
ＥＴＱ1 はオン状態となる。
【００２２】これにより、マグアンプＭＡが飽和した
後、その電圧が零レベルまで落ち込んだ時点から二次巻
線Ｎ2 の電圧の極性が反転するまでこのマグアンプＭＡ
に図２の３段目に示す電流波形の電流が流れ、前記平滑
用チョークコイルＣＨにエネルギーが蓄えられる。
後、その電圧が零レベルまで落ち込んだ時点から二次巻
線Ｎ2 の電圧の極性が反転するまでこのマグアンプＭＡ
に図２の３段目に示す電流波形の電流が流れ、前記平滑
用チョークコイルＣＨにエネルギーが蓄えられる。
【００２３】そして、前記平滑用チョークコイルＣＨの
二次コイルｌａに発生する電圧により、前記フライホイ
ール側のＭＯＳ−ＦＥＴＱ2 のゲート、ソース間が逆バ
イアスされる。このとき、フライホイール側のＭＯＳ−
ＦＥＴＱ2 はオフ状態で、そのドレイン、ソース間に電
荷が蓄積されていく。
二次コイルｌａに発生する電圧により、前記フライホイ
ール側のＭＯＳ−ＦＥＴＱ2 のゲート、ソース間が逆バ
イアスされる。このとき、フライホイール側のＭＯＳ−
ＦＥＴＱ2 はオフ状態で、そのドレイン、ソース間に電
荷が蓄積されていく。
【００２４】次に二次巻線Ｎ2 の電圧の極性が反転する
と、マグアンプＭＡに流れる電流は零となり、平滑用チ
ョークコイルＣＨも電圧極性を反転して蓄えていたエネ
ルギーを放出し始める。この時に、フライホイール側の
ＭＯＳ−ＦＥＴＱ2 のゲートには、平滑用チョークコイ
ルＣＨの二次コイルｌａが発生する上述した場合と逆極
性の電圧により速やかに正バイアスされ、フライホイー
ル側のＭＯＳ−ＦＥＴＱ2 がオンして、図２の４段目に
示す波形のフライホイール電流が流れる。
と、マグアンプＭＡに流れる電流は零となり、平滑用チ
ョークコイルＣＨも電圧極性を反転して蓄えていたエネ
ルギーを放出し始める。この時に、フライホイール側の
ＭＯＳ−ＦＥＴＱ2 のゲートには、平滑用チョークコイ
ルＣＨの二次コイルｌａが発生する上述した場合と逆極
性の電圧により速やかに正バイアスされ、フライホイー
ル側のＭＯＳ−ＦＥＴＱ2 がオンして、図２の４段目に
示す波形のフライホイール電流が流れる。
【００２５】即ち、マグアンプＭＡに流れる電流と、フ
ライホイール側のＭＯＳ−ＦＥＴＱ2 に流れる電流とが
交互に平滑用チョークコイルＣＨに供給され、平滑用チ
ョークコイルＣＨと平滑コンデンサＣとにより平滑され
て出力端子１１、１２に所定の直流電圧が出力される。
ライホイール側のＭＯＳ−ＦＥＴＱ2 に流れる電流とが
交互に平滑用チョークコイルＣＨに供給され、平滑用チ
ョークコイルＣＨと平滑コンデンサＣとにより平滑され
て出力端子１１、１２に所定の直流電圧が出力される。
【００２６】この場合に、前記フライホイール側のＭＯ
Ｓ−ＦＥＴＱ2 のドレイン、ソース間の電圧は、このフ
ライホイール側のＭＯＳ−ＦＥＴＱ2 のオン抵抗とフラ
イホイール電流とにのみ依存し、図２の５段目に示すよ
うに、例えば０．２Ｖ程度となって、従来の同期整流方
式の場合のようなボディダイオードＤF による電圧損失
がなくなり、フライホイール側の電力損失が低減され、
総合的な損失低減効果を発揮できる。
Ｓ−ＦＥＴＱ2 のドレイン、ソース間の電圧は、このフ
ライホイール側のＭＯＳ−ＦＥＴＱ2 のオン抵抗とフラ
イホイール電流とにのみ依存し、図２の５段目に示すよ
うに、例えば０．２Ｖ程度となって、従来の同期整流方
式の場合のようなボディダイオードＤF による電圧損失
がなくなり、フライホイール側の電力損失が低減され、
総合的な損失低減効果を発揮できる。
【００２７】次に、本発明の他の実施の形態について図
３乃至図５を参照して説明する。
３乃至図５を参照して説明する。
【００２８】図３に示す低損失回路は、上述した構成に
加えて、前記両ＭＯＳ−ＦＥＴＱ1、Ｑ2 が同時にオン
した場合の短絡電流を抑制する短絡電流抑制回路を備え
たことが特徴である。
加えて、前記両ＭＯＳ−ＦＥＴＱ1、Ｑ2 が同時にオン
した場合の短絡電流を抑制する短絡電流抑制回路を備え
たことが特徴である。
【００２９】この短絡電流抑制回路は、前記フライホイ
ール側のＭＯＳ−ＦＥＴＱ2 に流れる短絡電流を検出す
る過飽和リアクトルＳＬと、前記平滑用チョークコイル
ＣＨとＭＯＳ−ＦＥＴＱ2 のゲートとの間に接続したコ
ンデンサＣ0 とを備え、前記両ＭＯＳ−ＦＥＴＱ1 、Ｑ
2 が同時にオンしたとき、前記フライホイール側のＭＯ
Ｓ−ＦＥＴＱ2 のゲート、ソース間に短絡電流により生
じる電圧と逆極性の電圧を印加して短絡電流を抑制する
ようにしたものである。
ール側のＭＯＳ−ＦＥＴＱ2 に流れる短絡電流を検出す
る過飽和リアクトルＳＬと、前記平滑用チョークコイル
ＣＨとＭＯＳ−ＦＥＴＱ2 のゲートとの間に接続したコ
ンデンサＣ0 とを備え、前記両ＭＯＳ−ＦＥＴＱ1 、Ｑ
2 が同時にオンしたとき、前記フライホイール側のＭＯ
Ｓ−ＦＥＴＱ2 のゲート、ソース間に短絡電流により生
じる電圧と逆極性の電圧を印加して短絡電流を抑制する
ようにしたものである。
【００３０】尚、図３中、ＺＤ1 、ＺＤ2 は、前記フラ
イホイール側のＭＯＳ−ＦＥＴＱ2のゲート保護用のツ
ェーナーダイオードである。
イホイール側のＭＯＳ−ＦＥＴＱ2のゲート保護用のツ
ェーナーダイオードである。
【００３１】この図３に示す低損失回路の短絡電流抑制
回路によれば、前記平滑用チョークコイルＣＨの二次コ
イルｌａ、過飽和リアクトルＳＬ、コンデンサＣ0 、フ
ライホイール側のＭＯＳ−ＦＥＴＱ2 のゲート、ソース
間に閉ループが形成される。
回路によれば、前記平滑用チョークコイルＣＨの二次コ
イルｌａ、過飽和リアクトルＳＬ、コンデンサＣ0 、フ
ライホイール側のＭＯＳ−ＦＥＴＱ2 のゲート、ソース
間に閉ループが形成される。
【００３２】そして、フライホイール側の電流の流れ始
めに過飽和リアクトルＳＬにより検出される逆極性の電
圧により前記ＭＯＳ−ＦＥＴＱ2 のゲート、ソース間の
チャージを加速することで、図５に示すように整流側の
電流の流れ終わりの期間で前記ボデイダイオードＤF に
流れる電流のために立ち上がりが遅れたフライホイール
側の電流の立ち上がりを急峻なものとし、反対にフライ
ホイール側の電流の流れ終わりに過飽和リアクトルＳＬ
により検出される逆極性の電圧により前記ＭＯＳ−ＦＥ
ＴＱ2 のゲート、ソース間のディスチャージを加速す
る。
めに過飽和リアクトルＳＬにより検出される逆極性の電
圧により前記ＭＯＳ−ＦＥＴＱ2 のゲート、ソース間の
チャージを加速することで、図５に示すように整流側の
電流の流れ終わりの期間で前記ボデイダイオードＤF に
流れる電流のために立ち上がりが遅れたフライホイール
側の電流の立ち上がりを急峻なものとし、反対にフライ
ホイール側の電流の流れ終わりに過飽和リアクトルＳＬ
により検出される逆極性の電圧により前記ＭＯＳ−ＦＥ
ＴＱ2 のゲート、ソース間のディスチャージを加速す
る。
【００３３】この結果、前記両ＭＯＳ−ＦＥＴＱ1 、Ｑ
2 が同時にオンした際の図４の２段目に示すような短絡
電流を抑制することができ、安全性を高めることができ
るとともに、図４の３段目に示すようにフライホイール
電圧を図１に示す低損失回路の場合と同様例えば０．２
Ｖ程度とすることができ、これにより、フライホイール
側の電力損失が低減され、総合的な損失低減効果を発揮
できる。
2 が同時にオンした際の図４の２段目に示すような短絡
電流を抑制することができ、安全性を高めることができ
るとともに、図４の３段目に示すようにフライホイール
電圧を図１に示す低損失回路の場合と同様例えば０．２
Ｖ程度とすることができ、これにより、フライホイール
側の電力損失が低減され、総合的な損失低減効果を発揮
できる。
【００３４】次に、図６、図７を参照して本発明のさら
に別の実施の形態を説明する。
に別の実施の形態を説明する。
【００３５】図６に示す低損失回路は、上述した図１に
示す低損失回路の構成に加えて、前記両ＭＯＳ−ＦＥＴ
Ｑ1 、Ｑ2 が同時にオンした場合の短絡電流を抑制する
図３に示すものと異なる短絡電流抑制回路を備えたこと
が特徴である。
示す低損失回路の構成に加えて、前記両ＭＯＳ−ＦＥＴ
Ｑ1 、Ｑ2 が同時にオンした場合の短絡電流を抑制する
図３に示すものと異なる短絡電流抑制回路を備えたこと
が特徴である。
【００３６】図６に示す短絡電流抑制回路は、前記フラ
イホイール側のＭＯＳ−ＦＥＴＱ2のソースに接続さ
れ、ＭＯＳ−ＦＥＴＱ2 に流れる短絡電流を検出する過
飽和リアクトルＳＬと、前記平滑用チョークコイルＣＨ
とＭＯＳ−ＦＥＴＱ2 のゲートとの間に接続したコンデ
ンサＣ0 と、前記ＭＯＳ−ＦＥＴＱ2 のゲートにダイオ
ードＤ1 を介してコレクタが、前記過飽和リアクトルＳ
Ｌの他端にエミッタが接続され、前記ＭＯＳ−ＦＥＴＱ
2 のソースに抵抗Ｒを介してベースが接続されたトラン
ジスタＴＲとを備えている。
イホイール側のＭＯＳ−ＦＥＴＱ2のソースに接続さ
れ、ＭＯＳ−ＦＥＴＱ2 に流れる短絡電流を検出する過
飽和リアクトルＳＬと、前記平滑用チョークコイルＣＨ
とＭＯＳ−ＦＥＴＱ2 のゲートとの間に接続したコンデ
ンサＣ0 と、前記ＭＯＳ−ＦＥＴＱ2 のゲートにダイオ
ードＤ1 を介してコレクタが、前記過飽和リアクトルＳ
Ｌの他端にエミッタが接続され、前記ＭＯＳ−ＦＥＴＱ
2 のソースに抵抗Ｒを介してベースが接続されたトラン
ジスタＴＲとを備えている。
【００３７】そして、前記両ＭＯＳ−ＦＥＴＱ1 、Ｑ2
が同時にオンしたとき、過飽和リアクトルＳＬにより検
出する電圧により前記トランジスタＴＲをオンし、前記
ＭＯＳ−ＦＥＴＱ2 のゲート、ソース間を短絡して、前
記両ＭＯＳ−ＦＥＴＱ1 、Ｑ2 が同時にオンした際の図
７の２段目に示すような短絡電流を抑制することがで
き、安全性を高めることができるとともに、図７の３段
目に示すようにフライホイール電圧を図１に示す低損失
回路の場合と同様例えば０．２Ｖ程度とすることがで
き、これにより、フライホイール側の電力損失が低減さ
れ、総合的な損失低減効果を発揮できる。
が同時にオンしたとき、過飽和リアクトルＳＬにより検
出する電圧により前記トランジスタＴＲをオンし、前記
ＭＯＳ−ＦＥＴＱ2 のゲート、ソース間を短絡して、前
記両ＭＯＳ−ＦＥＴＱ1 、Ｑ2 が同時にオンした際の図
７の２段目に示すような短絡電流を抑制することがで
き、安全性を高めることができるとともに、図７の３段
目に示すようにフライホイール電圧を図１に示す低損失
回路の場合と同様例えば０．２Ｖ程度とすることがで
き、これにより、フライホイール側の電力損失が低減さ
れ、総合的な損失低減効果を発揮できる。
【００３８】図８は上述した図３に示す短絡電流抑制回
路を、図１１に示す従来例と同様な同期整流方式の低損
失出力回路に適用した例を示すものであり、また、図９
は上述した図６に示す短絡電流抑制回路を、図１１に示
す従来例と同様な同期整流方式の低損失出力回路に適用
した例を示すものである。
路を、図１１に示す従来例と同様な同期整流方式の低損
失出力回路に適用した例を示すものであり、また、図９
は上述した図６に示す短絡電流抑制回路を、図１１に示
す従来例と同様な同期整流方式の低損失出力回路に適用
した例を示すものである。
【００３９】このような図３に示す短絡電流抑制回路又
は図６に示す短絡電流抑制回路を適用した同期整流方式
の低損失出力回路においても、前記両ＭＯＳ−ＦＥＴＱ
1 、Ｑ2 が同時にオンした際の短絡電流を抑制すること
ができ、安全性を高めることができる。
は図６に示す短絡電流抑制回路を適用した同期整流方式
の低損失出力回路においても、前記両ＭＯＳ−ＦＥＴＱ
1 、Ｑ2 が同時にオンした際の短絡電流を抑制すること
ができ、安全性を高めることができる。
【００４０】以上説明した本実施の形態によれば、フラ
イホイール側のＭＯＳ−ＦＥＴＱ2を平滑用チョークコ
イルＣＨの電圧で駆勳するものであるから、フライホイ
ール側の電圧降下を低く抑えて損失を従来例に比べて数
％程度低減することが確認できた（５Ｖ、２０Ａ回路の
場合）。
イホイール側のＭＯＳ−ＦＥＴＱ2を平滑用チョークコ
イルＣＨの電圧で駆勳するものであるから、フライホイ
ール側の電圧降下を低く抑えて損失を従来例に比べて数
％程度低減することが確認できた（５Ｖ、２０Ａ回路の
場合）。
【００４１】また、可飽和リアクトルを用いた短絡電流
防止回路を付加することによって、過大な短絡電流を抑
制でき、低損失出力回路の安全性を高めることができ
る。
防止回路を付加することによって、過大な短絡電流を抑
制でき、低損失出力回路の安全性を高めることができ
る。
【００４２】即ち、本実施の形態の低損失出力回路によ
れば、従来の低損失出力回路に比べて、同じ仕様なら整
流素子の損失が低減し、放熱器のコストを下げることが
できて材料費の削減を図れる。また、整流素子の温度上
昇率を低く抑えることができ、部品放障率を下げ、より
長寿命で信頼性の高いものとすることができる。
れば、従来の低損失出力回路に比べて、同じ仕様なら整
流素子の損失が低減し、放熱器のコストを下げることが
できて材料費の削減を図れる。また、整流素子の温度上
昇率を低く抑えることができ、部品放障率を下げ、より
長寿命で信頼性の高いものとすることができる。
【００４３】逆に、同じ損失となるように設計すれば、
大電流出力とすることができコストメリットを上げるこ
とができる。
大電流出力とすることができコストメリットを上げるこ
とができる。
【００４４】
【発明の効果】本発明によれば、フライホイール側の電
力損失が低減され、総合的な損失低減効果を発揮できる
低損失出力回路を提供することができる。
力損失が低減され、総合的な損失低減効果を発揮できる
低損失出力回路を提供することができる。
【００４５】また、本発明によれば、上述した効果に加
えて、短絡電流抑制回路により両ＭＯＳ−ＦＥＴが同時
にオンした際の短絡電流を抑制することができ、安全性
を高めることができる低損失出力回路を提供することが
できる。
えて、短絡電流抑制回路により両ＭＯＳ−ＦＥＴが同時
にオンした際の短絡電流を抑制することができ、安全性
を高めることができる低損失出力回路を提供することが
できる。
【図１】本発明の実施の形態の低損失出力回路の回路図
である。
である。
【図２】本発明の実施の形態の及び従来例の低損失出力
回路の各部の信号波形図である。
回路の各部の信号波形図である。
【図３】本発明の実施の形態の低損失出力回路に短絡電
流抑制回路の一例を付加した回路図である。
流抑制回路の一例を付加した回路図である。
【図４】図３に示す低損失出力回路のフライホイール側
の電流及び電圧の波形図である。
の電流及び電圧の波形図である。
【図５】図３に示す低損失出力回路の整流側及びフライ
ホイール側の電流の立ち下がり及び立ち上がりの拡大波
形図である。
ホイール側の電流の立ち下がり及び立ち上がりの拡大波
形図である。
【図６】本発明の実施の形態の低損失出力回路に短絡電
流抑制回路の他例を付加した回路図である。
流抑制回路の他例を付加した回路図である。
【図７】図６に示す低損失出力回路のフライホイール側
の電流及び電圧の波形図である。
の電流及び電圧の波形図である。
【図８】本発明の実施の形態の図３に示す短絡電流抑制
回路を同期整流方式の低損失出力回路に適用した例を示
す回路図である。
回路を同期整流方式の低損失出力回路に適用した例を示
す回路図である。
【図９】本発明の実施の形態の図６に示す短絡電流抑制
回路を同期整流方式の低損失出力回路に適用した例を示
す回路図である。
回路を同期整流方式の低損失出力回路に適用した例を示
す回路図である。
【図１０】従来のマグアンプを使用した低損失出力回路
の回路図である。
の回路図である。
【図１１】従来のマグアンプを使用した同期整流方式の
低損失出力回路の回路図である。
低損失出力回路の回路図である。
Ｔ トランス Ｎ2 二次巻線 Ｎ3 補助巻線 Ｑ1 ＭＯＳ−ＦＥＴ Ｑ2 ＭＯＳ−ＦＥＴ ＭＡ マグアンプ ＣＨ 平滑用チョークコイル Ｃ 平滑コンデンサ ＤF ボディダイオード ＳＬ 過飽和リアクトル Ｃ0 コンデンサ ＺD1 ツェナーダイオード ＺD2 ツェナーダイオード ＴＲ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H02M 3/00 - 3/44
Claims (3)
- 【請求項１】 矩形波の交流電圧を出力するトランスの
二次巻線に接続したマグアンプと、整流側及びフライホ
イール側のＭＯＳ−ＦＥＴを用いた整流素子と、これら
整流素子の整流出力を平滑して直流出力電圧を得る平滑
用チョークコイルとを有する低損失出力回路において、 前記フライホイール側の整流素子の駆動信号を平滑用チ
ョークコイルにより供給するように構成したことを特徴
とする低損失出力回路。 - 【請求項２】 矩形波の交流電圧を出力するトランスの
二次巻線に接続したマグアンプと、整流側の整流素子で
あるＭＯＳ−ＦＥＴ及びフライホイール側の整流素子で
あるＭＯＳ−ＦＥＴと、これらＭＯＳ−ＦＥＴによる整
流出力を平滑して直流出力電圧を得る平滑用チョークコ
イルとを有する低損失出力回路において、 前記フライホイール側のＭＯＳ−ＦＥＴのゲートに平滑
用チョークコイルから駆動信号を供給するように構成す
るとともに、 前記フライホイール側のＭＯＳ−ＦＥＴに流れる短絡電
流を検出する過飽和リアクトルと、前記平滑用チョーク
コイルとＭＯＳ−ＦＥＴのゲートとの間に接続したコン
デンサとを備え、前記両ＭＯＳ−ＦＥＴが同時にオンし
たとき、前記フライホイール側のＭＯＳ−ＦＥＴのゲー
ト、ソース間に短絡電流により生じる電圧と逆極性の電
圧を印加して短絡電流を抑制する短絡電流抑制回路とを
備えたこと、 を特徴とする低損失出力回路。 - 【請求項３】 矩形波の交流電圧を出力するトランスの
二次巻線に接続したマグアンプと、整流側の整流素子で
あるＭＯＳ−ＦＥＴ及びフライホイール側の整流素子で
あるＭＯＳ−ＦＥＴと、これらＭＯＳ−ＦＥＴによる整
流出力を平滑して直流出力電圧を得る平滑用チョークコ
イルとを有する低損失出力回路において、 前記フライホイール側のＭＯＳ−ＦＥＴのゲートに平滑
用チョークコイルから駆動信号を供給するように構成す
るとともに、 前記フライホイール側のＭＯＳ−ＦＥＴに流れる短絡電
流を検出する過飽和リアクトルと、前記ＭＯＳ−ＦＥＴ
のゲート、ソース間に接続され前記過飽和リアクトルに
よりオン駆動されるトランジスタとを備え、前記両ＭＯ
Ｓ−ＦＥＴが同時にオンしたとき、前記フライホイール
側のＭＯＳ−ＦＥＴのゲート、ソース間を前記トランジ
スタにより短絡して短絡電流を抑制する短絡電流抑制回
路と、 を備えたことを特徴とする低損失出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20240996A JP2927734B2 (ja) | 1996-07-31 | 1996-07-31 | 低損失出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20240996A JP2927734B2 (ja) | 1996-07-31 | 1996-07-31 | 低損失出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1052037A JPH1052037A (ja) | 1998-02-20 |
| JP2927734B2 true JP2927734B2 (ja) | 1999-07-28 |
Family
ID=16457034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20240996A Expired - Fee Related JP2927734B2 (ja) | 1996-07-31 | 1996-07-31 | 低損失出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2927734B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6642630B2 (en) | 2001-05-30 | 2003-11-04 | Nec Communication Systems, Ltd. | Multi-output switching power source circuit |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI363477B (en) * | 2007-09-21 | 2012-05-01 | Glacialtech Inc | Forward converter with self-driven synchronous rectifier |
| JP5539850B2 (ja) * | 2010-12-27 | 2014-07-02 | 川崎重工業株式会社 | 磁気増幅器のための可飽和リアクトル制御回路 |
-
1996
- 1996-07-31 JP JP20240996A patent/JP2927734B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6642630B2 (en) | 2001-05-30 | 2003-11-04 | Nec Communication Systems, Ltd. | Multi-output switching power source circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1052037A (ja) | 1998-02-20 |
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