JP2926854B2 - Semiconductor device - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に内部電圧安定回路等
に用いるクランプ用PN接合ダイオードに関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a PN junction diode for clamping used in an internal voltage stabilizing circuit or the like.

〔従来の技術〕[Conventional technology]

内部電圧安定回路等に用いる従来のクランプ用PN接合
ダイオードは、第３図に示す断面図のように、フィール
ド酸化膜２で分離されたＰ型Si基板１の領域に、例え
ば、イオン注入でＮ型不純物を導入しアニールを行なう
ことにより形成したＮ型不純物拡散層６、およびＰ型Si
基板１により形成されるPN接合を用いていた。また、従
来のクランプ用PN接合ダイオードの耐圧のコントロール
は、フィールド酸化膜２下の濃度あるいはＮ型不純物拡
散層６の形成を高濃度の砒素および低濃度な燐の２重イ
オン注入で行なう注入条件によって行なっていた。A conventional PN junction diode for clamping used in an internal voltage stabilizing circuit or the like is, as shown in the sectional view of FIG. 3, in a region of a P-type Si substrate 1 separated by a field oxide film 2, for example, by ion implantation. N-type impurity diffusion layer 6 formed by introducing and annealing an N-type impurity, and P-type Si
The PN junction formed by the substrate 1 was used. The withstand voltage of the conventional clamping PN junction diode is controlled by the implantation conditions in which the concentration under the field oxide film 2 or the formation of the N-type impurity diffusion layer 6 is carried out by double ion implantation of high concentration arsenic and low concentration phosphorus. Was done by.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

上述した従来のPN接合ダイオードは、構造が非常に簡
単である点は良かったが、一方で次のような欠点を有し
ていた。The above-mentioned conventional PN junction diode was good in that the structure was very simple, but had the following disadvantages.

第１に、クランプ電圧（ブレークダウン電圧）がフィ
ールド酸化膜２の膜厚のばらつきにより影響されてしま
うことである。Ｐ型Si基板１の不純物であるボロン原子
が酸化されるにしたがって酸化膜中に取り込まれ、Ｐ型
Si基板１中のボロン濃度が低下してしまう。そのため、
フィールド酸化膜２のように〜1.0μｍと厚い場合、フ
ィールド酸化膜２直下のＰ型Si基板１表面の濃度の低下
も大きく、フィールド酸化膜２の膜厚のばらつきが濃度
のばらつきとなり、これがクランプ電圧のばらつきにな
る。First, the clamp voltage (breakdown voltage) is affected by variations in the thickness of the field oxide film 2. As the boron atoms, which are impurities in the P-type Si substrate 1, are oxidized, they are taken into the oxide film,
The boron concentration in the Si substrate 1 decreases. for that reason,
When the thickness is as large as .about.1.0 .mu.m like the field oxide film 2, the concentration of the surface of the P-type Si substrate 1 immediately below the field oxide film 2 is greatly reduced. This results in voltage variations.

第２に、ブレークダウンはＮ型不純物領域6aとＰ型Si
基板１との界面におけるＰ型Si基板１表面近傍で起るた
め、ブレークダウンにより発生した電子−正孔対が酸化
膜中に捕獲され、特に正孔の捕獲が顕著となることによ
り表面近傍における界面での空乏層を拡げることにな
り、クランプ電圧が時間とともに上昇してしまうことが
ある。ことにＮ型不純物拡散層６とＰ型Si基板１との界
面におけるＰ型Si基板１表面近傍の表面の酸化膜はフィ
ールド酸化膜２から薄い酸化膜11aに変る領域でもあ
り、捕獲準位も多くクランプ電圧の変動も大きいものと
なる。Second, breakdown is caused by the N-type impurity region 6a and the P-type Si
Since it occurs near the surface of the P-type Si substrate 1 at the interface with the substrate 1, electron-hole pairs generated by the breakdown are captured in the oxide film. The depletion layer at the interface is expanded, and the clamp voltage may increase with time. In particular, the oxide film on the surface near the surface of the P-type Si substrate 1 at the interface between the N-type impurity diffusion layer 6 and the P-type Si substrate 1 is also a region where the field oxide film 2 changes to a thin oxide film 11a and the trap level In many cases, the fluctuation of the clamp voltage is large.

〔課題を解決するための手段〕[Means for solving the problem]

本発明の半導体装置は、一導電型半導体基板の表面の
所定領域にエッチングにより形成された凹部と、凹部の
側壁に形成された絶縁膜と、絶縁膜に自己整合的に凹部
の底部の半導体基板に形成された一導電型不純物拡散層
と、凹部に埋込まれた逆導電時ポリシリコンと、上記一
導電型不純物拡散層より浅い接合の深さを有して、上記
逆導電型ポリシリコンからの熱拡散によりこの一導電型
不純物拡散層の表面に形成された逆導電型不純物拡散層
とを有している。The semiconductor device according to the present invention includes a concave portion formed by etching in a predetermined region on the surface of the one conductivity type semiconductor substrate, an insulating film formed on a side wall of the concave portion, The one-conductivity-type impurity diffusion layer, the reverse-conduction-type polysilicon buried in the recess, and a junction depth shallower than the one-conductivity-type impurity diffusion layer, And a reverse conductivity type impurity diffusion layer formed on the surface of the one conductivity type impurity diffusion layer by thermal diffusion.

〔実施例〕〔Example〕

次に本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.

第１図は、本発明の第１の実施例の断面図である。Ｐ
型Si基板１上に選択酸化により形成されたフィールド酸
化膜２と、選択的にＰ型Si基板１をエッチングして形成
した第１の凹部の側壁に形成された側壁酸化膜４と、第
１の凹部に埋込まれたＮ型埋込みポリシリコン７と、Ｎ
型埋込みポリシリコン７を拡散源として形成されたＮ型
不純物拡散層６と、Ｎ型埋込みポリシリコン７の形成前
にＮ型不純物拡散層６よりもさらに深い領域に形成した
Ｐ型不純物拡散層５と、薄い酸化膜11と、層間絶縁膜３
と、AL配線８とから本実施例の半導体装置は構成されて
いる。本実施例においては、Ｐ型不純物拡散層５とＮ型
不純物拡散層６とによりPN接合ダイオードが形成れてい
る。FIG. 1 is a sectional view of a first embodiment of the present invention. P
A field oxide film 2 formed on the type Si substrate 1 by selective oxidation, a side wall oxide film 4 formed on side walls of a first recess formed by selectively etching the P type Si substrate 1, N-type buried polysilicon 7 embedded in the concave portion
N-type impurity diffusion layer 6 formed using type-buried polysilicon 7 as a diffusion source, and P-type impurity diffusion layer 5 formed in a region deeper than N-type impurity diffusion layer 6 before N-type buried polysilicon 7 is formed. , A thin oxide film 11 and an interlayer insulating film 3
And the AL wiring 8 constitute the semiconductor device of this embodiment. In this embodiment, the P-type impurity diffusion layer 5 and the N-type impurity diffusion layer 6 form a PN junction diode.

クランプ電圧の耐圧コントロールは、Ｐ型不純物拡散
層５の不純物濃度を変更することにより行なわれる。こ
のとき、Ｐ型不純物拡散層５の不純物濃度としては、Ｐ
型Si基板１の他の領域の不純物濃度より高く、従って、
クランプ電圧の耐圧コントロールはＰ型不純物拡散層５
とＮ型不純物拡散層６とのそれぞれの不純物濃度により
決定されることになる。別の方法として、Ｎ型不純物拡
散層６は上述のようにＮ型埋込みポリシリコン７が拡散
源であり、Ｎ型埋込みポリシリコン７中の不純物を砒素
もしくは砒素と燐の２種類にすることにより、あるいは
それぞれの濃度を変えることによって、PN接合ダイオー
ドの耐圧をコントロールすることもできる。Control of the breakdown voltage of the clamp voltage is performed by changing the impurity concentration of the P-type impurity diffusion layer 5. At this time, the impurity concentration of the P-type impurity diffusion layer 5 is P
Higher than the impurity concentration in other regions of the silicon substrate 1,
The breakdown voltage of the clamp voltage is controlled by the P-type impurity diffusion layer 5.
And the N-type impurity diffusion layer 6. As another method, the N-type impurity diffusion layer 6 is formed by using the N-type buried polysilicon 7 as a diffusion source as described above and making the impurities in the N-type buried polysilicon 7 arsenic or two kinds of arsenic and phosphorus. Alternatively, the breakdown voltage of the PN junction diode can be controlled by changing the respective concentrations.

次に、本実施例の構造を製造する方法について説明す
る。Next, a method of manufacturing the structure of this embodiment will be described.

まず、Ｐ型Si基板１に選択酸化を行なってフィールド
酸化膜２を形成し、ダイオード形成領域上の薄い酸化膜
を除去した後、選択的にＰ型Si基板１のエッチングを行
ない第１の凹部を形成する。First, the P-type Si substrate 1 is selectively oxidized to form a field oxide film 2, and after removing a thin oxide film on the diode formation region, the P-type Si substrate 1 is selectively etched to form a first concave portion. To form

次に、例えば熱酸化法により、表面全体に酸化膜を形
成する。この酸化膜は、側壁酸化膜となるため、ダイオ
ードの耐圧に充分耐る膜厚を要す。続いて、全体にRIE
法によるエッチング（エッチバック）を行ない、側壁酸
化膜４のみを残し、他の領域の酸化膜を除去する。Next, an oxide film is formed on the entire surface by, for example, a thermal oxidation method. Since this oxide film becomes a side wall oxide film, it needs to have a film thickness sufficiently withstanding the withstand voltage of the diode. Then, the whole RIE
Etching (etch-back) is performed by the method, leaving only the sidewall oxide film 4 and removing the oxide film in other regions.

その後、フォトリソグラフフィ技術およびイオン注入
技術により、Ｐ型不純物拡散層５を形成する。Thereafter, a P-type impurity diffusion layer 5 is formed by a photolithography technique and an ion implantation technique.

次に、CVD法によりポリシリコン膜の成長を行ない、
エッチバックを行なうことにより埋込み部分のポリシリ
コンのみを残し、他の部分のポリシリコンはエッチング
除去する。この後、選択的にＮ型不純物拡散層を形成す
るための不純物をポリシリコン中に導入してＮ型埋込み
ポリシリコン７を形成し、熱処理を行なうことで、Ｎ型
不純物拡散層６を形成する。Next, a polysilicon film is grown by a CVD method,
By performing etch-back, only the buried polysilicon is left, and the other polysilicon is removed by etching. Thereafter, an impurity for selectively forming an N-type impurity diffusion layer is selectively introduced into polysilicon to form N-type buried polysilicon 7, and heat treatment is performed to form N-type impurity diffusion layer 6. .

次に、フィールド酸化膜２で覆われていない部分に、
熱酸化により薄い酸化膜11を形成する。最後に、層間絶
縁膜3,コンタクト開口,Al配線８等を形成し、本実施例
の半導体装置の構造を完成する。Next, in a portion not covered with the field oxide film 2,
A thin oxide film 11 is formed by thermal oxidation. Finally, an interlayer insulating film 3, a contact opening, an Al wiring 8, and the like are formed to complete the structure of the semiconductor device of this embodiment.

本実施例ではＰ型基板上のＮ型不純物拡散層でのPN接
合について説明したが、Ｎ型基板上のＰ型不純物拡散層
でのPN接合でも同等の効果が得られる。In this embodiment, the PN junction in the N-type impurity diffusion layer on the P-type substrate has been described. However, the same effect can be obtained by the PN junction in the P-type impurity diffusion layer on the N-type substrate.

第２図は、本発明の第２の実施例の断面図である。Ｎ
型埋込みポリシリコン7,P型不純物拡散層5,N型不純物拡
散層６等の構造，形成方法は、第１の実施例と同じであ
る。FIG. 2 is a sectional view of a second embodiment of the present invention. N
The structure and method of forming the buried polysilicon 7, the P-type impurity diffusion layer 5, the N-type impurity diffusion layer 6, and the like are the same as those in the first embodiment.

Ｐ型Si基板１への電極を形成する場所は、シリーズ抵
抗が最小になるように、最もＰ型不純物拡散層５に近い
領域にすべきである。Ｎ型埋込みポリシリコン７の形成
方法と同様の方法により、Ｐ型埋込みポリシリコン10を
形成し、Ｎ型不純物拡散層６を形成する時の熱処理でＰ
型不純物拡散層９も同時に形成する。The place where the electrode on the P-type Si substrate 1 is formed should be a region closest to the P-type impurity diffusion layer 5 so as to minimize the series resistance. A P-type buried polysilicon 10 is formed by the same method as that for forming the N-type buried polysilicon 7, and the P-type buried polysilicon 7 is formed by heat treatment at the time of forming the N-type impurity diffusion layer 6.
The impurity diffusion layer 9 is also formed at the same time.

これにより、Ｐ型Si基板１側のシリーズ抵抗を最小に
することが可能となる。This makes it possible to minimize the series resistance on the P-type Si substrate 1 side.

〔発明の効果〕〔The invention's effect〕

以上説明したように本発明は、実施例に示した導電型
の場合において、Ｎ型埋込みポリシリコンを拡散源とし
て形成したＮ型不純物拡散層とあらこじめ形成しておい
た第１の凹部下部のＰ型不純物拡散層とによりPN接合を
形成しており、Ｎ型埋込みポリシリコンは第１の凹部の
側壁に形成された絶縁膜によりＰ型基板と絶縁されてい
るため、PN接合ダイオードのブレークダウンを起す箇所
はＰ型基板の内部となり、Ｐ型基板の表面濃度のばらつ
きの影響を受けることはまったくないことになる。As described above, according to the present invention, in the case of the conductivity type shown in the embodiment, an N-type impurity diffusion layer formed using N-type buried polysilicon as a diffusion source and a lower portion of the first recess formed beforehand are formed. PN junction is formed with the P-type impurity diffusion layer, and the N-type buried polysilicon is insulated from the P-type substrate by the insulating film formed on the side wall of the first concave portion. The location where the down occurs is inside the P-type substrate, and is not affected by the variation in the surface concentration of the P-type substrate at all.

また、PN接合ダイオードのブレークダウンを起す箇所
の近傍には正孔を捕獲しやすい酸化膜はほとんどなく、
クランプ電圧の時間変動もほとんどないクランプ用PN接
合ダイオードを実現できる。In addition, there is almost no oxide film that easily captures holes near the place where the breakdown of the PN junction diode occurs.
It is possible to realize a PN junction diode for clamping having almost no fluctuation in clamp voltage with time.

これらの効果は、導電型を逆転しても同様に得られ
る。These effects can be similarly obtained even if the conductivity type is reversed.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の第１の実施例の断面図、第２図は本発
明の第２の実施例の断面図、第３図は従来のPN接合ダイ
オードの断面図である。 １……Ｐ型Si基板、２……フィールド酸化膜、３……層
間絶縁膜、４……側壁酸化膜、5,9……Ｐ型不純物拡散
層、６……Ｎ型不純物拡散層、７……Ｎ型埋込みポリシ
リコン、８……Al配線,10……Ｐ型埋込みポリシリコ
ン、11,11a……薄い酸化膜。FIG. 1 is a sectional view of a first embodiment of the present invention, FIG. 2 is a sectional view of a second embodiment of the present invention, and FIG. 3 is a sectional view of a conventional PN junction diode. DESCRIPTION OF SYMBOLS 1 ... P type Si substrate, 2 ... Field oxide film, 3 ... Interlayer insulating film, 4 ... Side oxide film, 5,9 ... P type impurity diffusion layer, 6 ... N type impurity diffusion layer, 7 ... N-type buried polysilicon, 8 ... Al wiring, 10 ... P-type buried polysilicon, 11, 11a ... thin oxide film.

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】一導電型半導体基板の表面の所定領域にエ
ッチングにより形成された凹部と、 前記凹部の側壁に形成された絶縁膜と、 前記絶縁膜に自己整合的に、前記凹部の底部の前記半導
体基板に形成された一導電型不純物拡散層と、 前記凹部に埋込まれた逆導電型ポリシリコンと、 前記一導電型不純物拡散層より浅い接合の深さを有し
て、前記逆導電型ポリシリコンからの熱拡散により、該
一導電型不純物拡散層の表面に形成された逆導電型不純
物拡散層とを有することを特徴とする半導体装置。A concave portion formed by etching in a predetermined region on a surface of the one-conductivity-type semiconductor substrate; an insulating film formed on a side wall of the concave portion; and a self-aligned bottom surface of the concave portion. An impurity diffusion layer of one conductivity type formed in the semiconductor substrate; polysilicon of an opposite conductivity type buried in the recess; and a junction depth shallower than the impurity diffusion layer of the one conductivity type; And a reverse conductivity type impurity diffusion layer formed on the surface of the one conductivity type impurity diffusion layer by thermal diffusion from the type polysilicon. 【請求項２】前記凹部から離れた前記一導電型半導体基
板の表面の第２の所定領域に、エッチングにより形成さ
れた第２の凹部と、 前記第２の凹部の側壁に形成された第２の絶縁膜と、 前記第２の凹部に埋込まれた一導電型ポリシリコンと、 前記第２の絶縁膜に自己整合的に、前記一導電型ポリシ
リコンからの熱拡散により、前記第２の凹部の底部の前
記半導体基板に形成された第２の一導電型不純物拡散層
とを有することを特徴とする請求項１記載の半導体装
置。2. A second concave portion formed by etching in a second predetermined region on a surface of the one conductivity type semiconductor substrate away from the concave portion, and a second concave portion formed on a side wall of the second concave portion. An insulating film of one conductivity type embedded in the second concave portion, and a second conductive film self-aligned with the second insulating film by heat diffusion from the one conductivity type polysilicon to form the second conductive polysilicon. 2. The semiconductor device according to claim 1, further comprising a second one-conductivity-type impurity diffusion layer formed on the semiconductor substrate at a bottom of the recess.