JP2924575B2 - マイクロプロセッサ - Google Patents

マイクロプロセッサ

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JP2924575B2
JP2924575B2 JP5150467A JP15046793A JP2924575B2 JP 2924575 B2 JP2924575 B2 JP 2924575B2 JP 5150467 A JP5150467 A JP 5150467A JP 15046793 A JP15046793 A JP 15046793A JP 2924575 B2 JP2924575 B2 JP 2924575B2
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淳一 高橋
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  • Test And Diagnosis Of Digital Computers (AREA)
  • Microcomputers (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、マクロ命令記憶手段を
内蔵するマイクロプロセッサに関し、特にキャッシュメ
モリの自己診断方式に関する。
【０００２】
【従来の技術】キャッシュメモリを内蔵したマイクロプ
ロセッサにおいて、キャッシュメモリの診断機能を実現
した従来例（特開昭５７−９４９９１）を、図６を用い
て説明する。
【０００３】図６はアドレス４０３と、前記アドレス４
０３の上位ビット群であるインデックス部２２１を入力
とし、インデックスアドレス２２４を出力するアドレス
トランスファー１５１と、前記アドレス・トランスファ
ー１５１の状態を制御する診断モード要求信号２２３
と、前記アドレス４０３の下位ビット群であるタグアド
レス２２２によってアクセスされる命令キャッシュユニ
ット１０１と、書き込みデータ４０４と主記憶メモリ４
０５と外部データバス４０１の値を選択し、タグＲＡＭ
・入力信号２２５とデータＲＡＭ・入力信号２２６とし
て出力する第１のセレクター１５２と、前記第１のセレ
クター１５２の選択を制御するアクセスエリア選択信号
３４１、診断モードアクティブ信号３４２と、前記アク
セスエリア選択信号３４１と診断モードアクティブ信号
３４２を出力する制御レジスター１５４と、前記タグＲ
ＡＭ・入力信号２２５と前記インデックスアドレス２２
４を入力とし、タグＲＡＭ・出力信号２２７を出力する
タグＲＡＭ部１１４と、前記データＲＡＭ・入力信号２
２６を入力とし、データＲＡＭ・出力信号２２８を出力
するデータＲＡＭ１１１と、前記タグＲＡＭ・出力信号
２２７と前記インデックスアドレス２２４を入力とする
比較器１１８と、前記比較器１１８の出力と前記診断モ
ードアクティブ信号３４２を入力とし、キャッシュヒッ
ト信号３１３を発生するＯＲゲート１５５と、前記タグ
ＲＡＭ・出力信号２２７と前記データＲＡＭ・出力信号
２２８と前記主記憶メモリ４０５の値を選択し、前記外
部データバス４０１へ出力する第２のセレクター１５３
と、前記第２のセレクター１５３の選択を制御する前記
キャッシュヒット信号３１３、前記アクセスエリア選択
信号３４１から構成されている。
【０００４】前記命令キャッシュユニット１０１は、タ
グＲＡＭ部１１４とデータＲＡＭ１１１から構成されて
おり、書き込みモードの時には、前記タグアドレス２２
２で指定されたアドレスへ前記インデックスアドレス２
２４、あるいは前記タグＲＡＭ・入力信号２２５の値を
前記タグＲＡＭ部１１４へ書き込むと同時に、前記デー
タＲＡＭ・入力信号２２６の値を前記データＲＡＭ１１
１へ書き込む。
【０００５】また読み出しモードの時には、前記タグア
ドレス部２２２で指定されたアドレスの記憶内容を、前
記タグＲＡＭ・出力信号２２７および前記データＲＡＭ
・出力信号２２８として出力する。
【０００６】前記第１のセレクター１５２は、前記アク
セスエリア選択信号３４１によって前記タグＲＡＭ・入
力信号２２５と前記データＲＡＭ・入力信号２２６を出
力先として選択し、前記診断モードアクティブ信号３４
２がアクティブの場合には前記書き込みデータ４０４の
値を、アクティブでない場合には前記主記憶メモリ４０
５あるいは外部データバス４０１の値を出力する。
【０００７】前記第２のセレクター１５３は、前記キャ
ッシュヒット信号３１３がインアクティブの場合には、
前記主記憶メモリ４０５の値を入力とし前記外部データ
バス４０１へ出力する。前記キャッシュヒット信号３１
３がアクティブの場合には、前記アクセスエリア選択信
号３４１によって前記タグＲＡＭ・出力信号２２７と前
記データＲＡＭ・出力信号２２８の値を選択し、前記外
部データバス４０１へ出力する。
【０００８】前記診断モード要求信号２２３がノンアク
ティブの場合には、前記アドレストランスファー１５１
へ入力されたインデックス部２２１はインデックスアド
レス２２４として出力されるが、前記診断モード要求信
号２２３がアクティブの場合には、前記インデックスア
ドレス２２４はハイインピーダンス状態となる。
【０００９】命令キャッシュの診断モードでは、前記診
断モード要求信号２２３がアクティブとなるので前記イ
ンデックスアドレス２２４はハイインピーダンス状態と
なり、前記命令キャッシュユニット１０１は、前記タグ
アドレス２２２によってのみアクセスが可能となる。
【００１０】また、前記診断モードアクティブ信号３４
２をアクティブにするように前記制御レジスター１５４
を設定する事によって、前記キャッシュヒット信号３１
３が常にアクティブ状態となる。
【００１１】従って、前記命令キャッシュユニット１０
１のどの部分を診断するかに応じて前記制御レジスター
１５４を制御することにより、前記命令キャッシュユニ
ット１０１が読み出しモードの時には、前記タグアドレ
ス２２２で指定したアドレスの記憶内容を、前記外部デ
ータバス４０１へ出力することが出来る。
【００１２】また、前記命令キャッシュユニット１０１
が書き込みモードの時には、所望のデータを前記書き込
みデータ４０４へ設定する事によって、前記タグアドレ
ス２２２で指定したアドレスへ前記書き込みデータ４０
４の値を書き込むことが出来る。
【００１３】こうして従来例によれば、キャッシュメモ
リに対して通常のメモリと同様に書き込み、読み出しが
可能になるため、キャッシュメモリの診断機能を容易に
実現することが出来る。
【００１４】
【発明が解決しようとする課題】上述した従来の技術を
用いてキャッシュメモリの自己診断を行うには、前記制
御レジスタを制御する手段と、前記第１のセレクターへ
所望のデータを供給するためのデータアクセス手段と、
前記キャッシュメモリの自己診断を行うためのプログラ
ムを内蔵した制御記憶手段と、前記自己診断プログラム
を実行するためのＣＰＵが必要となる。
【００１５】また、前記キャッシュメモリは通常のＲＡ
Ｍと同様にデータアクセスが可能なため、前記キャッシ
ュメモリの自己診断プログラムを実行するＣＰＵの命令
語と同じコードをテストデータとして使えない欠点があ
る。
【００１６】
【課題を解決する手段】ＲＡＭの検査マイクロプログラ
ムを格納する制御記憶手段と、前記制御記憶手段の出力
を入力とするデコード手段と、プリフェッチポインター
（ＰＦＰ）と、実行ユニット（ＥＸＵ）中の第１のロー
カルデータバスの値を保持している第１のラッチと、前
記ＰＦＰの値と前記第１のラッチの値を選択し内部アド
レスバスへ出力するバス選択手段と、前記バス選択手段
の選択を制御する第１のフリップフロップ（ＦＦ）と、
前記第１のＦＦの状態を制御する前記デコード手段の出
力である第１の制御信号と、前記第１のローカルデータ
バスを入力とし第２のローカルデータバスへ演算結果を
出力する演算器と、前記演算器の演算を制御する前記デ
コード手段の出力である第２の制御信号と、前記第２の
ローカルデータバスの値を保持する第２のラッチと、外
部データバスの値を保持する第３のラッチと、前記第２
のラッチの保持する値と前記第３のラッチの保持する値
を選択し第３のローカルデータバスへ出力する第１のセ
レクターと、前記第１のセレクターの選択を制御する第
２のＦＦと、前記第２のＦＦの状態を制御する前記デコ
ード手段の出力である第３の制御信号と、前記第３のロ
ーカルデータバスの値と前記外部データバスの値を選択
する第２のセレクターと、前記第２のセレクターの選択
を制御する第３のＦＦと、前記第３のＦＦの状態を制御
する前記デコード手段の出力である第４の制御信号と、
前記第２のセレクターで選択された値を前記第１のロー
カルデータバスへ出力する第４のラッチと、前記内部ア
ドレスバスによってアドレッシングされるマクロ命令記
憶手段と、前記内部アドレスバスの値と前記第３のロー
カルデータバスの値を選択し前記マクロ命令記憶手段へ
書き込む第３のセレクターと、前記第３のセレクターの
選択を制御する第４のＦＦと、前記第４のＦＦの状態を
制御する前記デコード手段の出力である第５の制御信号
を有する事を特徴とする。
【００１７】上記１のマイクロプロセッサにおいて、前
記マクロ命令記憶手段は、データメモリとタグメモリを
独立してリード／ライト可能なキャッシュメモリであ
り、データアクセスの際に前記データメモリと前記タグ
メモリの選択を制御する第５のＦＦと、前記第５のＦＦ
の状態を制御する前記デコード手段の出力である第６の
制御信号を有する事を特徴とする。
【００１８】上記２のマイクロプロセッサにおいて、前
記ＲＡＭの検査マイクロプログラムのアルゴリズムとし
てマーチングテスト法を用いている事を特徴とする。
【００１９】
【実施例】次に本発明について図面を用いて説明する。
【００２０】図１は、本発明の１実施例のブロック図で
ある。
【００２１】図１を参照すると本実施例は、マイクロ命
令語を有するマイクロプログラムＲＯＭ（ＭＲＯＭ）１
０４と、前記ＭＲＯＭ１０４から出力されるマイクロ命
令語を保持するマイクロ命令バッファ１０３と、前記マ
イクロ命令バッファ１０３の出力をデコードする命令デ
コーダーユニット１０２と、インストラクションポイン
ターバスＩＰビット［３１−０］２０２を入力とし、イ
ンストラクションコードバスＩＣビット［３１−０］２
０１に対してデータアクセスを行う命令キャッシュユニ
ット１０１と、前記命令キャッシュユニット１０１のデ
ータアクセスを制御する前記命令デコーダーユニット１
０２の出力であるタグＲＡＭ・データバスセレクター制
御信号３０１、第１のトランスファー制御信号３０２、
第２のトランスファー制御信号３０３、第３のトランス
ファー制御信号３０４、有効化フラグ・アクセス制御信
号３０５、拡張エリア・アクセス制御信号３０６、デー
タＲＡＭ・アクセス制御信号３０７と、前記インストラ
クションポインターバスＩＰビット［３１−０］２０２
の値を入力として前記命令キャッシュユニット１０１の
エントリーアドレスを生成し、前記インストラクション
ポインターバスＩＰビット［３１−０］２０２へ出力す
るプリフェッチポインター１０６と、前記プリフェッチ
ポインター１０６と第１のローカルデータバスＲＤビッ
ト［３１−０］２０３の値を選択し、前記インストラク
ションポインターバスＩＰビット［３１−０］２０２へ
出力するバスレジスター１０５と、前記バスレジスター
１０５の状態を保持しているフリップフロップを制御す
る前記命令デコーダーユニット１０２の出力であるバス
レジスタ制御信号３０８と、前記第１のローカルデータ
バスＲＤビット［３１−０］２０３の値を入力とし第２
のローカルデータバスＲＤビット［３１−０］２０４へ
演算結果を出力する演算ユニット１０７と、前記演算ユ
ニット１０７の演算を制御する前記命令デコーダーユニ
ット１０２の出力である演算結果出力ラッチ制御信号３
０９、演算制御信号３１０、テンポラリーレジスタファ
イル制御信号３１１、データ生成手段制御信号３１２
と、前記インストラクションコードバスＩＣビット［３
１−０］２０１と前記第２のローカルデータバスＲＤビ
ット［３１−０］２０４と外部データバス４０１の値を
選択し、前記インストラクションコードバスＩＣビット
［３１−０］２０１あるいは前記第１のローカルデータ
バスＲＤビット［３１−０］２０３へ出力するデータ制
御ユニット１０８と、前記データ制御ユニット１０８の
選択を制御する前記命令デコーダーユニット１０２の出
力である第１のデータセレクター制御信号３１３、第２
のデータセレクター制御信号３１４から構成されてい
る。
【００２２】命令キャッシュユニット１０１のブロック
図を図２に示す。
【００２３】この図から命令キャッシュユニット１０１
は、インストラクションポインターバスＩＰビット［９
−２］２１０を入力とするデータＲＡＭ・アドレスデコ
ーダー１１０と、３２ビット長のマクロ命令語を有し、
前記データＲＡＭ・アドレスデコーダー１１０によりア
ドレッシングされるデータＲＡＭ１１１と、前記データ
ＲＡＭ１１１から出力されるデータＲＡＭ・入出力バス
ＤＢビット［３１−０］２１３を入力とし、前記インス
トラクションコードバスＩＣビット［３１−０］２０１
に対するデータアクセスを制御するデータＲＡＭ・アク
セス手段１１２と、前記データＲＡＭ・アクセス手段１
１２を制御する前記データＲＡＭ・アクセス制御信号３
０７と、前記インストラクションポインターバスＩＰビ
ット［９−３］２１１を入力とするタグＲＡＭ部・アド
レスデコーダー１１３と、２７ビット長のタグデータを
有し、前記タグＲＡＭ部・アドレスデコーダー１１３に
よりアドレッシングされるタグＲＡＭ部１１４と、前記
タグＲＡＭ部１１４から出力されるタグＲＡＭ・データ
バスＴＤビット［２７−２４］２１４を入力とし、前記
インストラクションコードバスＩＣビット［２７−２
４］２１５に対するデータアクセスを制御する拡張エリ
ア・アクセス手段１１５と、前記拡張エリア・アクセス
手段１１５を制御する前記拡張エリア・アクセス制御信
号３０６と、前記タグＲＡＭ部１１４から出力されるタ
グＲＡＭ・データバスＴＤビット［２３−２２］２１６
を入力とし、前記インストラクションコードバスＩＣビ
ット［２３−２２］２１７に対するデータアクセスを制
御する有効化フラグ・アクセス手段１１６と、前記有効
化フラグ・アクセス手段１１６を制御する前記有効化フ
ラグ・アクセス制御信号３０５と、前記タグＲＡＭ部１
１４から出力されるタグＲＡＭ・データバスＴＤビット
［２１−０］２１８とインストラクションポインターバ
スＩＰビット［３１−１０］２１２を入力とする比較器
１１８と、前記比較器１１８の出力と前記有効化フラグ
・アクセス手段１１６の出力を入力とし、キャッシュヒ
ット信号３１３を発生するＡＮＤゲート１１７と、前記
インストラクションコードバスＩＣビット［２１−０］
２１９と前記インストラクションポインターバスＩＰビ
ット［３１−１０］２１２の値を選択し前記タグＲＡＭ
・データバスＴＤビット［２１−０］２１８へ出力する
タグＲＡＭデータバス・セレクター１２２と、前記タグ
ＲＡＭ・データバスセレクター１２２の状態を保持して
いるフリップフロップを制御する前記タグＲＡＭ・デー
タバスセレクター制御信号３０１と、前記タグＲＡＭ・
データバスＴＤビット［２１−０］２１８の前記比較器
１１８への経路を遮断する第１のトランスファー１１９
と、前記第１のトランスファー１１９を制御する前記第
１のトランスファー制御信号３０２と、前記タグＲＡＭ
・データバスＴＤビット［２１−０］２１８の値を前記
インストラクションコードバスＩＣビット［３１−０］
３０１へ出力する事を抑制する第２のトランスファー１
２０と、前記第２のトランスファー１２０を制御する前
記第２のトランスファー制御信号３０３と、前記インス
トラクションポインターＩＰビット［３１−１０］２１
２の前記比較器１１８への経路を遮断する第３のトラン
スファー１２１と、前記第３のトランスファー１２１を
制御する前記第３のトランスファー制御信号３０４から
構成されている。
【００２４】前記タグＲＡＭ部１１４は、読み出しモー
ドの時には前記インストラクションポインターバスＩＰ
ビット［９−３］２１１で指定したアドレスの記憶内容
をビット［２７−２４］フィールド、ビット［２３−２
２］フィールド、ビット［２１−０］フィールドに３分
割し、ビット［２７−２４］フィールドを拡張エリアと
して前記タグＲＡＭ・データバスＴＤビット［２７−２
４］２１４へ、ビット［２３−２２］フィールドを有効
化フラグとして前記タグＲＡＭ・データバスＴＤビット
［２３−２２］２１６へ、ビット［２１−０］フィール
ドをタグとして前記タグＲＡＭ・データバスＴＤビット
［２１−０］２１８へ出力する。また書き込みモードの
時には、前記タグＲＡＭ・データバスＴＤビット［２７
−２４］２１４と前記タグＲＡＭ・データバスＴＤビッ
ト［２３−２２］２１６と前記タグＲＡＭ・データバス
ＴＤビット［２１−０］２１８の値を、前記インストラ
クションポインターバスＩＰビット［９−３］２１１で
指定したアドレスへ書き込む機構を有する。
【００２５】命令キャッシュの診断モードにおいて、前
記タグＲＡＭ部１１４の任意のアドレスへ任意のデータ
を書き込む場合には、前記インストラクションポインタ
ーバスＩＰビット［９−３］２１１へアクセスすべきア
ドレスを設定し、前記インストラクションコードバスＩ
Ｃビット［３１−０］２０１へ書き込みデータを設定し
た後、前記第１のトランスファー制御信号３０２によっ
て第１のトランスファー１１９を遮断し、前記第３のト
ランスファー制御信号３０４によって第３のトランスフ
ァー１２１を遮断して前記タグＲＡＭデータバス・セレ
クター制御信号３０１により前記インストラクションコ
ードバスＩＣビット［２１−０］２１９の値を、前記タ
グＲＡＭ・データバスＴＤビット［２１−０］２１８へ
出力する。それと同時に前記有効化フラグ・アクセス制
御信号３０５により前記インストラクションコードバス
ＩＣビット［２３−２２］２１７の値を、前記タグＲＡ
Ｍ・データバスＴＤビット［２３−２２］２１６へ出力
し、前記拡張エリア・アクセス制御信号３０６により前
記インストラクションコードバスＩＣビット［２７−２
４］２１５の値を、前記タグＲＡＭ・データバスＴＤビ
ット［２７−２４］２１４へ出力することによって所望
のアドレスへ前記インストラクションコードバスＩＣビ
ット［３１−０］２０１の値を書き込むことが出来る。
なおデータの書き込みに際しては、インストラクション
コードバスＩＣビット［３１−０］２０１のビット［３
１−２８］フィールドは無視される。
【００２６】また前記タグＲＡＭ部１１４の任意のアド
レスから記憶内容を読み出す場合には、所望のアドレス
を前記インストラクションポインターバスＩＰビット
［９−３］２１１へ設定した後、前記第１のトランスフ
ァー制御信号３０２によって前記第１のトランスファー
１１９を導通状態とし、前記第２のトランスファー制御
信号３０３により前記第２のトランスファーも導通状態
にする。そして前記第３のトランスファー制御信号３０
４により前記第３のトランスファーを遮断することによ
って前記所望のアドレスの記憶内容のビット［２１−
０］フィールドが前記タグＲＡＭ・データバスＴＤビッ
ト［２１−０］２１８へ出力される。それと同時に、前
記有効化フラグ・制御信号３０５により前記所望のアド
レスの記憶内容のビット［２３−２２］フィールドが前
記タグＲＡＭ・データバスＴＤビット［２３−２２］２
１６へ出力され、前記拡張エリア・制御信号３０６によ
り前記所望のアドレスの記憶内容のビット［２７−２
４］フィールドが前記タグＲＡＭ・データバスＴＤビッ
ト［２７−２４］２１４へ出力される。従って上記の動
作により前記所望のアドレスの記憶内容を前記インスト
ラクションコードバスＩＣビット［３１−０］２０１へ
出力できる。なお読み出しの際には、前記インストラク
ションコードバスＩＣビット［３１−０］２０１のビッ
ト［３１−２８］フィールドは、コード“０００
０(2) ”で補われる。
【００２７】次に前記データＲＡＭ１１１の任意のアド
レスへ任意のデータを書き込む場合には、前記タグＲＡ
Ｍ１１４と同様に前記インストラクションポインターバ
スＩＰビット［９−２］２１０へアクセスすべきアドレ
スを設定し、前記インストラクションコードバスＩＣビ
ット［３１−０］２０１へ書き込みデータを設定した
後、前記データＲＡＭ・アクセス制御信号３０７によっ
て前記インストラクションコードバスＩＣビット［３１
−０］２０１の値を前記所望のアドレスへ書き込むこと
が出来る。
【００２８】また、前記データＲＡＭ１１１の任意のア
ドレスから記憶内容を読み出す際には、所望のアドレス
を前記インストラクションポインターバスＩＰビット
［９−２］２１０へ設定し、前記データＲＡＭ・アクセ
ス制御信号３０７によって前記所望のアドレスの記憶内
容のビット［３１−０］フィールドが前記インストラク
ションコードバスＩＣビット［３１−０］２０１へ出力
される。
【００２９】なお前記データＲＡＭ１１１は、１エント
リーのタグに対して６４ビット長のデータ記憶領域を割
り当てるために、インストラクションポインターバスＩ
Ｐビット［２］をオフセット信号として用いているが、
詳細は省略する。
【００３０】次に演算ユニット１０７のブロック図を図
３に示す。
【００３１】この図から演算ユニット１０７は、前記第
１のローカルデータバスＲＤビット［３１−０］２０３
と前記第２のローカルデータバスＲＤビット［３１−
０］２０４を選択して、前記データ生成手段制御信号３
１２によって生成した３２ビット長のデータを出力する
データ生成手段１３４と、前記第２のローカルデータバ
スＲＤビット［３１−０］２０４を入力とし前記第１の
ローカルデータバスＲＤビット［３１−０］２０３に対
してデータアクセスを行う作業用レジスタＷＲ１３３
と、演算結果出力信号３２０と前記第１のローカルデー
タバスＲＤビット［３１−０］２０３と前記第２のロー
カルデータバスＲＤビット［３１−０］２０４の値を選
択して保持し、前記保持した値を第１の演算データ信号
３２２、第２の演算データ信号３２３、前記第１のロー
カルデータバスＲＤビット［３１−０］２０３、あるい
は前記第２のローカルデータバスＲＤビット［３１−
０］２０４として出力するテンポラリーレジスタファイ
ルＴＲ１３２と、前記テンポラリーレジスタファイルＴ
Ｒ１３２の選択を制御するテンポラリーレジスタファイ
ル制御信号３１１と、前記第１の演算データ信号３２２
と前記第２の演算データ信号３２３を入力として算術・
論理演算を行った結果を前記演算結果出力信号３２０と
して出力し、それと同時に前記演算結果のステータスを
示すフラグステータス信号３２１を出力するＡＬＵ１３
１と、前記ＡＬＵ１３１の演算を制御する前記演算制御
信号３０９と、前記ローカルデータバスＲＤビット［３
１−０］２０３と前記ローカルデータバスＲＤビット
［３１−０］２０４を選択して、ラッチされた前記演算
結果出力信号３２０の値を出力する演算結果出力ラッチ
１３０と、前記演算結果出力ラッチ１３０の選択を制御
する前記演算結果出力ラッチ制御信号３０９から構成さ
れている。
【００３２】また前記テンポラリーレジスタファイルＴ
Ｒ１３２は、３２ビット長の第１のテンポラリーレジス
タＴＲ１３５と第２のテンポラリーレジスタＴＲ１３６
を有しており、前記第１のテンポラリーレジスタＴＲ１
３５と第２のテンポラリーレジスタＴＲ１３６の選択
は、前記テンポラリーレジスタファイル制御信号３１１
によって制御される。
【００３３】図４は、データ制御ユニット１０８のブロ
ック図を示している。
【００３４】この図からデータ制御ユニット１０８は、
前記インストラクションコードバスＩＣビット［３１−
０］２０１と外部データバス４０１の値を選択し、オペ
ランドリードデータ信号３３０として出力する第１のデ
ータセレクター１４１と、前記第１のデータセレクター
１４１の状態を保持しているフリップフロップを制御す
る前記第１のデータセレクター制御信号３１３と、前記
オペランドリードデータ信号３３０の値をラッチし、前
記第１のローカルデータバスＲＤビット［３１−０］２
０３へ出力するオペランドリードレジスターＯＰＲ１４
０と、前記第２のローカルデータバスＲＤビット［３１
−０］２０４の値をラッチし、オペランドライトデータ
信号３３２として出力するオペランドライトレジスター
ＯＰＷ１４３と、前記オペランドライトデータ信号３３
２の値を前記外部データバス４０１へ出力する出力手段
１４４と、前記外部データバス４０１の値をラッチし、
インストラクションコード信号３３１として出力するイ
ンストラクションコードフェッチレジスターＩＣＦ１４
２と、前記インストラクションコード信号３３１と前記
オペランドライトデータ信号３３２の値を選択し、前記
インストラクションコードバスＩＣビット［３１−０］
２０１へ出力する第２のデータセレクター１４５と、前
記第２のデータセレクター１４５の状態を保持している
フリップフロップを制御する前記第２のデータセレクタ
ー制御信号３１４から構成されている。
【００３５】命令キャッシュの診断モードに於て、テス
トデータを前記命令キャッシュユニット１０１へ書き込
む場合には、前記第２のローカルデータバスＲＤビット
［３１−１］２０４へ出力された前記テストデータを前
記オペランドライトレジスターＯＰＷ１４３でラッチ
し、前記第２のデータセレクター制御信号３１４により
前記オペランドライトレジスターＯＰＷ１４３の値を選
択して前記インストラクションコードバスＩＣビット
［３１−０］２０１へ出力する。
【００３６】また、前記命令キャッシュユニット１０１
からテストデータを読み込む場合には、前記第１のデー
タセレクター制御信号３１３によって前記第１のデータ
セレクター１４１を制御し、前記インストラクションコ
ードバスＩＣビット［３１−０］２０１へ出力された前
記テストデータを、前記オペランドリード・データ信号
３３０として出力する。前記テストデータは、前記オペ
ランドリードレジスターＯＰＲ１４０でラッチされ、前
記第１のローカルデータバスＲＤビット［３１−０］２
０４へ出力される。
【００３７】前記バスレジスター１０５は、前記プリフ
ェッチポインター１０６と前記第１のローカルデータバ
スＲＤビット［３１−０］２０３の値を選択し、前記イ
ンストラクションポインターバスＩＰビット［３１−
０］２０２へ出力するラッチから構成されている。
【００３８】命令キャッシュ診断モードでは、前記演算
ユニット１０７で生成したアドレスを前記命令キャッシ
ュユニット１０１のエントリーアドレスとするため、前
記バスレジスター１０５は前記第１のローカルデータバ
スＲＤビット［３１−０］２０３の値を保存する。
【００３９】前記ＭＲＯＭ１０４は、前記命令キャッシ
ュユニット１０１を検査するためのマイクロプログラム
を内蔵し、命令キャッシュの診断モードの時に前記検査
マイクロプログラムを前記マイクロ命令バッファ１０３
へ出力する。
【００４０】前記命令デコーダーユニット１０２は、前
記マイクロ命令バッファ１０３で保持されたマイクロ命
令語をデコードし、前記タグＲＡＭデータバス・セレク
ター制御信号３０１、前記第１のトランスファー制御信
号３０２、前記第２のトランスファー制御信号３０３、
前記第３のトランスファー制御信号３０４、前記有効化
フラグ・アクセス制御信号３０５、前記拡張エリア・ア
クセス制御信号３０６、前記データＲＡＭ・アクセス制
御信号３０７、前記バスセレクター制御信号３０８、前
記演算結果出力ラッチ制御信号３０９、前記演算制御信
号３１０、前記テンポラリーレジスタファイル制御信号
３１１、前記データ生成手段制御信号３１２、前記第１
のデータセレクター制御信号３１３、前記第２のデータ
セレクター制御信号３１４を出力する機能を有してい
る。
【００４１】本実施例では、マーチングテスト法により
前記命令キャッシュユニット１０１を検査するためのマ
イクロプログラムを、前記ＭＲＯＭ１０４に内蔵してい
る。図５は、前記ＭＲＯＭ１０４に内蔵された前記マイ
クロプログラムにより前記命令キャッシュユニット１０
１のマーチングテストを行うための手順をフローチャー
トで示したものである。命令キャッシュ診断モードで実
行される診断手順を図５（ａ）を用いて説明する。
【００４２】初めに前記データＲＡＭ１１１と前記タグ
ＲＡＭ部１１４の初期化を行う。
【００４３】データＲＡＭアクセス宣言１では、前記デ
ータＲＡＭ１１１へデータを書き込めるように前記デー
タＲＡＭ・アクセス制御信号３０７を出力し、前記デー
タＲＡＭ１１１のアドレスの上限値（本実施例では、Ｆ
Ｆ(16)）をエントリーアドレスとして前記第１のテンポ
ラリーレジスタＴＲ１３５に設定した後クリアー・サブ
ルーチンを呼び出す。
【００４４】前記クリアー・サブルーチンでは、図５
（ｂ）に示したように前記第１のテンポラリーレジスタ
ＴＲ１３５の値が示すエントリーアドレスへ前記データ
生成手段１３４で生成したコード“００００００００
(16)”を書き込む。その後前記ＡＬＵ１３１で前記第１
のテンポラリーレジスタＴＲ１３５の値がコード“００
００００００(16)”か比較し、前記ＡＬＵ１３１から出
力される前記演算結果ステータス信号３２１によって前
記第１のテンポラリーレジスタＴＲ１３５の値がコード
“００００００００(16)”の場合には、サブルーチンか
ら復帰し、それ以外の場合には前記第１のテンポラリー
レジスタＴＲ１３５の値を１デクリメントして上記クリ
アサブルーチンを繰り返す。
【００４５】タグＲＡＭ部アクセス宣言１では、前記デ
ータＲＡＭアクセス宣言１と同様に前記タグＲＡＭ部１
１４へデータを書き込めるように前記第１のトランスフ
ァー制御信号３０２、前記第２のトランスファー制御信
号３０３、前記第３のトランスファー制御信号３０４、
前記有効化フラグ・アクセス制御信号３０５、前記拡張
エリア・アクセス制御信号３０６を出力して、前記タグ
ＲＡＭ部１１４のアドレスの上限値（本実施例では、７
Ｆ(16)）をエントリーアドレスとして前記第１のテンポ
ラリーレジスタＴＲ１３５に設定した後、クリアー・サ
ブルーチンを呼び出す。
【００４６】データＲＡＭアクセス宣言２では、前記デ
ータＲＡＭ１１１へデータを書き込めるように前記デー
タＲＡＭ・アクセス制御信号３０７を出力する。
【００４７】次に書き込むべきテストデータ（コード
“５５５５５５５５(16)”）を前記データ生成手段１３
４で生成し、前記第１のテンポラリーレジスタＴＲ１３
５へ転送した後マーチングテスト・サブルーチンを呼び
出す。
【００４８】前記マーチングテスト・サブルーチンで
は、図５（ｃ）に示したようにエントリアドレスを保持
する前記作業用レジスタＷＲ１３３をコード“００００
００００(16)”で初期化し、前記エントリーアドレスか
ら読みだした記憶内容を、前記第２のテンポラリーレジ
スタＴＲ１３６へ転送する。前記ＡＬＵ１３１により前
記第２のテンポラリーレジスタＴＲ１３６の値がコード
“００００００００(16)”か比較し、コード“００００
００００(16)”でない場合には前記外部データバス４０
１へエラーコードを出力し、命令キャッシュ診断モード
を終了する。前記第２のテンポラリーレジスタＴＲ１３
６の値がコード“００００００００(16)”の時には、前
記作業用レジスターＷＲ１３３の値が示すエントリーア
ドレスへ前記第１のテンポラリーレジスタＴＲ１３５の
値を書き込む。
【００４９】次に前記作業用レジスタＷＲ１３３の値が
示すエントリーアドレスから記憶内容を読みだし、前記
ＡＬＵ１３１で前記第１のテンポラリーレジスタＴＲ１
３５の値との排他的論理和（ＸＯＲ）をとる。その結果
がコード“００００００００(16)”である場合は、前記
作業用レジスタＷＲ１３３の値を４インクリメントし、
コード“０００００４００(16)”になるまでマーチング
テスト・サブルーチンを繰り返す。また、ＸＯＲを取っ
た結果がコード“００００００００(16)”でない場合に
は、前記外部データバス４０１へエラーコードを出力し
命令キャッシュ診断モードを終了する。
【００５０】引続きテストデータ（コード“ＡＡＡＡＡ
ＡＡＡ(16)”）を前記データ生成手段１３４で生成し、
前記第１のテンポラリーレジスタＴＲ１３５へ転送した
後マーチングテスト・サブルーチンを呼び出し、検査を
継続する。
【００５１】前記マーチングテスト・サブルーチン内で
のエラーが発生しなかった場合には、タグＲＡＭアクセ
ス宣言２によって前記タグＲＡＭ部１１４へデータが書
き込めるように、前記第１のトランスファー制御信号３
０２、前記第２のトランスファー制御信号３０３、前記
第３のトランスファー制御信号３０４、前記有効化フラ
グ・アクセス制御信号３０５、前記拡張エリア・アクセ
ス制御信号３０６を出力して、前述したデータＲＡＭ１
１１のテスト手段と同様にマーチングテストを行う。
【００５２】上記のエラーが発生しなかった場合には正
常終了コードを前記外部データバス４０１へ出力し前記
命令キャッシュユニット１０１の自己診断を終了する。
【００５３】
【発明の効果】以上述べたように本発明は、命令キャッ
シュメモリのエントリーアドレスを直接指示する制御手
段と、命令キャッシュの内容をデータとして読み書きす
るパスとデータ生成手段を有することにより、命令キャ
ッシュの自己診断をマイクロプログラムで行うことが可
能となる。
【００５４】また、本発明により付加回路を必要としな
いだけでなく、ＣＰＵの命令語に関わらず任意のテスト
データで診断を行えるという効果がある。
【図面の簡単な説明】
【図１】本発明実施例のブロック図。
【図２】実施例の命令キャッシュユニットのブロック
図。
【図３】実施例の演算ユニットのブロック図。
【図４】実施例のデータ制御ユニットのブロック図。
【図５】実施例の命令キャッシュユニット自己診断手順
のフローチャート。
【図６】従来例のキャッシュメモリ自己診断方式のブロ
ック図。
【符号の説明】
１０１ 命令キャッシュユニット １０２ 命令デコーダーユニット １０３ マイクロ命令バッファ １０４ ＭＲＯＭ １０５ バスレジスター １０６ プリフェッチポインター １０７ 演算ユニット １０８ データ制御ユニット １１０ データＲＡＭ・アドレスデコーダー １１１ データＲＡＭ １１２ データＲＡＭ・アクセス手段 １１３ タグＲＡＭ・アドレスデコーダー １１４ タグＲＡＭ部 １１５ 拡張エリア・アクセス手段 １１６ 有効化フラグ・アクセス手段 １１７ ＡＮＤゲート １１８ 比較器 １１９ 第１のトランスファー １２０ 第２のトランスファー １２１ 第３のトランスファー １２２ タグＲＡＭ・データバスセレクター １３０ 演算結果出力ラッチ １３１ ＡＬＵ １３２ テンポラリーレジスタファイル（ＴＲ） １３３ 作業用レジスタ（ＷＲ） １３４ データ生成手段 １３５ 第１のテンポラリーレジスタ（ＴＲ） １３６ 第２のテンポラリーレジスタ（ＴＲ） １４０ オペランドリードレジスタ（ＯＰＲ） １４１ 第１のデータセレクター １４２ インストラクションコード・フェッチレジス
タ（ＩＣＦ） １４３ オペランドライトレジスタ（ＯＰＷ） １４４ 出力手段 １５１ アドレストランスファー １５２ 第１のセレクター １５３ 第２のセレクター １５４ 制御レジスタ １５５ ＯＲゲート ２０１ インストラクションコードバスＩＣビット
［３１−０］ ２０２ インストラクションポインターバスＩＰビッ
ト［３１−０］ ２０３ 第１のローカルデータバスＲＤビット［３１
−０］ ２０４ 第２のローカルデータバスＲＤビット［３１
−０］ ２１０ インストラクションポインターバスＩＰビッ
ト［９−２］ ２１１ インストラクションポインターバスＩＰビッ
ト［９−３］ ２１２ インストラクションポインターバスＩＰビッ
ト［３１−１０］ ２１３ データＲＡＭ・入出力バスＤＢビット［３１
−０］ ２１４ タグＲＡＭ・データバスＴＤビット［２７−
２４］ ２１５ インストラクションコードバスＩＣビット
［２７−２４］ ２１６ タグＲＡＭ・データバスＴＤビット［２３−
２２］ ２１７ インストラクションコードバスＩＣビット
［２３−２２］ ２１８ タグＲＡＭ・データバスＴＤビット［２１−
０］ ２１９ インストラクションコードバスＩＣビット
［２１−０］ ２２１ インデックス部 ２２２ タグアドレス ２２３ 診断モード要求信号 ２２４ インデックスアドレス ２２５ タグＲＡＭ・入力信号 ２２６ データＲＡＭ・入力信号 ２２７ タグＲＡＭ・出力信号 ２２８ データＲＡＭ・出力信号 ３０１ タグＲＡＭデータバス・セレクター制御信号 ３０２ 第１のトランスファー制御信号 ３０３ 第２のトランスファー制御信号 ３０４ 第３のトランスファー制御信号 ３０５ 有効化フラグ・アクセス制御信号 ３０６ 拡張エリア・アクセス制御信号 ３０７ データＲＡＭ・アクセス制御信号 ３０８ バスレジスタ制御信号 ３０９ 演算結果出力ラッチ制御信号 ３１０ 演算制御信号 ３１１ テンポラリーレジスタファイル制御信号 ３１２ データ生成手段制御信号 ３１３ 第１のデータセレクター制御信号 ３１４ 第２のデータセレクター制御信号 ３２０ 演算結果出力信号 ３２１ フラグステータス信号 ３２２ 第１の演算データ信号 ３２３ 第２の演算データ信号 ３３０ オペランドリードデータ信号 ３３１ インストラクションコード信号 ３３２ オペランドライトデータ信号 ３４１ アクセスエリア選択信号 ３４２ 診断モードアクティブ信号 ４０１ 外部データバス ４０３ アドレス ４０４ 書き込みデータ ４０５ 主記憶メモリ

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 ＲＡＭの検査マイクロプログラムを格納
    する制御記憶手段と、 前記制御記憶手段の出力を入力とするデコード手段と、 プリフェッチポインター（ＰＦＰ）と、 実行ユニット（ＥＸＵ）中の第１のローカルデータバス
    の値を保持している第１のラッチと、 前記ＰＦＰの値と前記第１のラッチの値を選択し内部ア
    ドレスバスへ出力するバス選択手段と、 前記バス選択手段の選択を制御する第１のフリップフロ
    ップ（ＦＦ）と、前記第１のＦＦの状態を制御する前記
    デコード手段の出力である第１の制御信号と、 前記第１のローカルデータバスを入力とし第２のローカ
    ルデータバスへ演算結果を出力する演算器と、 前記演算器の演算を制御する前記デコード手段の出力で
    ある第２の制御信号と、 前記第２のローカルデータバスの値を保持する第２のラ
    ッチと、 外部データバスの値を保持する第３のラッチと、 前記第２のラッチの保持する値と前記第３のラッチの保
    持する値を選択し第３のローカルデータバスへ出力する
    第１のセレクターと、 前記第１のセレクターの選択を制御する第２のＦＦと、 前記第２のＦＦの状態を制御する前記デコード手段の出
    力である第３の制御信号と、 前記第３のローカルデータバスの値と前記外部データバ
    スの値を選択する第２のセレクターと、 前記第２のセレクターの選択を制御する第３のＦＦと、 前記第３のＦＦの状態を制御する前記デコード手段の出
    力である第４の制御信号と、 前記第２のセレクターで選択された値を前記第１のロー
    カルデータバスへ出力する第４のラッチと、 前記内部アドレスバスによってアドレッシングされるマ
    クロ命令記憶手段と、前記内部アドレスバスの値と前記
    第３のローカルデータバスの値を選択し前記マクロ命令
    記憶手段へ書き込む第３のセレクターと、 前記第３のセレクターの選択を制御する第４のＦＦと、 前記第４のＦＦの状態を制御する前記デコード手段の出
    力である第５の制御信号を有する事を特徴とするマイク
    ロプロセッサ。
  2. 【請求項２】 請求項１記載のマイクロプロセッサにお
    いて、 前記マクロ命令記憶手段は、データメモリとタグメモリ
    を独立してリード／ライト可能なキャッシュメモリであ
    り、 データアクセスの際に前記データメモリと前記タグメモ
    リの選択を制御する第５のＦＦと、 前記第５のＦＦの状態を制御する前記デコード手段の出
    力である第６の制御信号を有する事を特徴とするマイク
    ロプロセッサ。
  3. 【請求項３】 請求項２記載のマイクロプロセッサにお
    いて、 前記ＲＡＭの検査マイクロプログラムのアルゴリズムと
    してマーチングテスト法を用いている事を特徴とするマ
    イクロプロセッサ。
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