JP2924038B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2924038B2 JP2924038B2 JP2005509A JP550990A JP2924038B2 JP 2924038 B2 JP2924038 B2 JP 2924038B2 JP 2005509 A JP2005509 A JP 2005509A JP 550990 A JP550990 A JP 550990A JP 2924038 B2 JP2924038 B2 JP 2924038B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はCMOSトランジスタとバイポーラトランジスタ
とを同一半導体基板に形成した半導体装置に関し、特に
高耐圧MOSトランジスタを有する半導体装置に関する。
とを同一半導体基板に形成した半導体装置に関し、特に
高耐圧MOSトランジスタを有する半導体装置に関する。
従来、CMOSトランジスタとバイポーラトランジスタと
を同一半導体基板に形成した半導体装置（BiCMOS）は、
CMOSトランジスタの低消費電力動作とバイポーラトラン
ジスタの高速動作，高駆動能力とを同時に実現できるこ
のから、近年種々の試みがなされている。
を同一半導体基板に形成した半導体装置（BiCMOS）は、
CMOSトランジスタの低消費電力動作とバイポーラトラン
ジスタの高速動作，高駆動能力とを同時に実現できるこ
のから、近年種々の試みがなされている。
このようなBiCMOSに、高耐圧MOSトランジスタや２重
ゲート構造とMOSトランジスタからなる書き替え可能な
リードオンリーメモリ（EPROM）素子等を併せて構成す
ることが必要な場合がある。
ゲート構造とMOSトランジスタからなる書き替え可能な
リードオンリーメモリ（EPROM）素子等を併せて構成す
ることが必要な場合がある。
上述の半導体集積回路の一例の断面図を第４図に示
す。この半導体集積回路は、低耐圧のバイポーラトラン
ジスタ18,低耐圧Ｎ型MOSトランジスタ19,低耐圧Ｐ型MOS
トランジスタ22と、EPROM素子20,高耐圧Ｎ型トランジス
タMOS21,高耐圧Ｐ型MOSトランジスタ23とから構成され
ている。
す。この半導体集積回路は、低耐圧のバイポーラトラン
ジスタ18,低耐圧Ｎ型MOSトランジスタ19,低耐圧Ｐ型MOS
トランジスタ22と、EPROM素子20,高耐圧Ｎ型トランジス
タMOS21,高耐圧Ｐ型MOSトランジスタ23とから構成され
ている。
バイポーラトランジスタ18は、N+型埋込み層３を介し
てＰ型半導体基板１上に基られたＮ型エピタキシャル層
５に形成されている。N+型ポリシリコン9a,N+型拡散層1
3aによりコレクタ部が形成され、Ｐ型の活性ベース拡散
層12,P+型拡散層13によりベース部が形成され、N+型拡
散層13a,N+型ポリシリコンからなるエミッタ電極11によ
りエミッタ部が形成されている。８はフィールド酸化
膜、16は層間絶縁膜、17はアルミ電極である。
てＰ型半導体基板１上に基られたＮ型エピタキシャル層
５に形成されている。N+型ポリシリコン9a,N+型拡散層1
3aによりコレクタ部が形成され、Ｐ型の活性ベース拡散
層12,P+型拡散層13によりベース部が形成され、N+型拡
散層13a,N+型ポリシリコンからなるエミッタ電極11によ
りエミッタ部が形成されている。８はフィールド酸化
膜、16は層間絶縁膜、17はアルミ電極である。
低耐圧Ｎ型MOSトランジスタ19,EPROM素子20,高耐圧Ｎ
型MOSトランジスタ21は、P+型埋込み層４を介してＰ型
半導体基板１上に設けられたＮ型エピタキシャル層５内
にP+型埋込み層４と接続して設けられたＰ型ウエル６に
形成されている。トランジスタ19,素子20のソース・ド
レインおよびトランジスタ21のソースはN+型拡散層13a
により形成され、高耐圧Ｎ型MOSトランジスタ21のドレ
インはN+型拡散層13aおよびＰ型低濃度ドレイン15とか
ら形成されている。トランジスタ19,21のゲート電極はN
+型ポリシリコン９から形成され、EPROM素子20のゲート
電極はN+型ポリシリコン９からなるコントロールゲート
とフローティングゲート10とから形成されている。８は
フィールド酸化膜、16は層間絶縁膜、17はアルミ電極で
ある。
型MOSトランジスタ21は、P+型埋込み層４を介してＰ型
半導体基板１上に設けられたＮ型エピタキシャル層５内
にP+型埋込み層４と接続して設けられたＰ型ウエル６に
形成されている。トランジスタ19,素子20のソース・ド
レインおよびトランジスタ21のソースはN+型拡散層13a
により形成され、高耐圧Ｎ型MOSトランジスタ21のドレ
インはN+型拡散層13aおよびＰ型低濃度ドレイン15とか
ら形成されている。トランジスタ19,21のゲート電極はN
+型ポリシリコン９から形成され、EPROM素子20のゲート
電極はN+型ポリシリコン９からなるコントロールゲート
とフローティングゲート10とから形成されている。８は
フィールド酸化膜、16は層間絶縁膜、17はアルミ電極で
ある。
高耐圧Ｐ型MOSトランジスタ23,および低耐圧Ｐ型MOS
トランジスタ22は、N+型埋込み層３を介してＰ型半導体
基板１上に設けられたＮ型エピタキシャル層5,およびこ
のＮ型エピタキシャル層５内に設けられたＮ型ウエル７
に形成されている。トランジスタ22のソース・ドレイン
およびトランジスタ23のソースはP+型拡散層13から形成
され、トランジスタ23のドレインはP+型拡散層13および
Ｎ型低濃度ドレイン14とから形成されている。８はフィ
ールド酸化膜、16は層間絶縁膜、17はアルミ電極であ
る。
トランジスタ22は、N+型埋込み層３を介してＰ型半導体
基板１上に設けられたＮ型エピタキシャル層5,およびこ
のＮ型エピタキシャル層５内に設けられたＮ型ウエル７
に形成されている。トランジスタ22のソース・ドレイン
およびトランジスタ23のソースはP+型拡散層13から形成
され、トランジスタ23のドレインはP+型拡散層13および
Ｎ型低濃度ドレイン14とから形成されている。８はフィ
ールド酸化膜、16は層間絶縁膜、17はアルミ電極であ
る。
高耐圧MOSトランジスタ21,23は、EPROM素子20のため
の内部昇圧回路を含むプログラム系の回路に用いられ、
10〜25Vの電圧が印加される。この耐圧を確保するた
め、Ｎ型エピキシャル層５を厚く（例えば、３〜５μ
ｍ）する必要があるが、高耐圧MOSトランジスタ21,23を
作成した高耐圧部およびCMOSロジック回路や小信号回路
を作成した低耐圧部におけるＮ型エピタキシャル層５の
厚さは同一であり、本来厚いＮ型層を必要としない低耐
圧部のＮ型エピタキシャル層まで高耐圧MOSトランジス
タを共存させるため厚くなってしまう。
の内部昇圧回路を含むプログラム系の回路に用いられ、
10〜25Vの電圧が印加される。この耐圧を確保するた
め、Ｎ型エピキシャル層５を厚く（例えば、３〜５μ
ｍ）する必要があるが、高耐圧MOSトランジスタ21,23を
作成した高耐圧部およびCMOSロジック回路や小信号回路
を作成した低耐圧部におけるＮ型エピタキシャル層５の
厚さは同一であり、本来厚いＮ型層を必要としない低耐
圧部のＮ型エピタキシャル層まで高耐圧MOSトランジス
タを共存させるため厚くなってしまう。
低耐圧部のＮ型エピタキシャル層まで高耐圧MOSトラ
ンジスタを共存させるため厚くなることから、低耐圧ト
ランジスタの特性が大幅に低下する。特に、バイポーラ
トランジスタの高周波特性は著しく低下する。例えば、
遮断周波数ｆTが大きく低下し、バイポーラトランジス
タで構成したECL回路等の動作速度が遅くなる。
ンジスタを共存させるため厚くなることから、低耐圧ト
ランジスタの特性が大幅に低下する。特に、バイポーラ
トランジスタの高周波特性は著しく低下する。例えば、
遮断周波数ｆTが大きく低下し、バイポーラトランジス
タで構成したECL回路等の動作速度が遅くなる。
また、Ｎ型エピタキシャル層が厚いため、深いP+型素
子分離拡散層を必要とし、この拡散層の横方向への拡散
も大きくなることから、大きな分離領域を必要とし、ト
ランジスタ，素子等のサイズの微細が困難になる。
子分離拡散層を必要とし、この拡散層の横方向への拡散
も大きくなることから、大きな分離領域を必要とし、ト
ランジスタ，素子等のサイズの微細が困難になる。
本発明の半導体装置は、同一半導体基板上に高耐圧の
第１導電型MOSトランジスタと高耐圧の第２導電型MOSト
ランジスタと低耐圧の第１導電型MOSトランジスタと低
耐圧の第２導電型MOSトランジスタと低耐圧バイポーラ
トランジスタとを含んでなる半導体装置において、第１
導電型半導体基板の表面には第１の第２導電型ウエルが
設けられ、上記第１の第２導電型ウエルの表面の一部に
は第２導電型埋込み層が設けられ、上記第１の第２導電
型ウエルから離れた位置の前記第１の半導体基板の表面
の一部には第１導電型埋込み層が設けられ、上記第１の
第２導電型ウエルを含む上記第１導電型半導体基板上に
第２導電型エピタキシャル層が設けられ、上記第２導電
型埋込み層直上の上記第２導電型エピタキシャル層の表
面には第２の第２導電型ウエルが設けられ、上記第１の
第２導電型ウェル直上を除き，少なくとも上記第１導電
型埋込み層直上を含む部分の上記第２導電型エピタキシ
ャル層の表面には、上記第１導電型半導体基板に直接に
接続される第１導電型ウエルが設けられ、上記第２導電
型埋込み層直上を除いた上記第１の第２導電型ウエル直
上の上記第２導電型エピタキシャル層に形成された高耐
圧の第１導電型MOSトランジスタと、上記第２の第２導
電型ウエルに設けられた低耐圧の第１導電型MOSトラン
ジスタと、上記第１導電型埋込み層直上の上記第１導電
型ウエルに設けられた低耐圧の第２導電型MOSトランジ
スタと、第１導電型埋込み層直上を除いた位置での第１
導電型ウエルに設けられた高耐圧の第２導電型MOSトラ
ンジスタとを有している。
第１導電型MOSトランジスタと高耐圧の第２導電型MOSト
ランジスタと低耐圧の第１導電型MOSトランジスタと低
耐圧の第２導電型MOSトランジスタと低耐圧バイポーラ
トランジスタとを含んでなる半導体装置において、第１
導電型半導体基板の表面には第１の第２導電型ウエルが
設けられ、上記第１の第２導電型ウエルの表面の一部に
は第２導電型埋込み層が設けられ、上記第１の第２導電
型ウエルから離れた位置の前記第１の半導体基板の表面
の一部には第１導電型埋込み層が設けられ、上記第１の
第２導電型ウエルを含む上記第１導電型半導体基板上に
第２導電型エピタキシャル層が設けられ、上記第２導電
型埋込み層直上の上記第２導電型エピタキシャル層の表
面には第２の第２導電型ウエルが設けられ、上記第１の
第２導電型ウェル直上を除き，少なくとも上記第１導電
型埋込み層直上を含む部分の上記第２導電型エピタキシ
ャル層の表面には、上記第１導電型半導体基板に直接に
接続される第１導電型ウエルが設けられ、上記第２導電
型埋込み層直上を除いた上記第１の第２導電型ウエル直
上の上記第２導電型エピタキシャル層に形成された高耐
圧の第１導電型MOSトランジスタと、上記第２の第２導
電型ウエルに設けられた低耐圧の第１導電型MOSトラン
ジスタと、上記第１導電型埋込み層直上の上記第１導電
型ウエルに設けられた低耐圧の第２導電型MOSトランジ
スタと、第１導電型埋込み層直上を除いた位置での第１
導電型ウエルに設けられた高耐圧の第２導電型MOSトラ
ンジスタとを有している。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の縦断面図である。
Ｐ型半導体基板１にＮ型ウエル2,N+型埋込み層3,P+型
埋込み層４が設けられ、Ｐ型半導体基板１上に設けられ
たN+型埋込み層３の上部にはバイポーラトランジスタ18
が形成され、Ｎ型ウエル２上に設けられたN+型埋込み層
３の上部には低耐圧Ｐ型MOSトランジスタ22が形成さ
れ、Ｐ型半導体基板１上に設けられたP+型埋込み層４の
上部には低耐圧Ｎ型MOSトランジスタ19が形成されてい
る。Ｎ型ウエル2,N+型埋込み層3,P+型埋込み層４を含ん
だＰ型半導体基板１上に膜厚１〜２μｍのＮ型エピタキ
シャル層５が設けられ、P+型埋込み層４を含むＮ型エピ
タキシャル層５の一部にはＰ型半導体基板１に接続する
Ｐ型ウエル６が設けられ、Ｐ型ウエル６には低耐圧Ｎ型
MOSトランジスタ19,EPROM素子20,高耐圧Ｎ型MOSトラン
ジスタ21が形成され、N+型埋込み層３上のＮ型エピタキ
シャル層５にはバイポーラトランジスタ18が形成され、
N+型埋込み層３を含むＮ型ウエル２上のＮ型エピタキシ
ャル層５には低耐圧Ｐ型MOSトランジスタ22,高耐圧Ｐ型
MOSトランジスタ23が形成されている。
埋込み層４が設けられ、Ｐ型半導体基板１上に設けられ
たN+型埋込み層３の上部にはバイポーラトランジスタ18
が形成され、Ｎ型ウエル２上に設けられたN+型埋込み層
３の上部には低耐圧Ｐ型MOSトランジスタ22が形成さ
れ、Ｐ型半導体基板１上に設けられたP+型埋込み層４の
上部には低耐圧Ｎ型MOSトランジスタ19が形成されてい
る。Ｎ型ウエル2,N+型埋込み層3,P+型埋込み層４を含ん
だＰ型半導体基板１上に膜厚１〜２μｍのＮ型エピタキ
シャル層５が設けられ、P+型埋込み層４を含むＮ型エピ
タキシャル層５の一部にはＰ型半導体基板１に接続する
Ｐ型ウエル６が設けられ、Ｐ型ウエル６には低耐圧Ｎ型
MOSトランジスタ19,EPROM素子20,高耐圧Ｎ型MOSトラン
ジスタ21が形成され、N+型埋込み層３上のＮ型エピタキ
シャル層５にはバイポーラトランジスタ18が形成され、
N+型埋込み層３を含むＮ型ウエル２上のＮ型エピタキシ
ャル層５には低耐圧Ｐ型MOSトランジスタ22,高耐圧Ｐ型
MOSトランジスタ23が形成されている。
N+型埋込み層３上に形成されたN+型ポリシリコン9a,N
+型拡散層13aによりコレクタ部が形成され、Ｐ型の活性
ベース拡散層12,P+型拡散層13によりベース部が形成さ
れ、N+型拡散層13a,N+型ポリシリコンからなるエミッタ
電極11によりエミッタ部が形成され、これらとフィール
ド酸化膜8,層間絶縁膜16,アルミ電極17によりバイポー
ラトランジスタ18が構成されている。
+型拡散層13aによりコレクタ部が形成され、Ｐ型の活性
ベース拡散層12,P+型拡散層13によりベース部が形成さ
れ、N+型拡散層13a,N+型ポリシリコンからなるエミッタ
電極11によりエミッタ部が形成され、これらとフィール
ド酸化膜8,層間絶縁膜16,アルミ電極17によりバイポー
ラトランジスタ18が構成されている。
低耐圧Ｎ型MOSトランジスタ19,EPROM素子20のソース
・ドレインおよび高耐圧Ｎ型MOSトランジスタ21のソー
スはN+型拡散層13aにより形成され、高耐圧Ｎ型MOSトラ
ンジスタ21のドレインはN+型拡散層13aおよびＰ型低濃
度ドレイン15とから形成されている。トランジスタ19,2
1のゲード電極はN+型ポリシリコン９から形成され、EPR
OM素子20のゲード電極はN+型ポリシリコン９からなるコ
ントロールゲートとフローティングゲート10とから形成
されている。８はフィールド酸化膜、16は層間絶縁膜、
17はアルミ電極である。
・ドレインおよび高耐圧Ｎ型MOSトランジスタ21のソー
スはN+型拡散層13aにより形成され、高耐圧Ｎ型MOSトラ
ンジスタ21のドレインはN+型拡散層13aおよびＰ型低濃
度ドレイン15とから形成されている。トランジスタ19,2
1のゲード電極はN+型ポリシリコン９から形成され、EPR
OM素子20のゲード電極はN+型ポリシリコン９からなるコ
ントロールゲートとフローティングゲート10とから形成
されている。８はフィールド酸化膜、16は層間絶縁膜、
17はアルミ電極である。
Ｎ型エピタキシャル層５内に設けられたＮ型ウエル７
に形成され低耐圧Ｐ型MOSトランジスタ22のソース・ド
レインおよび高耐圧Ｐ型MOSトランジスタ23のソースはP
+型拡散層13から形成され、トランジスタ23のドレイン
はP+型拡散層13およびＮ型低濃度ドレイン14とから形成
されている。８はフィールド酸化膜、16は層間絶縁膜、
17はアルミ電極である。
に形成され低耐圧Ｐ型MOSトランジスタ22のソース・ド
レインおよび高耐圧Ｐ型MOSトランジスタ23のソースはP
+型拡散層13から形成され、トランジスタ23のドレイン
はP+型拡散層13およびＮ型低濃度ドレイン14とから形成
されている。８はフィールド酸化膜、16は層間絶縁膜、
17はアルミ電極である。
本実施例の構造では、高耐圧Ｎ型MOSトランジスタ21
下のＰ型ウエル６とＰ型半導体基板１との間にはP+型埋
込み層４が存在しない。従って、Ｎ型エピタキシャル層
５が薄くなっても、高耐圧Ｎ型MOSトランジスタ21のド
レインから延びる空乏層がP+型埋込み層４とぶつかり、
アバランシェ降伏を生じて耐圧が低下するという現象は
発生しない。
下のＰ型ウエル６とＰ型半導体基板１との間にはP+型埋
込み層４が存在しない。従って、Ｎ型エピタキシャル層
５が薄くなっても、高耐圧Ｎ型MOSトランジスタ21のド
レインから延びる空乏層がP+型埋込み層４とぶつかり、
アバランシェ降伏を生じて耐圧が低下するという現象は
発生しない。
また、高耐圧Ｐ型MOSトランジスタ23下のN+型埋込み
層３を無くし、Ｐ型半導体基板１内にＮ型ウエル２を設
けてあるのでＮ型エピタキシャル層５の厚さを薄くして
も、高耐圧Ｐ型MOSトランジスタ23のドレインから延び
る空乏層がＮ型エピタキシャル層５とＰ型半導体基板１
との界面以上に延びても耐圧の低下は生じない。
層３を無くし、Ｐ型半導体基板１内にＮ型ウエル２を設
けてあるのでＮ型エピタキシャル層５の厚さを薄くして
も、高耐圧Ｐ型MOSトランジスタ23のドレインから延び
る空乏層がＮ型エピタキシャル層５とＰ型半導体基板１
との界面以上に延びても耐圧の低下は生じない。
次に、第２図（ａ）〜（ｄ）の縦断面図を用いて、本
実施例の主要構成部分の作成工程を説明する。
実施例の主要構成部分の作成工程を説明する。
まず、第２図（ａ）に示すように、Ｐ型半導体基板１
上に200〜700Åの酸化膜24を形成した後、フォトレジス
ト膜25をマスクとしてＮ型不純物、例えば、りん26をイ
オン注入法で１×1012〜１×1013cm-2の注入量をＰ型半
導体基板１へ導入後、1100〜1200℃の高温で５〜８時間
押込みを行なう。押込み熱処理で深さ４〜７μｍのＮ型
ウエル２が形成できる。
上に200〜700Åの酸化膜24を形成した後、フォトレジス
ト膜25をマスクとしてＮ型不純物、例えば、りん26をイ
オン注入法で１×1012〜１×1013cm-2の注入量をＰ型半
導体基板１へ導入後、1100〜1200℃の高温で５〜８時間
押込みを行なう。押込み熱処理で深さ４〜７μｍのＮ型
ウエル２が形成できる。
次に、第２図（ｂ）に示すように、フォトレジスト膜
25aをマスクとして、例えば、ひ素27をイオン注入法で
１×1015〜１×1016cm-2の注入量を導入して、N+型埋込
み層３を形成する。
25aをマスクとして、例えば、ひ素27をイオン注入法で
１×1015〜１×1016cm-2の注入量を導入して、N+型埋込
み層３を形成する。
次に、第２図（ｃ）に示すように、フォトレジスト膜
25bをマスクとして、例えば、ボロン28をイオン注入法
で１×1013〜1015cm-2の注入量を導入して、P+型埋込み
層４を形成する。
25bをマスクとして、例えば、ボロン28をイオン注入法
で１×1013〜1015cm-2の注入量を導入して、P+型埋込み
層４を形成する。
次に、第２図（ｄ）に示すように、厚さ１〜２μｍの
Ｎ型エピタキシャル層５を成長する。
Ｎ型エピタキシャル層５を成長する。
これ以降は、通常のBiCMOSの製造技術により、第１図
に示した構造に製造する。
に示した構造に製造する。
第３図は本発明の第２の実施例の縦断面図である。本
実施例は、ROM・RAM方式によるCPU等を構成し、EPROMを
内蔵するBiCMOS集積回路において、本発明をEPROMに適
用した例である。なお、他のトランジスタの構成は第１
の実施例と同じである。
実施例は、ROM・RAM方式によるCPU等を構成し、EPROMを
内蔵するBiCMOS集積回路において、本発明をEPROMに適
用した例である。なお、他のトランジスタの構成は第１
の実施例と同じである。
第１の実施例で示した高耐圧Ｐ型MOSトランジスタの
形成に重要な構成要件となるＮ型ウエル２が、EPROM素
子の下部のＰ型半導体基板１に設けられている。EPROM
素子の下部のＮ型ウエル２の周辺には、P+型埋込み層４
が設けられている。Ｐ型半導体基板１上に設けられたＮ
型エピタキシャル層５において、EPROM素子直下およびP
+型埋込み層４直上の部分がＰ型ウエル６に変換されて
いる。P+型埋込み層４および直上のＰ型ウエル６とEPRO
M素子直下のＰ型ウエル６との間には、Ｎ型エピタキシ
ャル層５が存在する。すなわち、EPROM素子直下のＰ型
ウエル６の周囲は全てＮ型の半導体層となっている。
形成に重要な構成要件となるＮ型ウエル２が、EPROM素
子の下部のＰ型半導体基板１に設けられている。EPROM
素子の下部のＮ型ウエル２の周辺には、P+型埋込み層４
が設けられている。Ｐ型半導体基板１上に設けられたＮ
型エピタキシャル層５において、EPROM素子直下およびP
+型埋込み層４直上の部分がＰ型ウエル６に変換されて
いる。P+型埋込み層４および直上のＰ型ウエル６とEPRO
M素子直下のＰ型ウエル６との間には、Ｎ型エピタキシ
ャル層５が存在する。すなわち、EPROM素子直下のＰ型
ウエル６の周囲は全てＮ型の半導体層となっている。
EPROM素子20のゲート電極はN+型ポリシリコン９から
なるコントロールゲートとフローティングゲート10とか
ら形成され、ソース・ドレインはN+拡散層13aにより形
成される。N+型ポリシリコン9aはN+拡散層13aを介して
Ｎ型エピタキシャル層５に接続され、N+型ポリシリコン
9a上のアルミ電極17には電源電圧Vccが印加されてい
る。８はフィールド酸化膜、16は層間絶縁膜である。
なるコントロールゲートとフローティングゲート10とか
ら形成され、ソース・ドレインはN+拡散層13aにより形
成される。N+型ポリシリコン9aはN+拡散層13aを介して
Ｎ型エピタキシャル層５に接続され、N+型ポリシリコン
9a上のアルミ電極17には電源電圧Vccが印加されてい
る。８はフィールド酸化膜、16は層間絶縁膜である。
EPROM素子はプログラム時に10V以上の高電圧をコント
ロールゲートに印加し、この時、EPROM素子の基板（本
実施例ではＰ型ウエル６）にmAオーダーの基板電流が流
れる。もし、EPROM素子直下のＰ型ウエル６がＮ型の半
導体層で覆われてないならば、この基板電流はラッチア
ップ，同一基板内の内蔵RAMのデータ破壊等生じるノイ
ズ源となる。本実施例では、EPROM素子直下のＰ型ウエ
ル６がＮ型の半導体層（Ｎ型ウエル2,N型エピタキシャ
ル層５）で覆われ、このＮ型の半導体層はN+拡散層13a
を介してVccに印加されたN+型ポリシリコン9aに接続し
ているため、EPROM素子直下のＰ型ウエル６内に発生し
た基板電流はEPROM素子直下のＰ型ウエル６を覆うＮ型
の半導体層に吸収される。すなわち、Ｎ型の半導体層
（Ｎ型ウエル2,N型エピタキシャル層５）,Vccに印加さ
れたN+型ポリシリコン9a,これらの中間のN+拡散層13a
は、EPROM素子の基板電流に対する一種のリークパスを
形成している。このため、EPROM素子の基板電流が他の
トランジスタ，素子に流れ込むことが無く、他のトラン
ジスタ，素子へのノイズの影響を防ぐことが出来る。
ロールゲートに印加し、この時、EPROM素子の基板（本
実施例ではＰ型ウエル６）にmAオーダーの基板電流が流
れる。もし、EPROM素子直下のＰ型ウエル６がＮ型の半
導体層で覆われてないならば、この基板電流はラッチア
ップ，同一基板内の内蔵RAMのデータ破壊等生じるノイ
ズ源となる。本実施例では、EPROM素子直下のＰ型ウエ
ル６がＮ型の半導体層（Ｎ型ウエル2,N型エピタキシャ
ル層５）で覆われ、このＮ型の半導体層はN+拡散層13a
を介してVccに印加されたN+型ポリシリコン9aに接続し
ているため、EPROM素子直下のＰ型ウエル６内に発生し
た基板電流はEPROM素子直下のＰ型ウエル６を覆うＮ型
の半導体層に吸収される。すなわち、Ｎ型の半導体層
（Ｎ型ウエル2,N型エピタキシャル層５）,Vccに印加さ
れたN+型ポリシリコン9a,これらの中間のN+拡散層13a
は、EPROM素子の基板電流に対する一種のリークパスを
形成している。このため、EPROM素子の基板電流が他の
トランジスタ，素子に流れ込むことが無く、他のトラン
ジスタ，素子へのノイズの影響を防ぐことが出来る。
なお、EPROM素子の下部のＮ型ウエル２の周辺のP+型
埋込み層４およびP+型埋込み層４直上のＰ型ウエル６は
上述のリークパスに対する接合分離,EPROM素子と他のト
ランジスタとの素子分離の役割を担っている。
埋込み層４およびP+型埋込み層４直上のＰ型ウエル６は
上述のリークパスに対する接合分離,EPROM素子と他のト
ランジスタとの素子分離の役割を担っている。
以上説明したように本発明は、同一半導体基板上に高
耐圧MOSトランジスタとBiCMOSとを有する半導体装置に
おいて、第１導電型半導体基板に第２導電型ウエルを設
け、第２導電型ウエルを含む第１導電型半導体基板上に
第２導電型エピタキシャル層を設けて高耐圧動作が可能
な第１導電型MOSトランジスタを形成し、第２導電型エ
ピタキシャル層内に第１導電型半導体基板に接続して第
１導電型ウエルを設けて高耐圧作が可能な第２導電型MO
Sトランジスタを形成することにより、高耐圧動作が可
能な第１導電型MOSトランジスタの下部の高濃度第２導
電型埋込み層および高耐圧動作が可能な第２導電型MOS
トランジスタの下部の高濃度第１導電型押込み層の設置
が不要となるとともに第２導電型エピタキシャル層の膜
厚を薄くすることが可能となる。
耐圧MOSトランジスタとBiCMOSとを有する半導体装置に
おいて、第１導電型半導体基板に第２導電型ウエルを設
け、第２導電型ウエルを含む第１導電型半導体基板上に
第２導電型エピタキシャル層を設けて高耐圧動作が可能
な第１導電型MOSトランジスタを形成し、第２導電型エ
ピタキシャル層内に第１導電型半導体基板に接続して第
１導電型ウエルを設けて高耐圧作が可能な第２導電型MO
Sトランジスタを形成することにより、高耐圧動作が可
能な第１導電型MOSトランジスタの下部の高濃度第２導
電型埋込み層および高耐圧動作が可能な第２導電型MOS
トランジスタの下部の高濃度第１導電型押込み層の設置
が不要となるとともに第２導電型エピタキシャル層の膜
厚を薄くすることが可能となる。
その結果、高耐圧MOSトランジスタの耐圧を低下させ
ることなく、バイポーラトランジスタの高周波特性を良
好に保持することが可能となる。
ることなく、バイポーラトランジスタの高周波特性を良
好に保持することが可能となる。
また、Ｎ型エピタキシャル層が薄いため、深い素子分
離拡散層を必要とせず、この拡散層の横方向への拡散は
小さくなることから、大きな分離領域は不要となり、ト
ランジスタ，素子等のサイズの微細化が容易になる。
離拡散層を必要とせず、この拡散層の横方向への拡散は
小さくなることから、大きな分離領域は不要となり、ト
ランジスタ，素子等のサイズの微細化が容易になる。
第１図は本発明の第１の実施例の縦断面図、第２図
（ａ）〜（ｄ）は第１の実施例の製造方法を示工程順縦
断面図、第３図は本発明の第２の実施例の縦断面図、第
４図は従来技術の縦断面図である。 １…Ｐ型半導体基板、2,7…Ｎ型ウエル、３…N+型埋込
み層、４…P+型埋込み層、５…Ｎ型エピタキシャル層、
６…Ｐ型ウエル、８…フィールド酸化膜、9,9a…N+型ポ
リシリコン、10…フローティングゲート、11…エミッタ
電極、12…活性ベース拡散層、13…P+型拡散層、13a…N
+型拡散層、14…Ｎ型低濃度ドレイン、15…Ｐ型低濃度
ドレイン、16…層間絶縁膜、17…アルミ電極、18…バイ
ポーラトランジスタ、19…低耐圧Ｎ型MOSトランジス
タ、20…EPROM素子、21…高耐圧Ｎ型MOSトランジスタ、
22…低耐圧Ｐ型MOSトランジスタ、23…高耐圧Ｐ型MOSト
ランジスタ、24…酸化膜、25,25a,25b…フォトレジスト
膜、26…りん、27…ひ素、28…ボロン。
（ａ）〜（ｄ）は第１の実施例の製造方法を示工程順縦
断面図、第３図は本発明の第２の実施例の縦断面図、第
４図は従来技術の縦断面図である。 １…Ｐ型半導体基板、2,7…Ｎ型ウエル、３…N+型埋込
み層、４…P+型埋込み層、５…Ｎ型エピタキシャル層、
６…Ｐ型ウエル、８…フィールド酸化膜、9,9a…N+型ポ
リシリコン、10…フローティングゲート、11…エミッタ
電極、12…活性ベース拡散層、13…P+型拡散層、13a…N
+型拡散層、14…Ｎ型低濃度ドレイン、15…Ｐ型低濃度
ドレイン、16…層間絶縁膜、17…アルミ電極、18…バイ
ポーラトランジスタ、19…低耐圧Ｎ型MOSトランジス
タ、20…EPROM素子、21…高耐圧Ｎ型MOSトランジスタ、
22…低耐圧Ｐ型MOSトランジスタ、23…高耐圧Ｐ型MOSト
ランジスタ、24…酸化膜、25,25a,25b…フォトレジスト
膜、26…りん、27…ひ素、28…ボロン。
Claims (1)
- 【請求項１】同一半導体基板上に高耐圧の第１導電型MO
Sトランジスタと高耐圧の第２導電型MOSトランジスタと
低耐圧の第１導電型MOSトランジスタと低耐圧の第２導
電型MOSトランジスタと低耐圧バイポーラトランジスタ
とを含んでなる半導体装置において、 第１導電型半導体基板の表面には第１の第２導電型ウエ
ルが設けられ、 前記第１の第２導電型ウエルの表面の一部には第２導電
型埋込み層が設けられ、 前記第１の第２導電型ウエルから離れた位置の前記第１
の半導体基板の表面の一部には第１導電型埋込み層が設
けられ、 前記第１の第２導電型ウエルを含む前記第１導電型半導
体基板上に第２導電型エピタキシャル層が設けられ、 前記第２導電型埋込み層直上の前記第２導電型エピタキ
シャル層の表面には第２の第２導電型ウエルが設けら
れ、 前記第１の第２導電型ウェル直上を除き，少なくとも前
記第１導電型埋込み層直上を含む部分の前記第２導電型
エピタキシャル層の表面には、前記第１導電型半導体基
板に直接に接続される第１導電型ウエルが設けられ、 前記第２導電型埋込み層直上を除いた前記第１の第２導
電型ウエル直上の前記第２導電型エピタキシャル層に形
成された高耐圧の第１導電型MOSトランジスタと、前記
第２の第２導電型ウエルに設けられた低耐圧の第１導電
型MOSトランジスタと、前記第１導電型埋込み層直上の
前記第１導電型ウエルに設けられた低耐圧の第２導電型
MOSトランジスタと、該第１導電型埋込み層直上を除い
た位置での該第１導電型ウエルに設けられた高耐圧の第
２導電型MOSトランジスタとを有することを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005509A JP2924038B2 (ja) | 1990-01-12 | 1990-01-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005509A JP2924038B2 (ja) | 1990-01-12 | 1990-01-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03209864A JPH03209864A (ja) | 1991-09-12 |
| JP2924038B2 true JP2924038B2 (ja) | 1999-07-26 |
Family
ID=11613165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005509A Expired - Fee Related JP2924038B2 (ja) | 1990-01-12 | 1990-01-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924038B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0746033A3 (en) * | 1995-06-02 | 1999-06-02 | Texas Instruments Incorporated | Improvements in or relating to semiconductor processing |
-
1990
- 1990-01-12 JP JP2005509A patent/JP2924038B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03209864A (ja) | 1991-09-12 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |