JP2924038B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2924038B2 JP2924038B2 JP2005509A JP550990A JP2924038B2 JP 2924038 B2 JP2924038 B2 JP 2924038B2 JP 2005509 A JP2005509 A JP 2005509A JP 550990 A JP550990 A JP 550990A JP 2924038 B2 JP2924038 B2 JP 2924038B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はCMOSトランジスタとバイポーラトランジスタ
とを同一半導体基板に形成した半導体装置に関し、特に
高耐圧MOSトランジスタを有する半導体装置に関する。
とを同一半導体基板に形成した半導体装置に関し、特に
高耐圧MOSトランジスタを有する半導体装置に関する。
従来、CMOSトランジスタとバイポーラトランジスタと
を同一半導体基板に形成した半導体装置(BiCMOS)は、
CMOSトランジスタの低消費電力動作とバイポーラトラン
ジスタの高速動作,高駆動能力とを同時に実現できるこ
のから、近年種々の試みがなされている。
を同一半導体基板に形成した半導体装置(BiCMOS)は、
CMOSトランジスタの低消費電力動作とバイポーラトラン
ジスタの高速動作,高駆動能力とを同時に実現できるこ
のから、近年種々の試みがなされている。
このようなBiCMOSに、高耐圧MOSトランジスタや2重
ゲート構造とMOSトランジスタからなる書き替え可能な
リードオンリーメモリ(EPROM)素子等を併せて構成す
ることが必要な場合がある。
ゲート構造とMOSトランジスタからなる書き替え可能な
リードオンリーメモリ(EPROM)素子等を併せて構成す
ることが必要な場合がある。
上述の半導体集積回路の一例の断面図を第4図に示
す。この半導体集積回路は、低耐圧のバイポーラトラン
ジスタ18,低耐圧N型MOSトランジスタ19,低耐圧P型MOS
トランジスタ22と、EPROM素子20,高耐圧N型トランジス
タMOS21,高耐圧P型MOSトランジスタ23とから構成され
ている。
す。この半導体集積回路は、低耐圧のバイポーラトラン
ジスタ18,低耐圧N型MOSトランジスタ19,低耐圧P型MOS
トランジスタ22と、EPROM素子20,高耐圧N型トランジス
タMOS21,高耐圧P型MOSトランジスタ23とから構成され
ている。
バイポーラトランジスタ18は、N+型埋込み層3を介し
てP型半導体基板1上に基られたN型エピタキシャル層
5に形成されている。N+型ポリシリコン9a,N+型拡散層1
3aによりコレクタ部が形成され、P型の活性ベース拡散
層12,P+型拡散層13によりベース部が形成され、N+型拡
散層13a,N+型ポリシリコンからなるエミッタ電極11によ
りエミッタ部が形成されている。8はフィールド酸化
膜、16は層間絶縁膜、17はアルミ電極である。
てP型半導体基板1上に基られたN型エピタキシャル層
5に形成されている。N+型ポリシリコン9a,N+型拡散層1
3aによりコレクタ部が形成され、P型の活性ベース拡散
層12,P+型拡散層13によりベース部が形成され、N+型拡
散層13a,N+型ポリシリコンからなるエミッタ電極11によ
りエミッタ部が形成されている。8はフィールド酸化
膜、16は層間絶縁膜、17はアルミ電極である。
低耐圧N型MOSトランジスタ19,EPROM素子20,高耐圧N
型MOSトランジスタ21は、P+型埋込み層4を介してP型
半導体基板1上に設けられたN型エピタキシャル層5内
にP+型埋込み層4と接続して設けられたP型ウエル6に
形成されている。トランジスタ19,素子20のソース・ド
レインおよびトランジスタ21のソースはN+型拡散層13a
により形成され、高耐圧N型MOSトランジスタ21のドレ
インはN+型拡散層13aおよびP型低濃度ドレイン15とか
ら形成されている。トランジスタ19,21のゲート電極はN
+型ポリシリコン9から形成され、EPROM素子20のゲート
電極はN+型ポリシリコン9からなるコントロールゲート
とフローティングゲート10とから形成されている。8は
フィールド酸化膜、16は層間絶縁膜、17はアルミ電極で
ある。
型MOSトランジスタ21は、P+型埋込み層4を介してP型
半導体基板1上に設けられたN型エピタキシャル層5内
にP+型埋込み層4と接続して設けられたP型ウエル6に
形成されている。トランジスタ19,素子20のソース・ド
レインおよびトランジスタ21のソースはN+型拡散層13a
により形成され、高耐圧N型MOSトランジスタ21のドレ
インはN+型拡散層13aおよびP型低濃度ドレイン15とか
ら形成されている。トランジスタ19,21のゲート電極はN
+型ポリシリコン9から形成され、EPROM素子20のゲート
電極はN+型ポリシリコン9からなるコントロールゲート
とフローティングゲート10とから形成されている。8は
フィールド酸化膜、16は層間絶縁膜、17はアルミ電極で
ある。
高耐圧P型MOSトランジスタ23,および低耐圧P型MOS
トランジスタ22は、N+型埋込み層3を介してP型半導体
基板1上に設けられたN型エピタキシャル層5,およびこ
のN型エピタキシャル層5内に設けられたN型ウエル7
に形成されている。トランジスタ22のソース・ドレイン
およびトランジスタ23のソースはP+型拡散層13から形成
され、トランジスタ23のドレインはP+型拡散層13および
N型低濃度ドレイン14とから形成されている。8はフィ
ールド酸化膜、16は層間絶縁膜、17はアルミ電極であ
る。
トランジスタ22は、N+型埋込み層3を介してP型半導体
基板1上に設けられたN型エピタキシャル層5,およびこ
のN型エピタキシャル層5内に設けられたN型ウエル7
に形成されている。トランジスタ22のソース・ドレイン
およびトランジスタ23のソースはP+型拡散層13から形成
され、トランジスタ23のドレインはP+型拡散層13および
N型低濃度ドレイン14とから形成されている。8はフィ
ールド酸化膜、16は層間絶縁膜、17はアルミ電極であ
る。
高耐圧MOSトランジスタ21,23は、EPROM素子20のため
の内部昇圧回路を含むプログラム系の回路に用いられ、
10〜25Vの電圧が印加される。この耐圧を確保するた
め、N型エピキシャル層5を厚く(例えば、3〜5μ
m)する必要があるが、高耐圧MOSトランジスタ21,23を
作成した高耐圧部およびCMOSロジック回路や小信号回路
を作成した低耐圧部におけるN型エピタキシャル層5の
厚さは同一であり、本来厚いN型層を必要としない低耐
圧部のN型エピタキシャル層まで高耐圧MOSトランジス
タを共存させるため厚くなってしまう。
の内部昇圧回路を含むプログラム系の回路に用いられ、
10〜25Vの電圧が印加される。この耐圧を確保するた
め、N型エピキシャル層5を厚く(例えば、3〜5μ
m)する必要があるが、高耐圧MOSトランジスタ21,23を
作成した高耐圧部およびCMOSロジック回路や小信号回路
を作成した低耐圧部におけるN型エピタキシャル層5の
厚さは同一であり、本来厚いN型層を必要としない低耐
圧部のN型エピタキシャル層まで高耐圧MOSトランジス
タを共存させるため厚くなってしまう。
低耐圧部のN型エピタキシャル層まで高耐圧MOSトラ
ンジスタを共存させるため厚くなることから、低耐圧ト
ランジスタの特性が大幅に低下する。特に、バイポーラ
トランジスタの高周波特性は著しく低下する。例えば、
遮断周波数fTが大きく低下し、バイポーラトランジス
タで構成したECL回路等の動作速度が遅くなる。
ンジスタを共存させるため厚くなることから、低耐圧ト
ランジスタの特性が大幅に低下する。特に、バイポーラ
トランジスタの高周波特性は著しく低下する。例えば、
遮断周波数fTが大きく低下し、バイポーラトランジス
タで構成したECL回路等の動作速度が遅くなる。
また、N型エピタキシャル層が厚いため、深いP+型素
子分離拡散層を必要とし、この拡散層の横方向への拡散
も大きくなることから、大きな分離領域を必要とし、ト
ランジスタ,素子等のサイズの微細が困難になる。
子分離拡散層を必要とし、この拡散層の横方向への拡散
も大きくなることから、大きな分離領域を必要とし、ト
ランジスタ,素子等のサイズの微細が困難になる。
本発明の半導体装置は、同一半導体基板上に高耐圧の
第1導電型MOSトランジスタと高耐圧の第2導電型MOSト
ランジスタと低耐圧の第1導電型MOSトランジスタと低
耐圧の第2導電型MOSトランジスタと低耐圧バイポーラ
トランジスタとを含んでなる半導体装置において、第1
導電型半導体基板の表面には第1の第2導電型ウエルが
設けられ、上記第1の第2導電型ウエルの表面の一部に
は第2導電型埋込み層が設けられ、上記第1の第2導電
型ウエルから離れた位置の前記第1の半導体基板の表面
の一部には第1導電型埋込み層が設けられ、上記第1の
第2導電型ウエルを含む上記第1導電型半導体基板上に
第2導電型エピタキシャル層が設けられ、上記第2導電
型埋込み層直上の上記第2導電型エピタキシャル層の表
面には第2の第2導電型ウエルが設けられ、上記第1の
第2導電型ウェル直上を除き,少なくとも上記第1導電
型埋込み層直上を含む部分の上記第2導電型エピタキシ
ャル層の表面には、上記第1導電型半導体基板に直接に
接続される第1導電型ウエルが設けられ、上記第2導電
型埋込み層直上を除いた上記第1の第2導電型ウエル直
上の上記第2導電型エピタキシャル層に形成された高耐
圧の第1導電型MOSトランジスタと、上記第2の第2導
電型ウエルに設けられた低耐圧の第1導電型MOSトラン
ジスタと、上記第1導電型埋込み層直上の上記第1導電
型ウエルに設けられた低耐圧の第2導電型MOSトランジ
スタと、第1導電型埋込み層直上を除いた位置での第1
導電型ウエルに設けられた高耐圧の第2導電型MOSトラ
ンジスタとを有している。
第1導電型MOSトランジスタと高耐圧の第2導電型MOSト
ランジスタと低耐圧の第1導電型MOSトランジスタと低
耐圧の第2導電型MOSトランジスタと低耐圧バイポーラ
トランジスタとを含んでなる半導体装置において、第1
導電型半導体基板の表面には第1の第2導電型ウエルが
設けられ、上記第1の第2導電型ウエルの表面の一部に
は第2導電型埋込み層が設けられ、上記第1の第2導電
型ウエルから離れた位置の前記第1の半導体基板の表面
の一部には第1導電型埋込み層が設けられ、上記第1の
第2導電型ウエルを含む上記第1導電型半導体基板上に
第2導電型エピタキシャル層が設けられ、上記第2導電
型埋込み層直上の上記第2導電型エピタキシャル層の表
面には第2の第2導電型ウエルが設けられ、上記第1の
第2導電型ウェル直上を除き,少なくとも上記第1導電
型埋込み層直上を含む部分の上記第2導電型エピタキシ
ャル層の表面には、上記第1導電型半導体基板に直接に
接続される第1導電型ウエルが設けられ、上記第2導電
型埋込み層直上を除いた上記第1の第2導電型ウエル直
上の上記第2導電型エピタキシャル層に形成された高耐
圧の第1導電型MOSトランジスタと、上記第2の第2導
電型ウエルに設けられた低耐圧の第1導電型MOSトラン
ジスタと、上記第1導電型埋込み層直上の上記第1導電
型ウエルに設けられた低耐圧の第2導電型MOSトランジ
スタと、第1導電型埋込み層直上を除いた位置での第1
導電型ウエルに設けられた高耐圧の第2導電型MOSトラ
ンジスタとを有している。
次に本発明について図面を参照して説明する。
第1図は本発明の第1の実施例の縦断面図である。
P型半導体基板1にN型ウエル2,N+型埋込み層3,P+型
埋込み層4が設けられ、P型半導体基板1上に設けられ
たN+型埋込み層3の上部にはバイポーラトランジスタ18
が形成され、N型ウエル2上に設けられたN+型埋込み層
3の上部には低耐圧P型MOSトランジスタ22が形成さ
れ、P型半導体基板1上に設けられたP+型埋込み層4の
上部には低耐圧N型MOSトランジスタ19が形成されてい
る。N型ウエル2,N+型埋込み層3,P+型埋込み層4を含ん
だP型半導体基板1上に膜厚1〜2μmのN型エピタキ
シャル層5が設けられ、P+型埋込み層4を含むN型エピ
タキシャル層5の一部にはP型半導体基板1に接続する
P型ウエル6が設けられ、P型ウエル6には低耐圧N型
MOSトランジスタ19,EPROM素子20,高耐圧N型MOSトラン
ジスタ21が形成され、N+型埋込み層3上のN型エピタキ
シャル層5にはバイポーラトランジスタ18が形成され、
N+型埋込み層3を含むN型ウエル2上のN型エピタキシ
ャル層5には低耐圧P型MOSトランジスタ22,高耐圧P型
MOSトランジスタ23が形成されている。
埋込み層4が設けられ、P型半導体基板1上に設けられ
たN+型埋込み層3の上部にはバイポーラトランジスタ18
が形成され、N型ウエル2上に設けられたN+型埋込み層
3の上部には低耐圧P型MOSトランジスタ22が形成さ
れ、P型半導体基板1上に設けられたP+型埋込み層4の
上部には低耐圧N型MOSトランジスタ19が形成されてい
る。N型ウエル2,N+型埋込み層3,P+型埋込み層4を含ん
だP型半導体基板1上に膜厚1〜2μmのN型エピタキ
シャル層5が設けられ、P+型埋込み層4を含むN型エピ
タキシャル層5の一部にはP型半導体基板1に接続する
P型ウエル6が設けられ、P型ウエル6には低耐圧N型
MOSトランジスタ19,EPROM素子20,高耐圧N型MOSトラン
ジスタ21が形成され、N+型埋込み層3上のN型エピタキ
シャル層5にはバイポーラトランジスタ18が形成され、
N+型埋込み層3を含むN型ウエル2上のN型エピタキシ
ャル層5には低耐圧P型MOSトランジスタ22,高耐圧P型
MOSトランジスタ23が形成されている。
N+型埋込み層3上に形成されたN+型ポリシリコン9a,N
+型拡散層13aによりコレクタ部が形成され、P型の活性
ベース拡散層12,P+型拡散層13によりベース部が形成さ
れ、N+型拡散層13a,N+型ポリシリコンからなるエミッタ
電極11によりエミッタ部が形成され、これらとフィール
ド酸化膜8,層間絶縁膜16,アルミ電極17によりバイポー
ラトランジスタ18が構成されている。
+型拡散層13aによりコレクタ部が形成され、P型の活性
ベース拡散層12,P+型拡散層13によりベース部が形成さ
れ、N+型拡散層13a,N+型ポリシリコンからなるエミッタ
電極11によりエミッタ部が形成され、これらとフィール
ド酸化膜8,層間絶縁膜16,アルミ電極17によりバイポー
ラトランジスタ18が構成されている。
低耐圧N型MOSトランジスタ19,EPROM素子20のソース
・ドレインおよび高耐圧N型MOSトランジスタ21のソー
スはN+型拡散層13aにより形成され、高耐圧N型MOSトラ
ンジスタ21のドレインはN+型拡散層13aおよびP型低濃
度ドレイン15とから形成されている。トランジスタ19,2
1のゲード電極はN+型ポリシリコン9から形成され、EPR
OM素子20のゲード電極はN+型ポリシリコン9からなるコ
ントロールゲートとフローティングゲート10とから形成
されている。8はフィールド酸化膜、16は層間絶縁膜、
17はアルミ電極である。
・ドレインおよび高耐圧N型MOSトランジスタ21のソー
スはN+型拡散層13aにより形成され、高耐圧N型MOSトラ
ンジスタ21のドレインはN+型拡散層13aおよびP型低濃
度ドレイン15とから形成されている。トランジスタ19,2
1のゲード電極はN+型ポリシリコン9から形成され、EPR
OM素子20のゲード電極はN+型ポリシリコン9からなるコ
ントロールゲートとフローティングゲート10とから形成
されている。8はフィールド酸化膜、16は層間絶縁膜、
17はアルミ電極である。
N型エピタキシャル層5内に設けられたN型ウエル7
に形成され低耐圧P型MOSトランジスタ22のソース・ド
レインおよび高耐圧P型MOSトランジスタ23のソースはP
+型拡散層13から形成され、トランジスタ23のドレイン
はP+型拡散層13およびN型低濃度ドレイン14とから形成
されている。8はフィールド酸化膜、16は層間絶縁膜、
17はアルミ電極である。
に形成され低耐圧P型MOSトランジスタ22のソース・ド
レインおよび高耐圧P型MOSトランジスタ23のソースはP
+型拡散層13から形成され、トランジスタ23のドレイン
はP+型拡散層13およびN型低濃度ドレイン14とから形成
されている。8はフィールド酸化膜、16は層間絶縁膜、
17はアルミ電極である。
本実施例の構造では、高耐圧N型MOSトランジスタ21
下のP型ウエル6とP型半導体基板1との間にはP+型埋
込み層4が存在しない。従って、N型エピタキシャル層
5が薄くなっても、高耐圧N型MOSトランジスタ21のド
レインから延びる空乏層がP+型埋込み層4とぶつかり、
アバランシェ降伏を生じて耐圧が低下するという現象は
発生しない。
下のP型ウエル6とP型半導体基板1との間にはP+型埋
込み層4が存在しない。従って、N型エピタキシャル層
5が薄くなっても、高耐圧N型MOSトランジスタ21のド
レインから延びる空乏層がP+型埋込み層4とぶつかり、
アバランシェ降伏を生じて耐圧が低下するという現象は
発生しない。
また、高耐圧P型MOSトランジスタ23下のN+型埋込み
層3を無くし、P型半導体基板1内にN型ウエル2を設
けてあるのでN型エピタキシャル層5の厚さを薄くして
も、高耐圧P型MOSトランジスタ23のドレインから延び
る空乏層がN型エピタキシャル層5とP型半導体基板1
との界面以上に延びても耐圧の低下は生じない。
層3を無くし、P型半導体基板1内にN型ウエル2を設
けてあるのでN型エピタキシャル層5の厚さを薄くして
も、高耐圧P型MOSトランジスタ23のドレインから延び
る空乏層がN型エピタキシャル層5とP型半導体基板1
との界面以上に延びても耐圧の低下は生じない。
次に、第2図(a)〜(d)の縦断面図を用いて、本
実施例の主要構成部分の作成工程を説明する。
実施例の主要構成部分の作成工程を説明する。
まず、第2図(a)に示すように、P型半導体基板1
上に200〜700Åの酸化膜24を形成した後、フォトレジス
ト膜25をマスクとしてN型不純物、例えば、りん26をイ
オン注入法で1×1012〜1×1013cm-2の注入量をP型半
導体基板1へ導入後、1100〜1200℃の高温で5〜8時間
押込みを行なう。押込み熱処理で深さ4〜7μmのN型
ウエル2が形成できる。
上に200〜700Åの酸化膜24を形成した後、フォトレジス
ト膜25をマスクとしてN型不純物、例えば、りん26をイ
オン注入法で1×1012〜1×1013cm-2の注入量をP型半
導体基板1へ導入後、1100〜1200℃の高温で5〜8時間
押込みを行なう。押込み熱処理で深さ4〜7μmのN型
ウエル2が形成できる。
次に、第2図(b)に示すように、フォトレジスト膜
25aをマスクとして、例えば、ひ素27をイオン注入法で
1×1015〜1×1016cm-2の注入量を導入して、N+型埋込
み層3を形成する。
25aをマスクとして、例えば、ひ素27をイオン注入法で
1×1015〜1×1016cm-2の注入量を導入して、N+型埋込
み層3を形成する。
次に、第2図(c)に示すように、フォトレジスト膜
25bをマスクとして、例えば、ボロン28をイオン注入法
で1×1013〜1015cm-2の注入量を導入して、P+型埋込み
層4を形成する。
25bをマスクとして、例えば、ボロン28をイオン注入法
で1×1013〜1015cm-2の注入量を導入して、P+型埋込み
層4を形成する。
次に、第2図(d)に示すように、厚さ1〜2μmの
N型エピタキシャル層5を成長する。
N型エピタキシャル層5を成長する。
これ以降は、通常のBiCMOSの製造技術により、第1図
に示した構造に製造する。
に示した構造に製造する。
第3図は本発明の第2の実施例の縦断面図である。本
実施例は、ROM・RAM方式によるCPU等を構成し、EPROMを
内蔵するBiCMOS集積回路において、本発明をEPROMに適
用した例である。なお、他のトランジスタの構成は第1
の実施例と同じである。
実施例は、ROM・RAM方式によるCPU等を構成し、EPROMを
内蔵するBiCMOS集積回路において、本発明をEPROMに適
用した例である。なお、他のトランジスタの構成は第1
の実施例と同じである。
第1の実施例で示した高耐圧P型MOSトランジスタの
形成に重要な構成要件となるN型ウエル2が、EPROM素
子の下部のP型半導体基板1に設けられている。EPROM
素子の下部のN型ウエル2の周辺には、P+型埋込み層4
が設けられている。P型半導体基板1上に設けられたN
型エピタキシャル層5において、EPROM素子直下およびP
+型埋込み層4直上の部分がP型ウエル6に変換されて
いる。P+型埋込み層4および直上のP型ウエル6とEPRO
M素子直下のP型ウエル6との間には、N型エピタキシ
ャル層5が存在する。すなわち、EPROM素子直下のP型
ウエル6の周囲は全てN型の半導体層となっている。
形成に重要な構成要件となるN型ウエル2が、EPROM素
子の下部のP型半導体基板1に設けられている。EPROM
素子の下部のN型ウエル2の周辺には、P+型埋込み層4
が設けられている。P型半導体基板1上に設けられたN
型エピタキシャル層5において、EPROM素子直下およびP
+型埋込み層4直上の部分がP型ウエル6に変換されて
いる。P+型埋込み層4および直上のP型ウエル6とEPRO
M素子直下のP型ウエル6との間には、N型エピタキシ
ャル層5が存在する。すなわち、EPROM素子直下のP型
ウエル6の周囲は全てN型の半導体層となっている。
EPROM素子20のゲート電極はN+型ポリシリコン9から
なるコントロールゲートとフローティングゲート10とか
ら形成され、ソース・ドレインはN+拡散層13aにより形
成される。N+型ポリシリコン9aはN+拡散層13aを介して
N型エピタキシャル層5に接続され、N+型ポリシリコン
9a上のアルミ電極17には電源電圧Vccが印加されてい
る。8はフィールド酸化膜、16は層間絶縁膜である。
なるコントロールゲートとフローティングゲート10とか
ら形成され、ソース・ドレインはN+拡散層13aにより形
成される。N+型ポリシリコン9aはN+拡散層13aを介して
N型エピタキシャル層5に接続され、N+型ポリシリコン
9a上のアルミ電極17には電源電圧Vccが印加されてい
る。8はフィールド酸化膜、16は層間絶縁膜である。
EPROM素子はプログラム時に10V以上の高電圧をコント
ロールゲートに印加し、この時、EPROM素子の基板(本
実施例ではP型ウエル6)にmAオーダーの基板電流が流
れる。もし、EPROM素子直下のP型ウエル6がN型の半
導体層で覆われてないならば、この基板電流はラッチア
ップ,同一基板内の内蔵RAMのデータ破壊等生じるノイ
ズ源となる。本実施例では、EPROM素子直下のP型ウエ
ル6がN型の半導体層(N型ウエル2,N型エピタキシャ
ル層5)で覆われ、このN型の半導体層はN+拡散層13a
を介してVccに印加されたN+型ポリシリコン9aに接続し
ているため、EPROM素子直下のP型ウエル6内に発生し
た基板電流はEPROM素子直下のP型ウエル6を覆うN型
の半導体層に吸収される。すなわち、N型の半導体層
(N型ウエル2,N型エピタキシャル層5),Vccに印加さ
れたN+型ポリシリコン9a,これらの中間のN+拡散層13a
は、EPROM素子の基板電流に対する一種のリークパスを
形成している。このため、EPROM素子の基板電流が他の
トランジスタ,素子に流れ込むことが無く、他のトラン
ジスタ,素子へのノイズの影響を防ぐことが出来る。
ロールゲートに印加し、この時、EPROM素子の基板(本
実施例ではP型ウエル6)にmAオーダーの基板電流が流
れる。もし、EPROM素子直下のP型ウエル6がN型の半
導体層で覆われてないならば、この基板電流はラッチア
ップ,同一基板内の内蔵RAMのデータ破壊等生じるノイ
ズ源となる。本実施例では、EPROM素子直下のP型ウエ
ル6がN型の半導体層(N型ウエル2,N型エピタキシャ
ル層5)で覆われ、このN型の半導体層はN+拡散層13a
を介してVccに印加されたN+型ポリシリコン9aに接続し
ているため、EPROM素子直下のP型ウエル6内に発生し
た基板電流はEPROM素子直下のP型ウエル6を覆うN型
の半導体層に吸収される。すなわち、N型の半導体層
(N型ウエル2,N型エピタキシャル層5),Vccに印加さ
れたN+型ポリシリコン9a,これらの中間のN+拡散層13a
は、EPROM素子の基板電流に対する一種のリークパスを
形成している。このため、EPROM素子の基板電流が他の
トランジスタ,素子に流れ込むことが無く、他のトラン
ジスタ,素子へのノイズの影響を防ぐことが出来る。
なお、EPROM素子の下部のN型ウエル2の周辺のP+型
埋込み層4およびP+型埋込み層4直上のP型ウエル6は
上述のリークパスに対する接合分離,EPROM素子と他のト
ランジスタとの素子分離の役割を担っている。
埋込み層4およびP+型埋込み層4直上のP型ウエル6は
上述のリークパスに対する接合分離,EPROM素子と他のト
ランジスタとの素子分離の役割を担っている。
以上説明したように本発明は、同一半導体基板上に高
耐圧MOSトランジスタとBiCMOSとを有する半導体装置に
おいて、第1導電型半導体基板に第2導電型ウエルを設
け、第2導電型ウエルを含む第1導電型半導体基板上に
第2導電型エピタキシャル層を設けて高耐圧動作が可能
な第1導電型MOSトランジスタを形成し、第2導電型エ
ピタキシャル層内に第1導電型半導体基板に接続して第
1導電型ウエルを設けて高耐圧作が可能な第2導電型MO
Sトランジスタを形成することにより、高耐圧動作が可
能な第1導電型MOSトランジスタの下部の高濃度第2導
電型埋込み層および高耐圧動作が可能な第2導電型MOS
トランジスタの下部の高濃度第1導電型押込み層の設置
が不要となるとともに第2導電型エピタキシャル層の膜
厚を薄くすることが可能となる。
耐圧MOSトランジスタとBiCMOSとを有する半導体装置に
おいて、第1導電型半導体基板に第2導電型ウエルを設
け、第2導電型ウエルを含む第1導電型半導体基板上に
第2導電型エピタキシャル層を設けて高耐圧動作が可能
な第1導電型MOSトランジスタを形成し、第2導電型エ
ピタキシャル層内に第1導電型半導体基板に接続して第
1導電型ウエルを設けて高耐圧作が可能な第2導電型MO
Sトランジスタを形成することにより、高耐圧動作が可
能な第1導電型MOSトランジスタの下部の高濃度第2導
電型埋込み層および高耐圧動作が可能な第2導電型MOS
トランジスタの下部の高濃度第1導電型押込み層の設置
が不要となるとともに第2導電型エピタキシャル層の膜
厚を薄くすることが可能となる。
その結果、高耐圧MOSトランジスタの耐圧を低下させ
ることなく、バイポーラトランジスタの高周波特性を良
好に保持することが可能となる。
ることなく、バイポーラトランジスタの高周波特性を良
好に保持することが可能となる。
また、N型エピタキシャル層が薄いため、深い素子分
離拡散層を必要とせず、この拡散層の横方向への拡散は
小さくなることから、大きな分離領域は不要となり、ト
ランジスタ,素子等のサイズの微細化が容易になる。
離拡散層を必要とせず、この拡散層の横方向への拡散は
小さくなることから、大きな分離領域は不要となり、ト
ランジスタ,素子等のサイズの微細化が容易になる。
第1図は本発明の第1の実施例の縦断面図、第2図
(a)〜(d)は第1の実施例の製造方法を示工程順縦
断面図、第3図は本発明の第2の実施例の縦断面図、第
4図は従来技術の縦断面図である。 1…P型半導体基板、2,7…N型ウエル、3…N+型埋込
み層、4…P+型埋込み層、5…N型エピタキシャル層、
6…P型ウエル、8…フィールド酸化膜、9,9a…N+型ポ
リシリコン、10…フローティングゲート、11…エミッタ
電極、12…活性ベース拡散層、13…P+型拡散層、13a…N
+型拡散層、14…N型低濃度ドレイン、15…P型低濃度
ドレイン、16…層間絶縁膜、17…アルミ電極、18…バイ
ポーラトランジスタ、19…低耐圧N型MOSトランジス
タ、20…EPROM素子、21…高耐圧N型MOSトランジスタ、
22…低耐圧P型MOSトランジスタ、23…高耐圧P型MOSト
ランジスタ、24…酸化膜、25,25a,25b…フォトレジスト
膜、26…りん、27…ひ素、28…ボロン。
(a)〜(d)は第1の実施例の製造方法を示工程順縦
断面図、第3図は本発明の第2の実施例の縦断面図、第
4図は従来技術の縦断面図である。 1…P型半導体基板、2,7…N型ウエル、3…N+型埋込
み層、4…P+型埋込み層、5…N型エピタキシャル層、
6…P型ウエル、8…フィールド酸化膜、9,9a…N+型ポ
リシリコン、10…フローティングゲート、11…エミッタ
電極、12…活性ベース拡散層、13…P+型拡散層、13a…N
+型拡散層、14…N型低濃度ドレイン、15…P型低濃度
ドレイン、16…層間絶縁膜、17…アルミ電極、18…バイ
ポーラトランジスタ、19…低耐圧N型MOSトランジス
タ、20…EPROM素子、21…高耐圧N型MOSトランジスタ、
22…低耐圧P型MOSトランジスタ、23…高耐圧P型MOSト
ランジスタ、24…酸化膜、25,25a,25b…フォトレジスト
膜、26…りん、27…ひ素、28…ボロン。
Claims (1)
- 【請求項1】同一半導体基板上に高耐圧の第1導電型MO
Sトランジスタと高耐圧の第2導電型MOSトランジスタと
低耐圧の第1導電型MOSトランジスタと低耐圧の第2導
電型MOSトランジスタと低耐圧バイポーラトランジスタ
とを含んでなる半導体装置において、 第1導電型半導体基板の表面には第1の第2導電型ウエ
ルが設けられ、 前記第1の第2導電型ウエルの表面の一部には第2導電
型埋込み層が設けられ、 前記第1の第2導電型ウエルから離れた位置の前記第1
の半導体基板の表面の一部には第1導電型埋込み層が設
けられ、 前記第1の第2導電型ウエルを含む前記第1導電型半導
体基板上に第2導電型エピタキシャル層が設けられ、 前記第2導電型埋込み層直上の前記第2導電型エピタキ
シャル層の表面には第2の第2導電型ウエルが設けら
れ、 前記第1の第2導電型ウェル直上を除き,少なくとも前
記第1導電型埋込み層直上を含む部分の前記第2導電型
エピタキシャル層の表面には、前記第1導電型半導体基
板に直接に接続される第1導電型ウエルが設けられ、 前記第2導電型埋込み層直上を除いた前記第1の第2導
電型ウエル直上の前記第2導電型エピタキシャル層に形
成された高耐圧の第1導電型MOSトランジスタと、前記
第2の第2導電型ウエルに設けられた低耐圧の第1導電
型MOSトランジスタと、前記第1導電型埋込み層直上の
前記第1導電型ウエルに設けられた低耐圧の第2導電型
MOSトランジスタと、該第1導電型埋込み層直上を除い
た位置での該第1導電型ウエルに設けられた高耐圧の第
2導電型MOSトランジスタとを有することを特徴とする
半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005509A JP2924038B2 (ja) | 1990-01-12 | 1990-01-12 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005509A JP2924038B2 (ja) | 1990-01-12 | 1990-01-12 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03209864A JPH03209864A (ja) | 1991-09-12 |
JP2924038B2 true JP2924038B2 (ja) | 1999-07-26 |
Family
ID=11613165
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005509A Expired - Fee Related JP2924038B2 (ja) | 1990-01-12 | 1990-01-12 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2924038B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0746033A3 (en) * | 1995-06-02 | 1999-06-02 | Texas Instruments Incorporated | Improvements in or relating to semiconductor processing |
-
1990
- 1990-01-12 JP JP2005509A patent/JP2924038B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH03209864A (ja) | 1991-09-12 |
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---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |