JP2921477B2 - Video and audio multiplexing equipment - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、映像・音声多重装置に
関し、特に、映像に同期していない非同期ディジタル音
声データの再生に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video / audio multiplexing apparatus, and more particularly to the reproduction of asynchronous digital audio data not synchronized with video.

【０００２】[0002]

【従来の技術】ディジタルコンポジット映像信号にディ
ジタル音声データを重畳（多重）して伝送する規格とし
て、ＳＭＰＴＥ−２７２Ｍ等が知られている。この規格
による多重方法は、ディジタル音声データ（ＡＥＳ／Ｅ
ＢＵ）を時間軸圧縮しパケットにした後に、パケット毎
にフラグを付加して映像信号のブランキングに多重する
方法を採っている。2. Description of the Related Art SMPTE-272M or the like is known as a standard for superimposing (multiplexing) digital audio data on a digital composite video signal for transmission. The multiplexing method according to this standard uses digital audio data (AES / E
BU) is compressed on the time axis to make a packet, and then a flag is added to each packet to multiplex it into the blanking of the video signal.

【０００３】ディジタルコンポジット映像信号とディジ
タル音声データを分離する方法を下記に説明する。図４
は従来におけるこの種の分離回路のブロック図である。
図において、Ｖ／Ａ分離回路１１は、音声データパケッ
トに付加されたフラグによりディジタル音声データをデ
ィジタルコンポジット映像から分離し、ディジタル音声
データを一旦ディジタル音声データメモリ１３に記憶す
る。一方、読み出しクロック発生回路１２は、ディジタ
ルコンポジット映像信号からディジタル音声データ読み
出し用のクロックを生成し、このクロックによりディジ
タル音声メモリ１３上のディジタル音声データを時間軸
伸張して読み出す。以上のようにしてディジタル音声デ
ータを再生し出力している。A method of separating a digital composite video signal and digital audio data will be described below. FIG.
FIG. 1 is a block diagram of a conventional separation circuit of this type.
In the figure, a V / A separation circuit 11 separates digital audio data from a digital composite video by a flag added to an audio data packet, and temporarily stores the digital audio data in a digital audio data memory 13. On the other hand, the read clock generation circuit 12 generates a clock for reading digital audio data from the digital composite video signal, and reads out the digital audio data in the digital audio memory 13 by extending the time axis with the clock. The digital audio data is reproduced and output as described above.

【０００４】他の従来技術として、特公昭６３−９６９
７号公報に開示されている技術が知られている。この特
公昭６３−９６９７号公報に記載されたスタッフ同期方
式は、非同期の低次群からの入力信号を書き込みクロッ
ク抽出回路で抽出した書き込みクロックにより、一旦バ
ッファメモリに書き込み、書き込みクロックより若干速
い速度の読み出しクロックにより読み出すことによって
同期をとるものである。しかしながら、読み出しクロッ
クは、上述のように書き込みクロックより若干速い速度
に設定されているために、書き込みクロックの位相が次
第に遅れ、読み出すべき信号がなくなってしまう期間が
生ずる。そこで位相比較器では、書き込みクロックと読
み出しクロックの位相を比較し、その差が１ビット近く
なるとスタッフ制御回路へスタッフ要求信号を送出し、
スタッフ制御回路は、読み出しクロックを１ビット分停
止する。このように読み出しクロックを１ビット分停止
すると結果的には同期化信号にはスタッフパスルが１個
挿入されたことになる。Another prior art is disclosed in JP-B-63-969.
The technique disclosed in Japanese Patent Publication No. 7-107 is known. The stuff synchronous system described in Japanese Patent Publication No. 63-9697 is a method in which an input signal from an asynchronous low-order group is temporarily written into a buffer memory by a write clock extracted by a write clock extracting circuit, and the speed is slightly higher than the write clock. The synchronization is achieved by reading with the read clock. However, since the read clock is set at a speed slightly higher than the write clock as described above, the phase of the write clock gradually delays, and a period occurs in which there is no signal to be read. Therefore, the phase comparator compares the phases of the write clock and the read clock, and when the difference is close to one bit, sends a stuff request signal to the stuff control circuit.
The stuff control circuit stops the read clock for one bit. Stopping the read clock by one bit in this manner results in one stuff pulse being inserted into the synchronization signal.

【０００５】更に他の従来技術として、特開昭６２−１
２０１３５号公報に開示された技術が提案されている。
この特開昭６２−１２０１３５号公報に記載された技術
は、それぞれ符号化するための多重装置と復号化のため
の分割装置を備えた第１の非同期式多重装置と第２の非
同期式多重装置との間にバッファメモリを設け、このバ
ッファメモリを第１の非同期式多重装置のデータ速度で
データストアすると共に、前記第２の非同期式多重装置
のデータ速度で前記バッファメモリの内容をサンプルし
て読み出すようにしたデータ多重伝送装置、である。[0005] Still another prior art is disclosed in Japanese Patent Laid-Open No. 62-1.
The technology disclosed in JP 201335 A has been proposed.
The technology described in Japanese Patent Application Laid-Open No. 62-120135 discloses a first asynchronous multiplexing device and a second asynchronous multiplexing device each having a multiplexing device for encoding and a dividing device for decoding. And a buffer memory for storing data at the data rate of the first asynchronous multiplexing apparatus, and sampling the contents of the buffer memory at the data rate of the second asynchronous multiplexing apparatus. A data multiplexing transmission device for reading.

【０００６】[0006]

【発明が解決しようとする課題】しかしながら、叙上の
従来技術を使用した場合には、伝送できるディジタル音
声データはディジタル映像信号に同期している必要があ
る。同期している場合には、一定時間に伝送されるディ
ジタル音声データ数は一定であるが、同期していない場
合には、一定時間に伝送されるディジタル音声データ数
が一定でないこと、更に、ディジタルコンポジット映像
信号からメモリ上にあるディジタル音声データのデータ
読み出しクロックを発生すること、等の理由によりディ
ジタル音声データの読み出し数に過不足が生じ、ディジ
タル音声データが正確に読み出されないこととなる。However, when the above-mentioned prior art is used, the digital audio data that can be transmitted must be synchronized with the digital video signal. When synchronized, the number of digital voice data transmitted in a fixed time is constant, but when not synchronized, the number of digital voice data transmitted in a fixed time is not constant. For example, generation of a data read clock for digital audio data in the memory from the composite video signal causes an excessive or insufficient number of digital audio data to be read, and the digital audio data cannot be accurately read.

【０００７】また、上記特公昭６３−９６９７号公報及
び特開昭６２−１２０１３５号公報に記載された従来例
は共に、メモリに対するデータの書き込み速度と読み出
し速度とを変化させているが、構成が複雑になるばかり
か、機能上においても精度を上げるのにかなりの困難性
があった。In both of the conventional examples described in JP-B-63-9697 and JP-A-62-213535, the data write speed and the data read speed for the memory are changed. Not only did it become complicated, but there was considerable difficulty in improving the accuracy of the functions.

【０００８】一般的にディジタル映像信号に同期したデ
ィジタル音声データは通常ＶＴＲ等から出力されるが、
それ以外の場合には、例えば生中継の映像とアナウンサ
の音声等は同期していないことが多い。同期させる場合
には映像信号を音声の機器に入力させる等の機器の増設
が必要となり、構成機器の増大につながる。Generally, digital audio data synchronized with a digital video signal is normally output from a VTR or the like.
In other cases, for example, live broadcast video and announcer audio are often not synchronized. When synchronizing, it is necessary to add devices such as inputting a video signal to an audio device, which leads to an increase in the number of constituent devices.

【０００９】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決し、ディジタル映像信号に同期して
いない（非同期の）ディジタル音声データも伝送できる
ようにすると共に、上記の如き構成機器の増大を回避す
ること及び機能の向上を計ることを可能とした新規な映
像・音声多重装置を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned conventional circumstances, and accordingly, it is an object of the present invention to solve the above-mentioned problems inherent in the prior art and not to synchronize with a digital video signal (asynchronous). It is another object of the present invention to provide a novel video / audio multiplexing apparatus which can transmit digital audio data, and which can avoid an increase in the number of components as described above and can improve the functions.

【００１０】[0010]

【課題を解決するための手段】上記目的を達成するため
に、本発明に係るディジタルコンポジット映像信号に多
重されている非同期ディジタル音声の分離回路は、ディ
ジタル音声データ読み出し用のクロックを可変速する回
路を有する。具体的にはメモリにディジタル音声データ
を記憶させるときに使用するライトデータカウンタ（図
１の４）と、メモリからディジタル音声データを読み出
すときに使用するリードデータカウンタ（図１の６）
と、ライトデータカウンタ及びリードデータカウンタの
値の差分をとり可変速器を制御するライト／リードデー
タ数差分検出回路（図１の７）と、このライト／リード
数差分検出回路からの制御信号を受け、ディジタル音声
データ読み出しクロックを変速する可変速器（図１の
５）とを備えて構成される。In order to achieve the above object, an asynchronous digital audio separating circuit multiplexed on a digital composite video signal according to the present invention is a circuit for varying the speed of a clock for reading digital audio data. Having. Specifically, a write data counter (4 in FIG. 1) used when storing digital audio data in a memory, and a read data counter (6 in FIG. 1) used when reading digital audio data from a memory.
And a write / read data number difference detection circuit (7 in FIG. 1) for controlling the variable speed device by taking the difference between the values of the write data counter and the read data counter, and a control signal from the write / read number difference detection circuit. And a variable speed gear (5 in FIG. 1) for receiving and changing the digital audio data read clock.

【００１１】[0011]

【作用】本発明においては、ディジタル音声データの読
み出しクロックを変速することによってディジタル映像
に同期していないディジタル音声のデータを読み出すこ
とができ、従って、非同期の音声データの伝送が可能と
なる。In the present invention, digital audio data that is not synchronized with the digital video can be read by changing the read clock of the digital audio data, so that asynchronous audio data can be transmitted.

【００１２】[0012]

【実施例】次に本発明をその好ましい一実施例について
図面を参照しながら具体的に説明する。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram of a preferred embodiment of the present invention.

【００１３】図１は本発明の一実施例を示すブロック構
成図である。FIG. 1 is a block diagram showing an embodiment of the present invention.

【００１４】図１を参照するに、本発明に係る映像・音
声多重装置は、映像に非同期のディジタル音声データが
多重されているディジタル信号を入力し、ディジタルビ
デオ信号とディジタル音声データとを分離する分離回路
（Ｖ／Ａ分離回路）１と、Ｖ／Ａ分離回路１から出力さ
れるディジタル映像信号からディジタル音声データ読み
出し用のクロックを発生する読み出しクロック発生回路
２と、前記Ｖ／Ａ分離回路１から出力されるディジタル
音声データを受けデータ数をカウントするライトデータ
カウンタ４と、このライトデータカウンタ４からのアド
レスに（クロックで）前記Ｖ／Ａ分離回路１からのディ
ジタル音声データを記憶しリードデータカウンタ６から
のクロックでディジタル音声データを出力するメモリ３
と、前記読み出しクロック発生回路２から出力されるク
ロックを受けライト／リード数差分検出回路７から出力
される制御信号でクロック周波数を可変する可変速器５
と、この可変速器５からのクロックを受けてリードアド
レス（クロック）を決定するリードデータカウンタ６
と、ライトデータカウンタ４及びリードデータカウンタ
６からのアドレス（クロック）を比較し音声読み出し速
度を変更するための制御信号を出力するライト／リード
データ数差分検出回路７とを具備している。Referring to FIG. 1, a video / audio multiplexing apparatus according to the present invention inputs a digital signal in which digital audio data asynchronous with video is multiplexed, and separates a digital video signal from digital audio data. Separation circuit (V / A separation circuit) 1, read clock generation circuit 2 for generating a clock for reading digital audio data from a digital video signal output from V / A separation circuit 1, and V / A separation circuit 1 A write data counter 4 for receiving the digital audio data output from the RAM and counting the number of data; storing the digital audio data from the V / A separation circuit 1 at an address from the write data counter 4 (by clock); Memory 3 for outputting digital audio data with a clock from counter 6
A variable speed changer 5 that receives a clock output from the read clock generation circuit 2 and changes a clock frequency with a control signal output from a write / read number difference detection circuit 7
And a read data counter 6 receiving a clock from the variable speed device 5 to determine a read address (clock).
And a write / read data number difference detection circuit 7 for comparing addresses (clocks) from the write data counter 4 and the read data counter 6 and outputting a control signal for changing the voice reading speed.

【００１５】読み出しクロック発生回路２は、シリアル
ディジタル映像信号からクロックを抽出する回路であ
り、ＳＡＷフィルタ、タンク回路等の使用によって実現
され、具体的には１４３Ｍｂｐｓのシリアルディジタル
映像信号から１４３ＭＨｚのクロックを抽出する。The read clock generation circuit 2 is a circuit for extracting a clock from a serial digital video signal, and is realized by using a SAW filter, a tank circuit and the like. Specifically, the read clock generation circuit 2 generates a 143 MHz clock from a 143 Mbps serial digital video signal. Extract.

【００１６】次に可変速器について具体列を示し説明す
るに、可変速器５は入力のクロック（以下クロック１）
から、クロック１に同期したクロック１とは別の周波数
のクロック（以下クロック２）を発生させる。具体的に
は１４３ＭＨｚのクロックから約４８ＫＨｚのクロック
を発生させる。以下に発生方法の一例について説明す
る。Next, the variable speed device 5 will be described with reference to a specific column. The variable speed device 5 uses an input clock (hereinafter referred to as clock 1).
Therefore, a clock (hereinafter, clock 2) having a frequency different from that of clock 1 synchronized with clock 1 is generated. Specifically, a clock of about 48 KHz is generated from a clock of 143 MHz. Hereinafter, an example of the generation method will be described.

【００１７】可変速器をカウンタとＲＯＭにより構成し
た場合に、可変速器に入力されたクロック１はカウンタ
に入力される。このカウンタはクロック１で０〜１１９
４３７４までカウントするカウンタである。このカウン
タは、クロック１が入力される度に０から１づつカウン
トアップし、１１９４３７４までカウントアップした後
に０に戻り、またカウントアップしていく。このカウン
タは２進数で２１ビットの出力を発生する。この出力は
ＲＯＭに入力され、このＲＯＭは１１９４３７５クロッ
ク（クロック１）の期間にサイン波（クロック２）を４
８×１０³ 回発生させる。つまり１１９４３７５個のア
ドレスに４８×１０³ 回分のサイン波のデータ（アドレ
ス約２５個で１サイクルのサイン波のデータ）が記録さ
れている。これにより、クロック１に同期した周波数の
違うクロック２を発生させている。When the variable speed device is composed of a counter and a ROM, the clock 1 input to the variable speed device is input to the counter. This counter is 0-119 at clock 1
It is a counter that counts up to 4374. The counter counts up from 0 each time clock 1 is input, counts up to 1194374, returns to 0, and counts up again. This counter produces a 21-bit binary output. This output is input to a ROM, which outputs a sine wave (clock 2) during 1194375 clocks (clock 1).
Generate 8 × 10 ³ times. In other words, 48 × 10 ³ sine wave data (1 cycle of sine wave data with about 25 addresses) are recorded at 1194375 addresses. Thus, a clock 2 having a different frequency synchronized with the clock 1 is generated.

【００１８】上記のようなカウンタとＲＯＭのペアが他
に数個設けた場合に可変速器５が構成される。図２はこ
のようにして構成された可変速器５の具体例を示すブロ
ック構成図である。When several other pairs of the counter and the ROM as described above are provided, the variable speed device 5 is constituted. FIG. 2 is a block diagram showing a specific example of the variable speed device 5 configured as described above.

【００１９】図２を参照するに、図２は上記のようなカ
ウンタとＲＯＭのペアがあと２個（合計３個：カウンタ
５１〜５３、ＲＯＭ５４〜５５）設けた場合のものであ
る。カウンタ５１、ＲＯＭ５４から成るブロック１は１
１９４３７５クロックでサイン波が４８×１０³ 回分出
力される構成、カウンタ５２、ＲＯＭ５４から成るブロ
ック２は１１９４３７４クロックでサイン波が４８×１
０³ 回分出力される構成、カウンタ５３、ＲＯＭ５６か
ら成るブロック３は１１９４３７６クロックでサイン波
が４８×１０³ 回分出力される構成とする。この３つの
ブロックからの出力をライト／リードデータ数検出回路
７からの制御信号でスイッチ５７により切り替えれば、
周波数が異なったサイン波が出力されることになる。Referring to FIG. 2, FIG. 2 shows a case where two more pairs of counters and ROMs as described above are provided (a total of three: counters 51 to 53 and ROMs 54 to 55). The block 1 composed of the counter 51 and the ROM 54 is 1
A block 2 composed of a counter 52 and a ROM 54 outputs a sine wave 48 × 10 ³ times at 194375 clocks.
The block 3 composed of 0 ³ outputs and the block 3 composed of the counter 53 and the ROM 56 are configured to output 48 × 10 ³ sine waves at 1194376 clocks. If the outputs from these three blocks are switched by the switch 57 with a control signal from the write / read data number detection circuit 7,
Sine waves having different frequencies are output.

【００２０】尚実用的には、図２に示された各ＲＯＭ５
４〜５６とスイッチ５７との間にＤ／Ａ変換器、フィル
タ等の要素が挿入されることになる。In practice, each ROM 5 shown in FIG.
Elements such as a D / A converter and a filter are inserted between the switches 4 to 56 and the switch 57.

【００２１】続いてライト／リードデータ数差分検出回
路７について説明する。Next, the write / read data number difference detection circuit 7 will be described.

【００２２】ライト／リードデータ数差分検出回路７
は、一定時間にメモリ３に書き込まれたディジタル音声
データの数と、一定時間にメモリ３から読み出されたデ
ィジタル音声データの数との差分を検出し、その差分に
よってディジタル音声データを読み出す速度を変化させ
る可変速器５への制御信号を出力する回路である。ここ
で、一定時間とは一般的に５フィールドにかかる時間で
ある。５フィールドである理由は、パラレルディジタル
ビデオ信号のクロック数とディジタル音声データのクロ
ック数とが同一時間の関係になる時間であるからであ
る。具体的にはパラレルディジタル映像信号のクロック
が１１９４３７５クロックとディジタル音声データのク
ロックが８００８クロックとが同一時間になる時間であ
る。この一定時間にメモリ３に書き込まれた音声データ
と、メモリ３から読み出された音声データとの数を比較
し、制御信号を出力する。Write / Read Data Number Difference Detection Circuit 7
Detects the difference between the number of digital audio data written to the memory 3 in a certain time and the number of digital audio data read from the memory 3 in a certain time, and determines the speed at which the digital audio data is read out based on the difference. This is a circuit for outputting a control signal to the variable speed changer 5 to be changed. Here, the certain time is generally a time required for five fields. The reason for five fields is that the number of clocks of the parallel digital video signal and the number of clocks of the digital audio data have the same time relationship. Specifically, it is a time when the clock of the parallel digital video signal is 1194375 clocks and the clock of the digital audio data is 8008 clocks at the same time. The number of audio data written to the memory 3 during this fixed time and the number of audio data read from the memory 3 are compared, and a control signal is output.

【００２３】次に、一定時間にメモリ３に書き込まれた
音声データと、メモリ３から読み出された音声データと
の数を比較する方法について説明する。図３はライト／
リードデータ数差分検出回路の周辺回路を少し詳しく示
したブロック図である。メモリ３に書き込まれるデータ
は同時にライトデータカウンタ４に入力される。ライト
データカウンタ４は入力されたデータの数をカウンタで
カウントアップする。このカウンタ４は一定時間（クロ
ック１で１１９４３７５クロック分）でリセットされ、
０になって後に、入力されるデータでさらにカウントア
ップしていくカウンタである。Next, a description will be given of a method for comparing the number of audio data written in the memory 3 with the number of audio data read out from the memory 3 during a predetermined time. Figure 3 shows the light /
FIG. 3 is a block diagram showing a peripheral circuit of a read data number difference detection circuit in a little more detail. The data written to the memory 3 is simultaneously input to the write data counter 4. The write data counter 4 counts up the number of input data by the counter. This counter 4 is reset at a fixed time (1194375 clocks at clock 1),
After reaching 0, the counter further counts up with the input data.

【００２４】一方、リードデータカウンタ６では可変速
器５から入力されるクロック２をカウントする。このカ
ウンタ６も一定時間（クロック１で１１９４３７５クロ
ック分）でリセットされ、０になった後に、入力される
クロック２でさらにカウントアップされる。On the other hand, the read data counter 6 counts the clock 2 input from the variable speed gear 5. The counter 6 is also reset for a predetermined time (1194375 clocks for clock 1), and after being reset to 0, is further counted up by the input clock 2.

【００２５】次に上記２つのカウンタ（ライトデータカ
ウンタ４とリードデータカウンタ６）の差分をとる。上
記２つのカウンタのカウント数の上限は通常８００７
（０も含めて８００８個のデータのカウント数）である
が、両者の一定時間内のデータ数が８００７個で一致し
ている場合には制御出力として０を出力する。Next, the difference between the two counters (write data counter 4 and read data counter 6) is calculated. The upper limit of the count number of the above two counters is usually 8007
(The count number of 8008 data including 0), but if the number of data in both of them in the fixed time is equal to 8007, 0 is output as the control output.

【００２６】一方両者のカウンタの一定時間のカウント
数が異なる場合には、その差分が生じる。具体的には一
定時間のライトデータカウンタ４のカウント数が８００
７で、リードデータカウンタ６のカウント数が８００６
の場合には、制御出力として＋１を出力する。逆に一定
時間のライトデータカウンタ４のカウント数が８００６
で、リードデータカウンタ６のカウント数が８００７の
場合には、制御出力として−１を出力する。この制御出
力は可変速器５に入力され、クロック２の速度を可変す
る。On the other hand, when the counts of the two counters for a certain period of time are different, a difference is generated. Specifically, the count number of the write data counter 4 for a certain time is 800
7, the read data counter 6 counts 8006
In this case, +1 is output as the control output. Conversely, the count number of the write data counter 4 for a certain time is 8006
When the count of the read data counter 6 is 8007, -1 is output as the control output. This control output is input to the variable speed changer 5 to change the speed of the clock 2.

【００２７】次に、本発明の実施例の動作について、図
１を参照して説明するに、ディジタル音声データが多重
されているディジタル映像信号は、Ｖ／Ａ分離回路１に
入力され、Ｖ／Ａ分離回路１はディジタル音声データパ
ケットに付加されているフラグを識別してディジタルコ
ンポジット信号とディジタル音声データとを分離する。
分離されたディジタル音声データは、一旦ディジタル音
声データメモリ３に入力されると同時に、ライトデータ
カウンタ４に入力され、ライトデータカウンタ４は一定
時間に書き込まれたディジタル音声データの個数をカウ
ントする。Next, the operation of the embodiment of the present invention will be described with reference to FIG. 1. A digital video signal in which digital audio data is multiplexed is input to a V / A separation circuit 1, and The A separating circuit 1 identifies the flag added to the digital audio data packet and separates the digital composite signal from the digital audio data.
The separated digital audio data is input once to the digital audio data memory 3 and simultaneously to the write data counter 4, and the write data counter 4 counts the number of digital audio data written in a certain time.

【００２８】一方、読み出しクロック発生回路２では、
Ｖ／Ａ分離回路１で分離されたディジタルコンポジット
映像信号から、ディジタル音声データ読み出し用クロッ
クを発生する。On the other hand, in the read clock generation circuit 2,
A digital audio data reading clock is generated from the digital composite video signal separated by the V / A separation circuit 1.

【００２９】ここでクロック発生について説明する。一
般的にディジタル音声データは４８ＫＨｚでサンプリン
グされたデータである。また、ディジタルコンポジッド
映像信号はＮＴＳＣ信号を１４．３ＭＨｚでサンプリン
グされたデータである。この２つのサンプリングの間に
は映像信号５フィールドの時間とディジタル音声データ
４００４個分の時間が同じであるとの関係がある。但
し、この関係は映像信号と音声信号が同期していた場合
に成立する。この関係を利用してディジタルコンポジッ
ト映像信号から読み出しクロックを発生する。Here, the clock generation will be described. Generally, digital audio data is data sampled at 48 KHz. The digital composite video signal is data obtained by sampling the NTSC signal at 14.3 MHz. There is a relationship between the two samplings that the time of 5 fields of the video signal and the time of 4004 digital audio data are the same. However, this relationship is established when the video signal and the audio signal are synchronized. Using this relationship, a read clock is generated from the digital composite video signal.

【００３０】次に、読み出しクロックが可変速器５に入
力される。可変速器５ではライト／リードデータ数差分
検出回路７からの制御信号により読み出しクロックの周
波数を変化させる。変化させる方法について説明する。
通常、映像信号５フィールド（１１９４３７５クロッ
ク）で読み出しクロックは４００４個分生成される。
今、一例としてライト／リードデータ数差分検出回路７
からの制御信号が−１であった場合には、映像信号１１
９４３７４クロックで読み出しクロックが４００４個分
生成されたとする。この場合には、読み出しクロックの
速度（周波数）が増加することとなる。逆に制御信号が
＋１であった場合には、映像信号１１９４３７６クロッ
クで読み出しクロックが４００４個分生成されたとする
と、読み出しクロックの速度（周波数）が減少すること
となり、読み出し速度が変化することとなる。Next, the read clock is input to the variable speed device 5. The variable speed device 5 changes the frequency of the read clock in accordance with a control signal from the write / read data number difference detection circuit 7. A method for changing the value will be described.
Normally, 4004 read clocks are generated in five fields of video signals (1194375 clocks).
Now, as an example, the write / read data number difference detection circuit 7
If the control signal from is -1, the video signal 11
It is assumed that 4004 read clocks are generated at 94374 clocks. In this case, the speed (frequency) of the read clock increases. Conversely, if the control signal is +1 and if 4004 read clocks are generated by 1194376 video signals, the speed (frequency) of the read clock decreases, and the read speed changes. .

【００３１】次に、可変速器５のクロックはディジタル
音声データメモリ３に入力され、このクロックに従って
ディジタル音声データが読み出されていく。更に可変速
器５のクロックはリードデータカウンタ６に入力され、
リードデータカウンタ６ではデータメモリ３から一定時
間に読み出されたデータ数がカウントされる。Next, the clock of the variable speed gear 5 is input to the digital audio data memory 3, and the digital audio data is read out according to this clock. Further, the clock of the variable speed device 5 is input to the read data counter 6, and
The read data counter 6 counts the number of data read from the data memory 3 in a certain time.

【００３２】ライト／リードデータ数差分検出回路７で
は、ライトデータカウンタ４とリードデータカウンタ
６、それぞれで一定時間に書き込み、または読み出され
たデータ数の差分を可変速器５に制御信号として出力す
る。In the write / read data number difference detection circuit 7, the write data counter 4 and the read data counter 6 each output the difference in the number of data written or read in a fixed time to the variable speed device 5 as a control signal. I do.

【００３３】[0033]

【発明の効果】以上説明したように、本発明によれば、
ディジタルコンジット映像信号に多重されたディジタル
音声データのデータ数が一定でなかった場合（映像に非
同期の音声の場合）でも、データメモリ３からのデータ
読み出し速度を伝送されたディジタル音声データ数に応
じて変更させることで読み出すディジタル音声データに
過不足が生じない正確な伝送ができる効果が得られる。As described above, according to the present invention,
Even when the number of digital audio data multiplexed in the digital conduit video signal is not constant (in the case of audio asynchronous to video), the data read speed from the data memory 3 is adjusted according to the number of transmitted digital audio data. By changing the digital audio data, there is obtained an effect that accurate transmission can be performed without any excess or deficiency in the read digital audio data.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施例を示すブロック構成図であ
る。FIG. 1 is a block diagram showing an embodiment of the present invention.

【図２】本発明の主要部の一つである可変速器の具体例
を示すブロック構成図である。FIG. 2 is a block diagram showing a specific example of a variable speed gear which is one of the main parts of the present invention.

【図３】本発明の主要部の一つであるライト／リードデ
ータ数差分検出回路の周辺を示すブロック図である。FIG. 3 is a block diagram showing the periphery of a write / read data number difference detection circuit, which is one of the main parts of the present invention.

【図４】従来技術の一例を示すブロック図である。FIG. 4 is a block diagram showing an example of the related art.

【符号の説明】[Explanation of symbols]

１、１１…Ｖ／Ａ分離回路 ２、１２…読み出しクロック発生回路 ３、１３…ディジタル音声データメモリ ４…ライトデータカウンタ ５…可変速器 ５１〜５３…カウンタ ５４〜５６…ＲＯＭ ５７…スイッチ ６…リードデータカウンタ ７…ライト／リードデータ数差分検出回路 1, 11 V / A separation circuit 2, 12 read clock generation circuit 3, 13 digital audio data memory 4, write data counter 5, variable speed device 51 to 53, counter 54 to 56, ROM 57, switch 6, Read data counter 7: Write / read data number difference detection circuit

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０４Ｎ 7/087 7/088 (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04J 3/00 - 3/26 H04N 7/08 - 7/088 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. ⁶ identification symbol FI H04N 7/087 7/088 (58) Investigated field (Int.Cl. ⁶ , DB name) H04J 3/00-3/26 H04N 7/08-7/088

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 映像に非同期のディジタル音声データが
多重されているディジタルコンポジット映像信号を入力
しディジタル音声データとディジタル映像信号とを分離
するＶ／Ａ分離回路と、該Ｖ／Ａ分離回路から出力され
るディジタル映像信号からディジタル音声読み出し用の
クロックを発生する読み出しクロック発生回路と、前記
Ｖ／Ａ分離回路から出力されるディジタル音声データを
受けてそのデータ数をカウントするライトデータカウン
タと、該ライトデータカウンタからのクロックで前記Ｖ
／Ａ分離回路から出力されるディジタル音声データを記
憶し後記リードデータカウンタからのクロックでディジ
タル音声データを出力するメモリと、前記読み出しクロ
ック発生回路からのクロックを受けて後記ライト／リー
ドデータ数差分検出回路からの制御信号でクロック周波
数を可変する可変速器と、該可変速器からのクロックを
受けてリードクロックを決定するリードデータカウンタ
と、前記ライトデータカウンタ及び前記リードデータカ
ウンタからのクロックの差分を検出し音声読み出し速度
を変更するための制御信号を出力するライト／リードデ
ータ数差分検出回路とを具備することを特徴とする映像
・音声多重装置。1. A V / A separation circuit for inputting a digital composite video signal in which asynchronous digital audio data is multiplexed on a video and separating the digital audio data from the digital video signal, and an output from the V / A separation circuit. A read clock generation circuit for generating a clock for reading digital audio from a digital video signal to be read, a write data counter for receiving digital audio data output from the V / A separation circuit and counting the number of data; The V from the clock from the data counter
/ A memory storing digital audio data output from the separation circuit and outputting digital audio data in response to a clock from a read data counter, and detecting a difference in the number of write / read data after receiving a clock from the read clock generation circuit. A variable speed device that varies a clock frequency by a control signal from a circuit, a read data counter that determines a read clock in response to a clock from the variable speed device, and a difference between clocks from the write data counter and the read data counter. And a write / read data number difference detection circuit for outputting a control signal for detecting a change in the audio read speed. 【請求項２】 前記可変速器は、カウンタとＲＯＭの対
による回路を複数個並列に接続されて形成され、前記カ
ウンタの共通接続点が前記読み出しクロック発生回路の
出力に接続され、前記各ＲＯＭの出力が前記ライト／リ
ードデータ数差分検出回路の制御信号により制御される
切替スイッチを介して前記リードデータカウンタに接続
されていることを更に特徴とする請求項１に記載の映像
・音声多重回路。2. The variable speed device is formed by connecting a plurality of pairs of counter and ROM circuits in parallel, a common connection point of the counters is connected to an output of the read clock generation circuit, 2. The video / audio multiplexing circuit according to claim 1, wherein an output of the video / audio multiplexing circuit is further connected to the read data counter via a changeover switch controlled by a control signal of the write / read data number difference detection circuit. . 【請求項３】 前記メモリに書き込まれた音声データの
データ数と該メモリから読み出された音声データのデー
タ数は前記リード及びライトデータカウンタにより一定
時間計数されることを更に特徴とする請求項１に記載の
映像・音声多重回路。3. The data count of audio data written to the memory and the number of audio data read from the memory are counted by the read / write data counter for a predetermined time. 2. The video / audio multiplexing circuit according to 1. 【請求項４】 前記一定時間は５フィールドに要する時
間であることを更に特徴とする請求項３に記載の映像・
音声多重回路。4. The video / video according to claim 3, wherein the predetermined time is a time required for five fields.
Voice multiplexing circuit.