JP2917152B2

JP2917152B2 - 集積回路チップ

Info

Publication number: JP2917152B2
Application number: JP63249718A
Authority: JP
Inventors: スティーブン・ケー・サリバン; ドナルド・エフ・マレイ
Original assignee: KURIDENSU SHISUTEMUZU CORP
Current assignee: KURIDENSU SHISUTEMUZU CORP
Priority date: 1987-10-07
Filing date: 1988-10-03
Publication date: 1999-07-12
Anticipated expiration: 2014-07-12
Also published as: JPH01114067A; EP0311237A3; US4980586A; EP0311237A2

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、集積回路（IC）チップ、特に温度制御によ
って信号伝播遅延時間を調整し得るICチップに関する。

〔従来技術及び発明が解決しようとする課題〕

信号伝播遅延時間とは、IC内の論理素子又は論理素子
及び他の回路素子をパルスが通過するものに要する時間
をいう。同じICの場合には論理素子及び回路素子の信号
伝播遅延時間は、一般にかなり一様であるが、IC内の総
ての回路素子の信号伝播遅延時間は、動作温度に応じて
変化する。更に、例えばECL（エミッタ結合論理）素子
を用いたロジック・システムでは、そのシステム内の１
つ以上のトランジスタに供給されるバイアス信号に応じ
て、信号伝播遅延時間は、ある範囲内で変化する。多く
の場合、このようなバイアス信号は、一定値であり、IC
の動作中に変化しないのが普通である。

回路設計者は、信号伝播遅延時間を最小にしようと努
力するのが一般的であるが、場合によっては、信号伝播
遅延時間を一貫して予測出来るようにすることも大切で
ある。

ICの信号伝播遅延時間を制御する１つの方法の従来例
として、ポラックの米国特許第4641048号がある。ポラ
ックの発明によれば、制御対象のICに位相ロック型のリ
ング発振器を組み込んでいる。この発振器に含まれてい
る多数の代表的な論理素子の信号伝播遅延時間は、各素
子に印加されるバイアス信号に部分的に存在する。バイ
アス信号発生器は、リング発振器の出力Vpと既地の基準
信号Vrefを比較する。このバイアス信号発生器は、信号
Vp及びVref間の位相差の時間積分に比例したバイアス信
号Vbを発生する。この可変バイアス信号Vbは、リング発
振器内の総ての論理素子及びIC内の総ての被制御論理素
子に印加される。上記特許公報の記載によれば、バイア
ス信号Vbを制御することにより、リング発振器を通過す
る信号の伝播遅延時間が略一定のレベルに維持される。
同じバイアス信号VbがIC内の他の総ての被制御論理素子
にも印加されているので、バイアス信号Vbの制御によ
り、IC全体を通過する信号の伝播遅延時間も或る程度調
整される。

このような可変バイアス信号により信号伝播遅延時間
を制御する方法には、多くの制限がある。例えば、この
方法は、バイアス信号と無関係の回路素子の遅延時間に
は何ら影響を与えない。更に、CMOS型ICにこの方法を応
用することは、IC内のバイアス電圧に制限があるので実
用的ではない。

CMOS型の如きICの信号伝播遅延時間は、ICの温度に応
じて変化することが知られている。ICに温度センサを接
続し、そのICをオーブンに入れておくという従来の方法
がある。そして、このオーブンの温度を調整して、オー
ブンの温度及び少なくとも理論的にはICの温度を一定に
保持していた。この方法を実施するには、相当の費用が
かかり、且つ多くのICを含む装置の場合には実用的では
ない。

このように、ICを通過する信号の伝播遅延時間を一定
にする為、もっと具体的に言えば、温度制御により信号
伝播遅延時間を一定に維持する為の優れた装置の実現が
待たれている。

従って、本発明の目的は、ICの温度制御をすることに
より、そのICの信号伝播遅延時間を一定に調整し得るIC
チップを提供することである。

本発明の他の目的は、比較的安価で、且つ殆どの回路
部品を遅延時間調整用のICの一部の回路として組み込む
ことの可能なICチップを提供することである。

〔課題を解決する為の手段及び作用〕

本発明によれば、IC内にヒータ及びこのヒータがICに
与える熱を制御する回路を内蔵し、ICの信号伝播遅延時
間を制御する。

本発明によれば、ICの少なくとも一部を通過する信号
の伝播遅延時間が測定され、基準伝播遅延時間と比較さ
れる。この測定された遅延時間が基準遅延時間より短い
場合には、ヒータの発生する熱を増加するように制御す
る。測定された遅延時間が基準遅延時間より長い場合に
は、ヒータの発生する熱を減少するように制御する。

本発明の特定実施例によれば、IC内の論理素子の代表
的な遅延特性を有する論理素子から成るリング発振器に
テスト信号源からテスト信号が印加される。このリング
発振器の出力パルス列の周波数は、この発振器を通過す
る信号の伝播遅延時間の関数であり、この信号伝播遅延
時間は、ICの温度変化に部分的に依存する。各テスト信
号の発生時点毎に基準遅延値（基準計数値）が周波数カ
ウンタにロードされる。この周波数カウンタは、テスト
信号のパルス幅の期間中にリング発振器の出力パルス数
を基準計数値から減算計数（デクリメント）する。周波
数カウンタの出力信号は、各テスト信号パルスの停止時
点に於ける基準計数値から減算計数されたカウンタの計
数値に対応している。ヒータ・カウンタがヒータ初期値
を記憶しており、上記周波数カウンタの出力信号に応じ
て、ヒータ・カウンタは計数範囲内で上記ヒータ初期値
から加算計数及び減算計数動作を行う。このヒータ・カ
ウンタは、ヒータ初期値から加算計数及び減算計数した
値に対応するヒータ制御信号を出力する。ヒータ制御信
号が順次ヒータの動作を調整し、信号伝播遅延時間を一
定にするのに適する熱をヒータに発生させる。ヒータ初
期値及び基準計数値は可変である。

本発明の実施例では、ヒータは複数の集積回路熱発生
素子（例えば、異なるチャネル幅を有する複数のMOS型
トランジスタ）で構成されている。各トランジスタはオ
ンすると熱を発生する。ヒータ制御信号がこれら熱発生
素子を制御し、ヒータが発生する熱を調整する。

テスト信号のパルス幅は一様でも良い。しかし、ヒー
タの制御を最適化する為にテスト信号のパルス幅を変化
させても良い。テスト信号のパルス幅を変化させること
により、ヒータの発生熱の変化後にリング発振器の温度
が安定状態に達するまでに要する遅延時間を補償するこ
とが出来る。

［実施例］本発明は、ICを通過する信号の伝播遅延時間を略一定
且つ不変の状態に維持することが望まれるいかなる場合
にも応用し得る。

ICの信号伝播遅延時間を一定にすることが重要となる
特定応用例の１つは、ICの試験の場合である。第２図
は、本発明を応用可能なICテスト・システムの一部のブ
ロック図であり、被試験用IC（10）が示されている。通
常、IC（10）に信号を供給するのに用いられる複数のド
ライバ（12）は、例えば256ピンのICに対して256個のド
ライバから構成されている。出力比較器（14）は、供給
された信号に対するIC（10）の出力を既知の応答と比較
する為に用いられる。この情報により、IC（10）が適正
に機能しているか否かが確認される。このようなドライ
バ及び比較器を有するICテスト装置の一例は、米国オレ
ゴン州ビーバートンにあるテクトロニックス社から販売
されているLT−1000型ICテスト・システムである。

ドライバ（12）及び比較器（14）は、普通各々ICを含
んでいる。これらのドライバ及び比較器の動作中に、各
回路の供給電圧及び温度が変化することがある。例え
ば、周囲温度の変化或いはICの消費電力の変化等によ
り、ICの温度が変化することがある。このような温度変
化により、ドライバ及び比較器を通過する信号の伝播遅
延時間が変化するという不都合が生じることがある。こ
れらの信号の中には、ICの伝播遅延時間測定に用いられ
るものもあるので、ドライバ（12）及び比較器（14）の
伝播遅延時間の変化は、ICの伝播遅延時間の測定値の誤
差の原因になる。

複数のICを通過する伝播遅延時間の一貫性を改善する
ため、そのような制御が望まれる各ICに本発明による回
路を追加する。この追加される回路は、ICの一部の伝播
遅延時間を監視する手段を含んでいる。本発明の該追加
回路または、集積回路の温度を変化させてその伝播遅延
時間をほぼ一定に維持する手段をも含んでいる。

第１図に、本発明の好適実施例のブロック図を示して
いる。信号伝播遅延時間を一定にするICを含むICチップ
（22）に、測定遅延回路（20）が内蔵されている。この
測定遅延回路（20）は、ICチップ（22）に内蔵されてい
るので、測定遅延回路（20）の伝播遅延時間は、チップ
（22）の温度変化に応じてチップ（22）内の他の回路と
略同様の影響を受ける。

ICチップ（22）と熱的に結合したヒータ（24）がICチ
ップ（22）を選択的に加熱して信号伝播遅延時間を調整
する。ヒータ（24）は、ICチップ（22）上に他の回路と
共に実装した集積回路熱発生素子であることが望まし
い。また、ヒータ（24）は、測定遅延回路（20）に比較
的近い位置に設けられるのが普通である。これにより、
ヒータ（24）からの熱により測定遅延回路（20）の温度
が変化するまでの時間的遅れを最小にすることが出来
る。金属製リードフレームを用いている代表的なICチッ
プは、比較的熱伝導性が良く、ヒータ（24）の発生した
熱をチップ内の回路に伝えることが出来る。また、通常
プラスチック製又は、セラミック製の比較的熱絶縁性の
パッケージ（26）がチップ（22）の周囲を覆っている。
このパッケージ（26）により、ICチップ（22）の温度を
周囲温度に対して高くすることが出来る。

このように、ICチップ（22）内の総ての回路は接近し
ており、、熱伝導性の高い材料で形成されているので、
ICチップ内の総ての回路は略同一の温度に維持されてい
る。また、温度及び電圧のような、チップ内の１つの回
路の信号伝播遅延時間を変化させる要因は、同一のチッ
プ内の総ての回路に関して略同一になる。従って、例え
ば測定遅延回路（20）のようなチップ内のどれかの回路
の伝播遅延時間を測定し、その情報からチップの温度を
調整することにより、チップ内の総ての回路の伝播遅延
時間を一定に調整することが出来る。

測定遅延回路（20）からの伝播遅延時間の測定情報に
基づいて、制御手段（30）はヒータ（24）を制御する。
即ち、遅延時間の測定値が所望の値より短いと、ヒータ
（24）の発生する熱を増加するように制御する。逆に、
測定された伝播遅延時間が所望の値より長いと、ヒータ
（24）の発生する熱を減少するように制御する。このよ
うにして、信号伝播遅延時間が極めて精密に制御され
る。

第１図の基準遅延回路（32）は、所望の伝播遅延時間
に相当する基準遅延信号を発生する。遅延比較回路（3
4）が、基準遅延回路（32）からの基準遅延信号と測定
遅延回路（20）からの測定遅延信号とを比較する。遅延
比較回路（34）の出力は、所望の遅延時間と実際に測定
された遅延時間との時間差に相当する。基準遅延信号及
び測定遅延信号間の関係に基づき、発生する熱をそのま
ま維持するか又は調整するようにヒータ制御信号により
ヒータ（24）が制御される。マイクロプロセッサを含む
基準遅延時間設定回路（40）が所望の基準遅延信号を設
定する。更に、後述するように、測定遅延回路（20）は
テスト信号源（42）からのテスト信号に応じて伝播遅延
時間を測定する。

第３図は、第１図の回路の一部を詳細に示したブロッ
ク図である。測定遅延回路（20）にはリング発振器（5
1）が内蔵されている。正確な基準となるテスト信号が
テスト信号源（42）からライン（50）に送られ、リング
発振器（51）のゲート入力（52）に供給される。このテ
スト信号は、第６図及び第７図に示すような繰り返しデ
ジタル信号である。第６図において、テスト信号は時間
ｔの期間、高論理状態にある。この時間ｔは、リング発
振器（51）が出力端（54）に多くのパルスを出力し得る
程長い。

第４図は第３図のリング発振器（51）を表すブロック
図である。リング発振器（51）は、Ｎ個の論理素子を含
み、この場合、NANDゲート（58）の後に偶数個のインバ
ータを出力が次のインバータの入力になるように直列に
接続している。Ｎ番目のインバータの出力がリング発振
器の出力になっている。このＮ番目の出力はNANDゲート
（58）の第１入力にも接続している。NANDゲート（58）
の他方の入力は、リング発振器のゲート入力（52）にな
っている。このリング発振器を構成している論理素子
は、IC内の他の論理素子を代表する信号伝播遅延特性を
有している。

このような構成により、高論理レベルのテスト信号が
ゲート（52）に供給されている間に、リング発振器（5
1）は測定遅延信号を出力する。このリング発振器の出
力パルスの周波数は、発振器中の論理素子の信号伝播遅
延時間の関数になっている。更に、この伝播遅延時間
は、部分的にICチップ（22）の温度の関数（第７図参
照）になっている。即ち、リング発振器（51）の信号伝
播遅延時間が短くなると、発振器の出力端（54）から出
力されるパルスの周波数は高くなる。また、ICチップ
（22）の温度が高くなると、リング発振器（51）の信号
伝播遅延時間が増加する。この伝播遅延時間の増加によ
りリング発振器（51）の出力パルスの周波数は低くな
る。

第３図の基準遅延回路（32）は、所望の周波数を記憶
する12ビットのレジスタ（60）のような記憶手段を含ん
でいる。レジスタ（60）のロード入力（62）に入力され
る基準遅延ロード信号に応じて、基準遅延信号の初期値
（２進データ）がレジスタ（60）の12ビットの初期値入
力端（64）にロードされる。この初期値の決定に関して
は後述するが、レジスタ（60）に異なる値を入力するだ
けでこの初期値を所望の値に変えることが出来る。

第３図の遅延比較器（34）は、12ビットの周波数カウ
ンタ（70）を含んでいる。このカウンタのロード入力端
（72）をテスト信号ライン（50）に接続し、計数入力端
（74）をリング発振器（51）の出力端（54）に接続し、
基準遅延入力端（76）をレジスタ（60）の12ビットの摺
動素子端（65）に接続している。ライン（50）のテスト
信号が高論理状態になると、レジスタ（60）に記憶され
た12ビットの基準遅延値が出力（65）から入力（76）を
介して周波数カウンタ（70）にロードされる。

リング発振器出力（54）からのパルスが周波数カウン
タ（70）で計数される。１つの方法では、基準パルスが
周波数カウンタ（70）に入力する毎に計数値が０に設定
される。この場合、ライン（50）のテスト信号が低論理
レベルに変化した時点の周波数カウンタ（70）の計数値
によりリング発振器（51）の信号伝播遅延時間が測定さ
れる。例えば、リング発振器（51）の伝播遅延時間が長
くなれば、周波数カウンタ（70）の計数値が小さくな
る。上述の方法を第３図の実施例に利用しても良いが、
基準パルスの入力毎に周波数カウンタ（70）の計数値を
０に設定しなくても良い。その代わり、周波数カウンタ
（70）の計数値を基準周波数値に設定する。この基準周
波数値はレジスタ（60）から得られる値であり、各テス
ト信号のパルス幅の期間中に周波数カウンタ（70）が計
数する所望の計数値に対応している。更に、周波数カウ
ンタ（70）の計数値は、初期値から増加するのでなく、
順に減少するように設計されている。テスト信号の終端
時（即ち、テスト信号が低論理状態に変化した時点）
に、リング発振器（51）はパルス出力を停止する。従っ
て、テスト信号の終端時に周波数カウンタ（70）内に残
る計数値は、所望の基準計数値（初期値）から実際に測
定した計数値を差し引いた値になる。

ICの信号伝播遅延時間が短過ぎる場合には、リング発
振器（15）の出力パルスの周波数は所望値より高くな
る。この場合、テスト信号の終端以前に周波数カウンタ
（70）の計数値は、負の値に減少してしまう。周波数カ
ンウンタ（70）の計数値が負を表す２の補数になってい
る時、周波数カウンタ（70）のMSB（最大ビット）は論
理「１」になっている。このMSBは、周波数カウンタ（7
0）の出力端（78）に接続されている。後述するよう
に、この出力が発生した時、ヒータ（24）は、第１図の
ICチップ（22）の温度を上昇させ、信号伝播遅延時間を
総て増加させる。反対に、ICチップの伝播遅延時間が長
過ぎる場合には、テスト信号の終端時点で周波数カンウ
ンタ（70）の計数値は正の値になる。この正の計数値
は、リング発振器（51）からの出力パルスの周波数が低
過ぎることを示している。周波数カウンタ（70）の計数
値が正の時、周波数カウンタ（70）のMSBは論理「０」
になり、出力端（78）も「０」になる。この場合の情報
により、ヒータ（24）の発生する熱が減少される。ヒー
タ（24）の発生熱が減少すると、ICチップ（22）の温度
が低下し、信号伝播遅延時間が総て減少する。

第３図のヒータ制御回路（36）は、８ビットのヒータ
・カウンタ（80）及びＤ型フリップ・フロップ（82）を
含んでいる。フリップ・フロップ）82）のＤ入力端は周
波数カウンタ（70）の出力端（78）に接続している。ま
た、フリップ・フロップ（82）のＱ出力端はヒータ・カ
ウンタ（80）のインクリメント／デクリメント（INC./D
EC.）入力端（84）に接続している。更に、ライン（5
0）上のテスト信号は、ヒータ・カウンタ（80）のクロ
ック入力（86）（CK）に供給されると共に、反転してフ
リップ・フロップ（82）のクロック入力（CK）にも供給
されている。ヒータ・カウンタ（80）のロード入力端
（LOAD）（88）にロード信号が入力すると、ヒータ・カ
ウンタ（80）の入力端（90）に８ビット２進データのヒ
ータ初期値がロードされる。また、８ビットのヒータ制
御信号がヒータ・カウンタ（80）の出力端（92）からヒ
ータ（24）に送られる。このヒータ制御信号の値は、ヒ
ータ初期値にヒータ・カウンタ（80）の入力端（84）の
入力値を加算又は減算した値である。ヒータ初期値は可
変であるが、普通は、ヒータ（24）の発生熱が可変範囲
の略中央となるような値に選択される。

各テスト信号の開始時点で周波数カウンタ（70）にレ
ジスタ（60）から基準遅延値がロードされると、ヒータ
・カウンタ（80）が計数を開始する。周波数カウンタ
（70）の出力端（78）が論理「１」の時、ヒータ・カウ
ンタ（80）の計数値は増加（インクリメント）する。こ
の場合、フリップ・フロップ（82）のＱ出力端からヒー
タ・カウンタ（80）の入力端（84）に入力する信号は高
論理状態になっている。反対に、周波数カウンタの出力
端（78）が論理「０」の時、ヒータ・カウンタ（80）の
計数値は減少（デクリメント）する。後述するように、
ヒータ・カウンタ（80）の出力端（92）の出力値によっ
てヒータ（24）の発生熱が制御される。ヒータ・カウン
タ（80）の計数値が大きくなると、ヒータ（24）の発生
熱が増加し、その結果、信号伝播遅延時間が増加する。

第５図は、ヒーター（24）の１実施例のヒータ回路
（96）を示している。このヒータ回路（96）は、制御信
号に応じて熱を発生する集積回路熱発生素子を多数含ん
でいる。これら熱発生素子はMOS型トランジスタを含
み、ヒータ・カウンタ（80）の出力端（92）の各ビット
毎に１つのトランジスタが対応している。但し、第５図
では、その中の４個のトランジスタ（98a）、（98b）、
（98g）及び（98h）を示している。これらのトランジス
タのゲートは、ヒータ・カウンタ（80）の出力ビットに
夫々接続し、各トランジスタのドレイン及びソースは、
正電源＋Ｖ及び接地電位源間に接続している。トランジ
スタ（98a）〜（98h）は、各々異なるチャネル幅を有
し、ヒータ・カウンタ（80）のMSBに接続されたトラン
ジスタが最大のチャネル幅を有している。具体例とし
て、第１トランジスタ（98a）のチャネル幅をＸとする
と、第２、第３、・・・第８トランジスタの各チャネル
幅を夫々順に2X、4X、8X、16X、32X、64X、及び128Xの
ようにしても良い。このようにトランジスタのチャネル
幅を設計することにより、ヒータ・カウンタのMSBからL
SB（最小ビット）までの各ビットの制御によって、各ト
ランジスタは上位側のトランジスタの1/2の電源を切り
換える。このようにして、ヒータ・カウンタ（80）の計
数値によりヒータ回路（96）を流れる電流値をリニアに
制御することが出来る。ヒータ回路（96）から発生する
熱は、ヒータ回路を流れる電流と供給電圧との積に比例
している。

誤動作を防止する為に、第３図のヒータ・カウンタ
（80）は、計数値が最大値に達した時には計数値を増加
せず、且つ、計数値が最小値に達した時には計数値を減
少させないように設計されている。第３図に於いて、１
対のアンド・ゲート（100）及び（102）と、これら両ゲ
ートの出力端を入力端を接続したオア・ゲート（104）
とにより上記誤動作が防止される。オア・ゲート（10
4）の出力は反転されてヒータ・カウンタ（80）のイネ
ーブル入力端（ENABLE）（106）に供給される。また、
アンド・ゲート（100）の入力端はフリップ・フロップ
（82）のＱ出力端及びヒータ・カウンタ（80）の最大値
出力端（MAX）（108）に接続している。更に、アンド・
ゲート（102）の入力端はフリップ・フロップ（82）の/
Q出力端（（Ｑの反転出力端）及びヒータ・カウンタ（8
0）の最小値出力端（MIN）（110）に接続している。ヒ
ータ・カンウンタ（80）の計数値が最大値に達すると、
MAX出力端（108）からアンド・ゲート（100）に論理
「１」の信号が送られる。次に、フリップ・フロップ
（82）のＱ出力信号が論理「１」になると、アンド・ゲ
ート（100）の出力端からオア・ゲート（104）に論理
「１」の信号が送られる。よって、オア・ゲート（10
4）の出力が論理「１」となり、反転された論理「０」
の信号がヒータ・カウンタ（80）のイネーブル入力端
（106）に供給され、ヒータ・カウンタ（80）の加算計
数動作が停止される。このように、フリップ・フロップ
（82）の出力によってヒータ・カウンタ（80）の計数値
が減少する時までヒータ・カウンタ（80（の計数動作は
停止している。反対に、ヒータ・カウンタ（80）の計数
値が最小値に達すると、ヒータ・カウンタ（80）のMIN
出力端（110）から論理「１」の信号がアンド・ゲート
（102）に送られる。この時、フリップ・フロップ（8
2）の/Q出力端が論理「１」（即ち、Ｑ出力によりヒー
タ・カウンタ（80）が減算計数状態）の場合、アンド・
ゲート（102）の出力が論理「１」になり、オア・ゲー
ト（104）の出力も論理「１」になる。この信号が反転
され、論理「０」の信号がヒータ・カウンタ（80）のイ
ネーブル入力端（106）に供給され、カウンタの減算計
数動作が停止される。このように、ヒータ・カウンタ
（80）は、或る範囲内で加算計数動作及び減算計数動作
をするように設計されている。

後述する理由により、論理「１」のディセーブル（di
sable）信号をオア・ゲート（104）の入力端に接続した
ライン（112）に選択的に供給しても良い。このディセ
ーブル信号に応じて、ヒータ・カウンタ（80）は加算計
数動作又は減算計数動作を停止する。更に、フリップ・
フロップ（82）の状態、即ち周波数カウンタ（70）の出
力を監視する為に、フリップ・フロップのＱ出力をライ
ン（114）を介して読み出しても良い。ライン（112）上
のディセーブル信号の印加とライン（114）上の状態監
視（読出し）は、回路の初期化の際に実行されるが、こ
れに関しては後述する。

この回路全体が適正に動作する為には、テスト信号の
入力間隔を短くし過ぎないことが重要である。もし、ヒ
ータ（24）の発生熱による温度上昇がICチップ（22）を
介してリング発振器（51）に伝播しないうちに、多数の
テスト信号が入力すると、平衡計数値（即ち、基準値）
を超えてヒータ・カウンタ（80）が何度も加算計数動作
又は減算計数動作を行うかも知れない。このような状態
になると、ヒータ・カウンタ（80）の計数値は、非常に
大きな数値と非常に小さな数値の間で変化する発振状態
になる。この発振状態の範囲が小さい場合には問題にな
らないが、大きな範囲の発振状態は望ましくない。

このような発振状態の範囲を狭めるには、テスト信号
の周波数を低減すれば良い。換言すれば、第６図のテス
ト信号の高論理レベルの幅ｔを長くすれば良い。こうす
れば、リング発振器（51）を含むICチップ（22）に僅か
な温度変化が伝播する時間的余裕が生じ、多くのテスト
信号が短時間に入力するようなことはない。また、ヒー
タ（24）とリング発振器（51）の間隔を接近させること
により、温度変化の伝播効率を高めることが出来る。多
くの場合、テスト信号のパルス幅を一様にすることが望
ましいが、テスト信号の周波数を低減する方法には、信
号伝播遅延時間の変化に対する回路全体の応答速度を遅
くするという欠点がある。繰り返しになるが、IC内の種
々の回路の電力消費量の変化、或いは供給電圧の変化等
に起因するICチップの温度変化によって信号伝播遅延が
発生し得るのである。

大幅にヒータ・カウンタの発振状態を伴うことなく、
信号伝播遅延時間の変化に対する回路の応答性能を向上
する１つの方法は、テスト信号の幅を可変にすることで
ある。即ち、テスト信号の高論理状態の幅ｔを可変にす
れば良い。幾つかのテスト信号の幅を長くし、別の幾つ
かのテスト信号の幅を短くし、その間の数個のテスト信
号の幅をそれらの中間程度にすることにより、条件の変
化に応じて、ヒータ・カウンタ（80）のスルー・レート
を変化させることが出来る。例えば、第７図の（Ａ）、
（Ｂ）及び（Ｃ）に示すようなテスト信号を使用しても
良い。第７図に於いて、テスト信号（Ｂ）の高論理状態
の幅はｔであり、テスト信号（Ａ）の幅はｔ＋Δであ
り、テスト信号（Ｃ）の幅はｔ−Δである。ここで、Δ
は微少時間を表す。（Ａ）及び（Ｃ）型の多くのテスト
信号に（Ｂ）型のテスト信号を少々加えてテスト信号列
を形成するのが普通である。具体例として、45％の
（Ａ）型のテスト信号と、45％の（Ｃ）型のテスト信号
と、10％の（Ｂ）型のテスト信号とによりテスト信号列
を構成し得る。その上、これら（Ａ）型と（Ｃ）型のテ
スト信号を略交互に繰り返し、それらの間に（Ｂ）型の
テスト信号を周期的に挿入した信号列を第３図の回路に
入力しても良い。

リング発振器（51）の遅延と平衡（基準）遅延との隔
たりがかなり大きい時、これら総てのテスト信号により
ヒータ・カウンタ（80）は平衡（基準）計数値に向かっ
て計数動作を行う。これにより、ヒータ（24）がICチッ
プ（22）に与える熱の変化を適正に制御する。測定され
た遅延が基準遅延に近づくと、第７図の（Ａ）の長いテ
スト信号によってヒータ・カウンタ（80）は、加算計数
し、（Ｃ）の短いテスト信号によってカウンタ（80）は
減算計数する。長いテスト信号と短いテスト信号のパル
ス数が等しいので、これらの計数値は実質的に互いに打
ち消される。この場合にヒータ・カウンタ（80）の計数
値に実質的な影響を与えるものは、長いテスト信号と短
いテスト信号の中間のパルス幅を有する第７図（Ｂ）の
数少ないテスト信号である。このように、回路が平衡状
態に接近するにつれてヒータ・カウンタ（80）に影響す
る基準テスト信号のパルス数が減少する。この結果、不
都合なカウンタの発振状態の発生確率を低減し、回路の
温度応答時間を比較的短縮することが出来る。

上述のように、上記テスト信号はテスト信号源（42）
から本発明の回路に供給される。このテスト信号を発生
する信号源は、従来の発振器及び分周器を用いて構成さ
れるのが普通である。別の方法として、マイクロ・プロ
セッサによって発振器のパルスを計数して第７図のよう
なテスト信号を混合したパルス列を作成することも出来
る。通常、ICチップの温度変化がテスト信号に影響しな
いように、ICチップ（22）とテスト信号源（42）との位
置は隔離されている。しかし、水晶発振器のような比較
的温度安定性の高いテスト信号源を用いれば、所望によ
りICチップ内にテスト信号源を内蔵することも出来る。

第３図の回路動作は、周波数レジスタ（60）に最初０
をロードすることにより初期化される。同時に、ヒータ
・カウンタ（80）には最大値及び最小値の間の所望の中
間値がロードされる。また、ヒータ・カウンタ（80）
は、ライン（112）のディセーブル信号により加算計数
及び減算計数の両動作が禁止されている。初期化からIC
チップの温度が安定する時間の経過後、テスト信号が供
給される。このテスト信号から得られる周波数カウンタ
（70）の計数値をバス（図示せず）を介して読出し、そ
の値を反転して記憶しても良い。そして、ICの電力供給
の停止直後及び任意時間後に周波数レジスタ（60）に初
期値としてロードしても良い。或いは、ライン（114）
の出力を監視することも出来る。この場合、例えば反復
２進探索法を用いて種々の値を周波数レジスタ（60）に
ロードし得る。或る値によりライン（114）の信号が論
理「１」となり、その後の値によりライン（114）の信
号のレベルが変化する時、前者の値が初期基準値とな
る。この初期基準値を周波数カウンタ（60）にロードし
た後、本発明の回路の通常動作が軌道し、ICの信号伝播
遅延時間の調整を開始する。この時、外部校正装置を用
いてICの信号伝播遅延時間を測定し、訂正及び校正のテ
ーブル（表）を作成することも出来る。IC内の回路の電
力消費量がたとえ変化したとしても、これらのテーブル
の値は常に正確である。

これら初期条件が整った後、本発明の回路の動作を良
く理解する為に次のような状況を考えてみる。回路が或
る期間動作し、安定状態に到達したが、ICの信号伝播遅
延時間が少し長過ぎる場合を仮定する。テスト信号が回
路に供給されると、レジスタ（60）から周波数カウンタ
（70）に初期値がロードされ、リング発振器（51）が起
動する。短時間後に、テスト信号は低論理レベルに変化
する。こうなると、周波数カウンタ（70）の計数値は略
０付近の値となる。この例では、遅延時間が僅かながら
長いと仮定しているので、カウンタ（70）の計数値は正
である。このことは、リング発振器（51）の出力の周波
数が低過ぎることを示している。次のテスト信号の発生
時点で、周波数カウンタ（70）の計数値が正なのでヒー
タ・カウンタ（80）は減算計数する。ヒータ・カウンタ
（80）の減算計数により、ヒータ（24）を流れる電流が
僅かに低減する。ヒータ（24）の電力消費量が僅かに減
少するので、ヒータの温度も降下し始める。その結果、
リング発振器（51）を含むICチップ（22）全体の温度が
僅かに低下する。温度が低下すると、ICの信号伝播遅延
時間が減少し、最初の伝播遅延時間のずれが補正され
る。

以上本発明の好適実施例について説明したが、本発明
はここに説明した実施例のみに限定されるものではな
く、本発明の要旨を逸脱する事なく必要に応じて種々の
変形及び変更を実施し得る事は当業者には明らかであ
る。

〔発明の効果〕

本発明によれば、温度変化に応じて信号伝播遅延時間
が変化するIC内にヒータのような温度可変手段を設け、
信号伝播遅延時間の測定値に基づいてこの温度可変手段
を制御してICの信号伝播遅延時間を制御するので、ICを
オーブンで囲む必要もなく、ICのバイアス電圧制御の場
合のような制限もなく、容易な温度制御によって信号伝
播遅延時間の正確な制御を可能にし得る。また、本発明
によれば、基準伝播遅延時間に対応する基準遅延信号を
出力する基準遅延手段を設け、所望の基準遅延信号を外
部手段によって設定できるようにしたので、複数の集積
回路の遅延時間を同所望の値に調整することができる。

【図面の簡単な説明】

第１図は、本発明に係る好適実施例のブロック図、第２
図は、本発明を応用可能なICのブロック図、第３図は、
第１図の実施例の一部の詳細なブロック図、第４図は、
第３図のリング発振器の実施例を表すブロック図、第５
図は、第３図のヒータの実施例を表す回路図、第６図
は、テスト信号の一例を示す波形図、第７図は、テスト
信号の他の例を表す波形図である。（20）は測定遅延回路、（22）はICチップ、（24）はヒ
ータ、（32）は基準遅延回路、（34）は遅延比較回路、
（36）はヒータ制御回路、（42）はテスト信号源であ
る。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０４Ｌ 7/00 Ｈ０４Ｌ 11/20 １０２Ａ 12/56 (72)発明者ドナルド・エフ・マレイアメリカ合衆国オレゴン州 97051 セント・ヘレンズ・ピッツバーグ・ロード 29050 (56)参考文献特開昭58−52865（ＪＰ，Ａ) 特開昭62−156850（ＪＰ，Ａ) 特開昭62−171315（ＪＰ，Ａ) 実開昭60−45533（ＪＰ，Ｕ) 米国特許4641048（ＵＳ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】集積回路チップ内の論理素子の信号伝播遅
延時間が該チップの温度によって決まる集積回路チップ
であって、上記集積回路チップ内に設けられ、該チップ内の論理素
子の信号伝播遅延時間の関数である時間を表す測定信号
を発生する論理素子を含む測定回路手段と、上記集積回路チップを加熱するためのヒータと、上記測定信号と、基準遅延時間を表す基準信号とを受
け、上記信号伝播遅延時間の関数である時間を表す測定
信号と上記基準遅延時間を表す基準信号との差が最小と
なるように上記ヒータを制御する制御手段とを具えた集積回路チップ。
【請求項２】上記基準信号は上記基準遅延時間に対応す
る基準数を表す周波数をもつパルス信号であり、上記測
定信号は上記集積回路チップ内の信号伝播遅延時間の関
数である時間を表す周波数をもつパルス信号であり、上
記制御手段は、所定時間内の上記時間を表す周波数をも
つパルス信号の数を上記基準数を表す周波数をもつパル
ス信号の数と比較し、該比較結果に応じて上記ヒータを
制御する特許請求の範囲第１項の集積回路チップ。
【請求項３】上記測定回路手段は上記集積回路チップ内
に形成されたゲート制御発振回路であり、該ゲート制御
発振回路は、上記所定時間の間該ゲート制御発振回路を
周期的に作動させるゲート信号に応動する特許請求の範
囲第２項の集積回路チップ。