JP2916364B2 - 半導体装置の内部電源回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば記憶データを
一括して消去可能なフラッシュメモリやＳＲＡＭ(Stati
c Ramdum Access Memory) 及びＤＲＡＭ（Dynamic Read
Only Memory）等の読出し時に、外部から供給する電源
電圧より大きな電圧を内部で発生させる半導体装置の内
部電源回路に関する。

【０００２】

【従来の技術】不揮発性半導体メモリ例えばフラッシュ
メモリ(flash memory)は、データの書込みおよび消去を
電気的に行うことが可能なＥＥＰＲＯＭ（Electrically
Erasable Programmable Read Only Memory ）によって
構成されている。この不揮発性半導体メモリは、図１４
に示すように、フローティングゲートＦＧとコントロー
ルゲートＣＧを有するスタックゲート型トランジスタを
メモリセルとして使用している。このメモリセルはフロ
ーティングゲートＦＧに電子を注入したり、フローティ
ングゲートＦＧから電子を放出することにより、閾値電
圧を変化させデータの書込み、消去を行うものである。
従来のフラッシュメモリは、読出し時に電源電圧Ｖccを
選択されたメモリセルのコントロールゲートＣＧに印加
し、この状態において電流が流れるか流れないかによ
り、論理“１”、“０”の判定を行っている。メモリセ
ルのコントロールゲートＣＧからみた閾値電圧は、メモ
リセルがオン状態の場合約２Ｖであり、オフ状態の場合
５Ｖ以上である。

【０００３】従来、電源電圧は５Ｖであり、読出し時の
ゲート電圧Ｖ_G は５Ｖであった。しかも、従来のフラッ
シュメモリは、５Ｖの電源電圧を読出し電圧として直接
コントロールゲートＣＧに印加していたため動作に支障
はなかった。しかし、メモリセルの微細化、及び大容量
化に伴い、電源電圧の低電圧化が必要となり、現在、電
源電圧は３Ｖが一般的となりつつある。

【０００４】従来のように、電源電圧が５Ｖの場合、読
出し時にコントロールゲートＣＧに印加される電圧Ｖ_G
とオン状態のメモリセルの閾値電圧Ｖ_THの差は、Ｖ_G −
Ｖ_TH＝５−２＝３Ｖであった。これに対して、電源電圧
が３Ｖの場合、Ｖ_G −Ｖ_TH＝３−２＝１Ｖであり、従来
の１／３の電圧となり、メモリセルに流れる電流の減少
を招くこととなる。セル電流の減少は読出し速度の低下
をもたらすとともに、電源電圧に対するマージンを損な
うこととなる。

【０００５】そこで、読出し動作時に、チップ外部より
供給される外部電圧Ｖccext ＝３Ｖをチップ内部で昇圧
して例えば５Ｖの内部電圧Ｖccint を生成し、この内部
電圧Ｖccint をメモリセルのコントロールゲートに印加
する方法が用いられている。

【０００６】図１５は、従来の昇圧回路(Positive Char
ge Pump Circuit)の一例を示すものである。この昇圧回
路は発振器ＯＳＣ、インバータ回路ＩＶ、複数のダイオ
ードＤ、複数のキャパシタＣｐとによって構成されてい
る。この回路において、発振器ＯＳＣの出力電圧、及び
インバータ回路ＩＶによって反転された電圧は複数のキ
ャパシタＣｐとダイオードＤに交互に供給され、所定の
昇圧電圧が生成される。この昇圧回路から出力される昇
圧電圧は内部電圧Ｖccint としてアドレスデコーダを介
してメモリセルのコントロールゲートに印加される。

【０００７】図１６は、半導体記憶装置を概略的に示す
ものであり、アドレス信号入力からメモリセルアレイの
ワード線選択に至までの一例を示したものである。アド
レス信号ＡＤＤを保持するアドレスバッファ（以下、Ａ
ＤＢと称す）２１には外部電圧Ｖccext が供給されてい
る。このＡＤＢ２１の出力信号は、例えばプリデコーダ
を含む行アドレスデコーダ（以下、ＲＤＣと称す）２２
に供給される。このＲＤＣ２２には外部電圧Ｖccext 及
び図１５に示す昇圧回路によって生成された内部電圧Ｖ
ccint が供給されており、前記ＡＤＢ２１の出力信号
は、ＲＤＣ２２内でデコードされる。このデコードされ
た信号はＲＤＣ２２内で、外部電圧Ｖccext 系から内部
電圧Ｖccint 系の信号レベルに変換され、メモリセルア
レイ（以下、ＭＣＡと称す）２３の図示せぬワード線に
供給される。このＭＣＡ２３は例えばマトリクス状に配
置された複数のＥＥＰＲＯＭによって構成されている。
尚、列アドレスデコーダ等は省略している。

【０００８】

【発明が解決しようとする課題】ところで、一般に、半
導体記憶装置は、アドレス信号ＡＤＤの切替え時にアド
レス信号が一定しない期間、すなわち、所謂スキュー(s
kew)を許容している。このスキューが発生している状態
では、アドレスデコーダの選択状態が一定しないため、
アドレスデコーダに大きな電流が流れる。したがって、
アドレス信号の切替え時はピーク電流が一定しない。こ
のアドレス信号の切替え時におけるピーク電流は、ＤＲ
ＡＭの場合それ程大きくないため問題とはならない。な
ぜなら、ＤＲＡＭは外部から供給されるクロック信号と
同期してアドレス信号を切替えるため、スキューの発生
が僅かであり、デバイスの内部に流れる電流値を一定値
以内に制御できるからである。しかし、フラッシュメモ
リやＳＲＡＭのように、外部から供給されるクロック信
号と非同期でアドレス信号を切替えるスタティックなメ
モリの場合、アドレスの切替え時にスキューが発生する
と、アドレスデコーダの選択状態が短時間に目まぐるし
く変化するため、アドレスデコーダに大きな電流が流れ
る。したがって、内部電圧Ｖccint が大きく低下する要
因となる。

【０００９】前述した昇圧回路は、そのパターン面積お
よび消費電流の制約により電流供給能力に限度がある。
このため、上記スキュー時のように大きな電流が流れた
場合、内部電圧Ｖccint を回復するために長時間を要す
る。具体的には、昇圧回路の電流供給能力は１０ｍＡ程
度であるのに対して、スキュー時のピーク電流は１００
ｍＡにも達する。したがって、内部電圧Ｖccint が回復
する以前に読出し動作を行った場合、読出しデータの正
確さは期待できない。

【００１０】この発明は、上記課題を解決するものであ
り、その目的とするところは、アドレスの切替え時のよ
うに、半導体装置に一時的に大きな電流が流れた場合に
おいても、安定した内部電圧を供給することが可能な半
導体装置の内部電源回路を提供しようとするものであ
る。

【００１１】

【課題を解決するための手段】この発明の半導体装置の
内部電源回路は、外部電圧をこの外部電圧より高く前記
半導体装置内で使用する第１の内部電圧より高いレベル
の第２の内部電圧に昇圧する昇圧手段と、前記昇圧手段
の出力端に接続され、昇圧手段から出力される第２の内
部電圧を保持する保持手段と、Ｎチャネルトランジスタ
によって構成され、このトランジスタの電流通路の一端
が前記昇圧手段の出力端と前記保持手段の接続ノードに
接続され、ゲートに前記第１の内部電圧より前記トラン
ジスタの閾値電圧分高い電圧が供給され、前記電流通路
の他端から前記半導体装置に前記第１の内部電圧を供給
する制御手段とを具備している。

【００１２】また、この発明の半導体装置の内部電源回
路は、外部電圧をこの外部電圧より高く前記半導体装置
内で使用する第１の内部電圧より高いレベルの第２の内
部電圧に昇圧する昇圧手段と、この昇圧手段によって昇
圧された第２の内部電圧を保持する保持手段と、電流通
路の一端が前記昇圧手段の出力端及び前記保持手段に接
続され、電流通路の他端から前記第１の内部電圧が出力
されるトランジスタと、前記トランジスタの電流通路の
他端に接続され、前記第１の内部電圧から比較用の比較
電圧を生成する生成手段と、前記生成手段によって生成
された比較電圧と基準電圧とを比較し、前記比較電圧が
基準電圧より低下した場合、前記トランジスタを導通状
態とし、前記保持手段に保持された第２の内部電圧を導
通状態の前記トランジスタを介して放電させる制御手段
とを具備している。

【００１３】

【００１４】また、この発明の半導体装置の内部電源回
路は、半導体装置を活性化する活性化信号に応じて動作
され、外部電圧をこの外部電圧より高く半導体装置内で
使用する第１の内部電圧より高いレベルの第２の内部電
圧に昇圧する第１の昇圧手段と、電流供給能力が前記第
１の昇圧手段より小さく、反転された前記活性化信号に
応じて動作され、前記外部電圧を前記第２の内部電圧に
昇圧する第２の昇圧手段と、前記第１、第２の昇圧手段
によって発生された第２の内部電圧を保持する保持手段
と、前記第１、第２の昇圧手段によって発生された第２
の内部電圧から前記第１の内部電圧を生成し、前記半導
体装置に供給する生成手段とを具備している。

【００１５】さらに、この発明の半導体装置の内部電源
回路は、外部電圧をこの外部電圧より高く前記半導体装
置内で使用する第１の内部電圧より高いレベルの第２の
内部電圧に昇圧する昇圧手段と、この昇圧手段によって
昇圧された第２の内部電圧を保持する保持手段と、電流
通路の一端が前記昇圧手段の出力端及び前記保持手段に
接続され、電流通路の他端から前記第１の内部電圧を出
力するトランジスタと、前記トランジスタの電流通路の
他端に接続され、第１の内部電圧から比較用の比較電圧
を生成する生成手段と、アドレス信号の遷移している期
間を検出する検出手段と、前記生成手段によって生成さ
れた比較電圧と基準電圧とを比較し、前記比較電圧が基
準電圧より低下した場合前記トランジスタを導通状態と
し、前記保持手段に保持された第２の内部電圧を導通状
態の前記トランジスタを介して放電させ、前記検出手段
によってアドレス信号の遷移している期間が検出された
場合非動作状態とされる制御手段とを具備している。

【００１６】また、この発明の半導体装置の内部電源回
路は、外部電圧をこの外部電圧より高く半導体装置内で
使用する第１の内部電圧より高いレベルの第２の内部電
圧に昇圧する第１の昇圧手段と、前記第１の昇圧手段に
よって発生された第２の内部電圧を保持する保持手段
と、電流供給能力が前記第１の昇圧手段より大きく、前
記外部電圧を前記第１の内部電圧に昇圧し、前記半導体
装置に供給する第２の昇圧手段と、入力端が前記第１の
昇圧手段の出力端と保持手段の接続ノードに接続され、
出力端が前記第２の昇圧手段の出力端に接続され、前記
第２の昇圧手段から出力される第１の内部電圧が低下し
た場合に導通され、前記保持手段に保持された第２の内
部電圧を前記半導体装置に供給する供給手段とを具備し
ている。

【００１７】

【作用】この発明は、半導体装置内で使用する内部電圧
を二段階で発生している。すなわち、昇圧手段は外部電
圧からこの外部電圧より高く半導体装置内で使用する第
１の内部電圧より高いレベルの第２の内部電圧を発生
し、保持手段はこの第２の内部電圧を保持し、制御手段
により保持手段に保持された第２の内部電圧を降圧して
第１の内部電圧を生成している。Ｎチャネルトランジス
タによって構成された制御手段は保持手段に保持された
第２の内部電圧を半導体装置に供給することにより、第
１の内部電圧を安定化する。しかも、昇圧回路は大きな
電流供給能力を必要としないため、パターン面積の増大
を防止できる。

【００１８】さらに、第１の内部電圧から生成された比
較電圧と基準電圧を比較し、この比較出力により昇圧手
段の動作を制御することにより、昇圧手段を常時動作さ
せる場合に比べて消費電力を削減できる。

【００１９】また、第１の昇圧手段と、この第１の昇圧
手段より電流供給能力が小さい第２の昇圧手段を設け、
半導体装置を活性化する活性化信号によって第１の昇圧
手段を動作させ、スタンバイ時は第２の昇圧手段を動作
させることにより、スタンバイ時における消費電力を削
減できる。

【００２０】さらに、検出手段がアドレス信号の遷移期
間を検出した場合、この検出手段の検出出力信号に応じ
て制御手段を非動作状態とし、第１の内部電圧の供給を
停止させることにより、アドレススキュー時における無
駄な電流を消費を防止でき、昇圧回路の電流容量を削減
できる。

【００２１】また、第１の昇圧手段によって外部電圧を
第１の内部電圧より高いレベルの第２の内部電圧に昇圧
して保持手段に保持させ、通常時は電流供給能力の大き
な第２の昇圧手段から半導体装置に第１の内部電圧を供
給し、アドレススキュー時に供給手段を介して保持手段
に保持された電圧を半導体装置に供給することにより、
第１の内部電圧を速やかに復旧可能でき、消費電力を削
減できる。

【００２２】

【実施例】以下、この発明の実施例について、図面を参
照して説明する。

【００２３】図１は、この発明の第１の実施例を示すも
のである。図１において、昇圧回路３０は図１５に示す
回路と同様の構成であるが、図１５に示す昇圧回路より
高い電圧を出力する。この昇圧回路３０の出力端には、
例えば１ｎＦ程度の大きな容量を有するキャパシタ３１
が接続されている。このキャパシタ３１は昇圧回路３０
によって内部電圧Ｖccint より高い内部高電圧Ｖccint2
に充電される。さらに、昇圧回路３０の出力端及びキャ
パシタ３１の接続ノードには、Ｎチャネルトランジスタ
３２のドレインが接続されている。このトランジスタ３
２のゲートには電圧Ｖ_G が供給され、ソースから内部電
圧Ｖccint が出力される。前記電圧Ｖ_Gは内部電圧Ｖcci
nt よりトランジスタ３２の閾値電圧分高く設定されて
いる。このため、トランジスタ３２はソース電位が内部
電圧Ｖccint に達するとオフするようになっている。

【００２４】一方、例えばＥＥＰＲＯＭによって構成さ
れたＭＣＡ３３には例えばプリデコーダを含むＲＤＣ３
４、列アドレスデコーダ（以下、ＣＤＣと称す）３５が
接続されている。これらＲＤＣ３４、及びＣＤＣ３５に
は外部電圧Ｖccext 及び前記トランジスタ３２のソース
から出力される内部電圧Ｖccint が供給されている。こ
れらＲＤＣ３４及びＣＤＣ３５には、アドレス信号ＡＤ
Ｄを保持するＡＤＢ３６、３７がそれぞれ接続されてい
る。これらＡＤＢ３６、３７には外部電圧Ｖccext が供
給されている。

【００２５】図２は、図１の動作を示すものである。ア
ドレス信号ＡＤＤの切替え時に例えばＲＤＣ３４におい
てスキューが発生した場合、昇圧回路３０の電流供給能
力を越える大きな電流Ｉ（Ｖccint ）がＲＤＣ３４に流
れ、内部電圧Ｖccint が低下する。しかし、この場合、
キャパシタ３１に充電された内部高電圧Ｖccint2がトラ
ンジスタ３２を介して放電される。このため、ＲＤＣ３
４に供給される内部電圧Ｖccint をほぼ一定に保持する
ことができる。したがって、内部電圧Ｖccintはスキュ
ーが終ると速やかに所定の電位に回復されるため、確定
したアドレス信号ＡＤＤに応じて、メモリセルからデー
タを正確に読出すことができる。

【００２６】昇圧回路に要求される電流は従来の場合、
アドレススキュー時の電流／スキューの時間ｔ(skew)で
あり、次のように表される。

【００２７】

【数１】 これに対して、この実施例の場合、アドレススキュー時
の電流／アドレス信号の切替えサイクルｔ(cycle) であ
り、次のように表される。

【００２８】

【数２】 アドレス信号の切替えサイクルｔ(cycle) は１００ｎｓ
であるのに対して、スキューの時間ｔ(skew)は１０ｎ程
度である。（１）（２）式から明らかなように、この実
施例の場合、昇圧回路に要求される電流供給能力は１／
１０で済むこととなる。

【００２９】上記実施例によれば、内部電圧Ｖccint よ
りも高い内部高電圧Ｖccint2をキャパシタ３１に保持
し、仮想電源としている。したがって、アドレス信号の
切替え時にスキューが発生し、アドレスデコーダに大電
流が流れた場合、キャパシタ３１に充電した内部高電圧
Ｖccint2を放電することにより、内部電圧Ｖccint の低
下を抑えることができる。しかも、昇圧回路は内部電圧
Ｖccint のピーク電流と同等の電流供給能力を必要とし
ないため、パターン面積を縮小できる。

【００３０】図３は、この発明の第２の実施例を示すも
のであり、図１と同一部分には同一符号を付す。同図に
おいて、昇圧回路３０の出力端には、Ｐチャネルトラン
ジスタ４１のソースが接続されている。このトランジス
タ４１のドレインと接地間には抵抗４２、４３が接続さ
れ、内部電圧Ｖccint はトランジスタ４１のドレインか
ら出力される。

【００３１】前記抵抗４２、４３の接続ノードは比較回
路４４の非反転入力端に接続され、この非反転入力端に
は内部電圧Ｖccint を分圧した電圧Ｖａが供給される。
この比較回路４４の反転入力端には基準電圧Ｖref が供
給され、出力端は電圧変換回路４５を介して前記トラン
ジスタ４１のゲートに接続されている。比較回路４４は
外部電圧Ｖccext によって動作しており、比較回路４４
の出力電圧は、電圧変換回路４５によって、外部電圧Ｖ
ccext 系から内部高電圧Ｖccint2系に変換される。ま
た、図３に示す回路はフィードバック系である。このた
め、トランジスタ４１のドレインと接地間にはオーバー
シュートを抑えるための例えばダイオード４６が逆方向
に接続されている。

【００３２】図４は、比較回路４４の一例を示すもので
ある。Ｎチャネルトランジスタ５１のゲートには抵抗４
２、４３によって発生された電圧Ｖａが供給され、Ｎチ
ャネルトランジスタ５２のゲートには基準電圧Ｖref が
供給されている。これらトランジスタ５１、５２の各ソ
ースは定電流源としてのＮチャネルトランジスタ５３を
介して接地されている。トランジスタ５３のゲートには
一定電圧Ｖｃが供給されている。前記トランジスタ５１
のドレインはＰチャネルトランジスタ５４のドレインに
接続され、トランジスタ５２のドレインはＰチャネルト
ランジスタ５５のドレインに接続されている。これらト
ランジスタ５４、５５のゲートはトランジスタ５２のド
レインに接続され、これらトランジスタ５４、５５のソ
ースは外部電圧Ｖccext にそれぞれ接続されている。出
力電圧Ｖout1はトランジスタ５１のドレインから出力さ
れる。

【００３３】図５は、電圧変換回路４５の一例を示すも
のである。Ｎチャネルトランジスタ６１のゲートには比
較回路４４の出力電圧Ｖout1が供給され、Ｎチャネルト
ランジスタ６２のゲートにはインバータ回路６３を介し
て前記出力電圧Ｖout1が供給されている。これらトラン
ジスタ６１、６２の各ソースは接地され、各ドレインは
Ｐチャネルトランジスタ６４、６５のドレインにそれぞ
れ接続されている。トランジスタ６４のゲートはトラン
ジスタ６２のドレインに接続され、トランジスタ６５の
ゲートはトランジスタ６１のドレインに接続されてい
る。これらトランジスタ６４、６５の各ソースは内部高
電圧Ｖccext2に接続されている。出力電圧Ｖout2はトラ
ンジスタ６２のドレインから出力される。

【００３４】上記構成において、抵抗４２、４３により
内部電圧Ｖccint を分圧した電圧Ｖａは比較回路４４に
よって基準電圧Ｖref と比較される。比較回路４４はこ
れらの電圧がＶａ＜Ｖref である場合、ローレベルの電
圧を出力し、Ｖａ＞Ｖref である場合、ハイレベルの電
圧を出力する。比較回路４４の出力電圧は電圧変換回路
４５によって内部高電圧Ｖccint2系の電圧に変換され、
トランジスタ４１のゲートに供給される。アドレス信号
のスキューに伴って内部電圧Ｖccint が低下した場合、
トランジスタ４１は導通状態にあり、このトランジスタ
４１を介してキャパシタ３１が放電される。したがっ
て、内部電圧Ｖccint の低下を抑えることができる。ま
た、ダイオード４６の逆方向のブレークダウン電圧Ｖｚ
を内部電圧Ｖccint と一致しておくことにより、オーバ
ーシュートを抑えることができる。図３に示す実施例
は、１つのダイオードによってオーバーシュートを抑え
たが、これに限定されるものではない。図６は、順方向
に接続された複数のダイオード７１₁ 〜７１_n と逆方向
のダイオード７２を直列接続し、これらダイオードダイ
オード７１₁ 〜７１_n 、７２をトランジスタ４１のドレ
インと接地間に接続している。この構成によってもオー
バーシュートを抑えることができる。

【００３５】また、図７はトランジスタ４１のドレイン
と接地間に、逆方向にダイオード４６を接続し、このダ
イオード４６のカソードに複数のダイオード７３₁ 〜７
３_nを順方向に直列接続している。この場合、ダイオー
ド７３_n のカソードから出力される内部電圧Ｖccint は
Ｖｚ−ｎ・Ｖ_F となる。但し、Ｖｚはダイオード４６の
逆方向のブレークダウン電圧、ｎ・Ｖ_F はｎ個のダイオ
ード７３₁ 〜７３_n の順方向電圧である。ダイオードの
逆方向のブレークダウン電圧は温度特性を有している。
逆方向のブレークダウン電圧Ｖｚは、Ｖｚ＜５Ｖの場
合、ツェナーブレークダウンが支配的であり、Ｖｚ＞５
Ｖの場合、アバランシェブレークダウンが支配的であ
る。Ｖｚがほぼ５Ｖの場合、双方が打消し合い温度特性
は殆どなくなる。したがって、ダイオードとしては、図
３に示す構成が理想的であるが、要求される内部電圧が
例えば４．５Ｖである場合、図７に示すような構成とす
ればよい。

【００３６】図８は、この発明の参考例を示すものであ
る。図３に示す実施例において、昇圧回路３０は動作し
続けているがこの必要はない。例えばアドレス信号にス
キューが生じ、アドレスデコーダに大電流が流れて電圧
降下が生じたとき、内部高電圧Ｖccint2と内部電圧Ｖcc
int の関係が、最悪でもＶccint2＞Ｖccint であればよ
い。このため、この参考例では昇圧回路３０を常時動作
させず、必要なとき動作させている。

【００３７】すなわち、図８において、抵抗８１、８２
は昇圧回路３０の出力端とキャパシタ３１との接続ノー
ドと接地間に直列接続されている。内部電圧Ｖccint は
接続ノードＮ１から出力される。前記抵抗８１と抵抗８
２との接続ノードＮ２は比較回路８３の反転入力端に接
続され、比較回路８３の非反転入力端には基準電圧Ｖre
f が供給されている。比較回路８３の出力端は昇圧回路
３０に接続されている。前記比較回路８３は内部電圧Ｖ
ccint を抵抗８１、８２によって分圧した分圧電圧と基
準電圧Ｖref とを比較し、分圧電圧が基準電圧より小さ
い場合、昇圧回路３０を動作させ、分圧電圧が基準電圧
より大きい場合、昇圧回路３０を停止させている。した
がって、昇圧回路３０を常時動作させる場合に比べて消
費電力を削減できる。

【００３８】図８に示す回路はフィードバック系であ
る。したがって、接続ノードＮ１と接地間に図３に示す
ようにダイオード４６を接続することにより、オーバー
シュートを抑えることができる。

【００３９】図９は、この発明の第３の実施例を示すも
のである。図３に示す昇圧回路は常時動作しているが、
スタンバイ時には消費電流が少ないことが望ましい。第
３の実施例はスタンバイ時の消費電流を削減するもので
ある。

【００４０】図９において、第１の昇圧回路９１は電流
供給能力が大きく設定され、第２の昇圧回路９２は第１
の昇圧回路９１より電流供給能力が小さく設定されてい
る。これら第１、第２の昇圧回路９１、９２はいずれも
外部電圧Ｖccext を内部高電圧Ｖccint2に昇圧する。こ
れら第１、第２の昇圧回路９１、９２はいずれも図１５
に示すような構成であるが、第１の昇圧回路９１は第２
の昇圧回路９２よりキャパシタＣｐ及びダイオードＤが
多く設けられている。前記第１の昇圧回路９１の動作、
及び停止はチップイネーブル信号ＣＥによって制御さ
れ、第２の昇圧回路９２の動作、及び停止は反転したチ
ップイネーブル信号／ＣＥによって制御されている。こ
れら第１、第２の昇圧回路９１、９２の出力端と接地間
にはキャパシタ３１、及び直列接続された複数のダイオ
ード９３が接続されている。これらダイオード９３は内
部高電圧Ｖccint2のオーバーシュートを抑えている。第
１、第２の昇圧回路９１、８２から出力される内部高電
圧Ｖccint2は、例えば図１に示すトランジスタ３２や、
図３に示すトランジスタ４１、抵抗４２、４３、比較回
路４４、電圧変換回路４５を用いて内部電圧Ｖccint に
降圧される。

【００４１】上記構成によれば、スタンバイ時はチップ
イネーブル信号／ＣＥによって電流供給能力が小さな第
２の昇圧回路９２のみが動作される。このため、スタン
バイ時は消費電流を削減できる。一方、チップイネーブ
ル信号ＣＥがアクティブとなると、第１の昇圧回路９１
が動作される。したがって、アドレススキューが発生し
た場合においても、内部電圧Ｖccint の低下を防止でき
る。

【００４２】図１０は、この発明の第４の実施例を示す
ものであり、図３と同一部分には同一符号を付す。この
実施例は、アドレス信号ＡＤＤの遷移を検出するアドレ
ス遷移検出回路（Address Transition Detector:ＡＴ
Ｄ）の出力信号よって比較回路等の動作を制御するよう
にしたものである。すなわち、ＡＴＤ１００の出力信号
Ｅは比較回路４４に供給されている。また、デプレショ
ンタイプのＮチャネルトランジスタ１０１のソースはト
ランジスタ４１のドレインと抵抗４２の接続ノードＮ１
に接続されている。このトランジスタ１０１のゲートに
は、反転されたＡＴＤ１００の出力信号／Ｅが供給さ
れ、ソースは外部電圧Ｖccext に接続されている。

【００４３】図１１は、ＡＴＤ１００の出力信号を示す
ものである。ＡＴＤ１００の出力信号Ｅは、アドレス信
号ＡＤＤの遷移期間Ｔｔにおいてローレベルとされる。
このため、比較回路４４は停止され、トランジスタ１０
１は導通状態とされる。したがって、トランジスタ４１
は非導通状態とされ、キャパシタ３１から内部電圧Ｖcc
int への電流供給は停止される。一方、アドレス信号Ａ
ＤＤの遷移期間Ｔｔが終了すると、ＡＴＤ１００の出力
信号Ｅがハイレベルとなり、比較回路４４が動作される
とともに、トランジスタ４１が導通状態とされ、キャパ
シタ３１から内部電圧Ｖccint へ電流が供給される。

【００４４】この実施例によれば、アドレス信号のスキ
ュー時における無駄な電流を削減でき、昇圧回路に要求
される電流量を一層少なくできる。

【００４５】図１２は、この発明の第５の実施例を示す
ものであり、図１と同一部分には同一符号を付す。この
実施例において、第１の昇圧回路１１１は例えば３Ｖの
外部電圧Ｖccext を８Ｖの内部高電圧Ｖccint2に昇圧
し、第２の昇圧回路１１２は例えば３Ｖの外部電圧Ｖcc
ext を５Ｖの内部電圧Ｖccint に昇圧する。これら第
１、第２の昇圧回路１１１、１１２はいずれも図１５に
示すような構成であるが、第１の昇圧回路１１１は第２
の昇圧回路１１２よりキャパシタＣｐ及びダイオードＤ
が多く設けられている。また、第２の昇圧回路１１２は
第１の昇圧回路１１１より電流駆動能力が大きく設定さ
れている。前記第１の昇圧回路１１１の出力端はキャパ
シタ３１を介して接地されるとともに、トランジスタ３
２のドレインに接続されている。このトランジスタ３２
のゲートにはゲート電圧ＶG が供給され、ソースは前記
第２の昇圧回路１１２の出力端に接続されている。

【００４６】上記構成において、通常の動作時は第２の
昇圧回路１１２から内部電圧Ｖccint が出力され、この
内部電圧Ｖccint は図示せぬＲＤＣやＣＤＣに供給され
る。このとき、トランジスタ３２のソース電位は内部電
圧Ｖccint であるため、トランジスタ３２はオフ状態と
なっており、キャパシタ３１は第１の昇圧回路１１１に
よって内部高電圧Ｖccint2に充電される。

【００４７】一方、アドレス信号の切替え時にスキュー
が発生し、内部電圧Ｖccint がトランジスタ３２の閾値
電圧Ｖth以下に低下すると、トランジスタ３２がオン状
態となり、キャパシタ３１に充電された内部高電圧Ｖcc
int2がトランジスタ３２を介して放電される。したがっ
て、内部電圧Ｖccint が速やかに目標値に復帰される。

【００４８】図１３において、点線は図１２に示す実施
例の動作を示し、実線は図１２において、第２の昇圧回
路１１２を省略した場合の動作を示している。図１３に
実線で示すように、第２の昇圧回路１１２を省略した場
合、内部電圧Ｖccint が低下してから目標値に復帰させ
るまでに時間がかかるため、エネルギーのロスが生じ
る。しかし、この実施例によれば、内部電圧Ｖccint が
低下してから速やかに目標値に復帰させることができ
る。したがって、この実施例はエネルギーのロスが少な
いものである。

【００４９】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。

【００５０】

【発明の効果】以上、詳述したようにこの発明によれ
ば、アドレスの切替え時のように、半導体装置に一時的
に大きな電流が流れた場合においても、安定した内部電
圧を供給することが可能な半導体装置の内部電源回路を
提供できる。

【図面の簡単な説明】

【図１】この発明の第１の実施例を示す回路図。

【図２】図１の動作を示す波形図。

【図３】この発明の第２の実施例を示す回路図。

【図４】図３に示す比較回路の一例を示す回路図。

【図５】図３に示す電圧変換回路の一例を示す回路図。

【図６】図３に示すダイオードの変形例を示す回路図。

【図７】図３に示すダイオードの変形例を示す回路図。

【図８】この発明の参考例を示す回路図。

【図９】この発明の第３の実施例を示す回路図。

【図１０】この発明の第４の実施例を示す回路図。

【図１１】図１０の動作を説明するために示すタイミン
グチャート。

【図１２】この発明の第５の実施例を示す回路図。

【図１３】図１２の動作を示す波形図。

【図１４】フラッシュメモリに適用されるセルトランジ
スタの構造を概略的に示す断面図。

【図１５】昇圧回路の一例を示す回路図。

【図１６】半導体記憶装置を概略的に示す構成図。

【符号の説明】

３０、１１１、１１２…昇圧回路、９１、９２…第１、
第２の昇圧回路、３１…キャパシタ、Ｖccint …内部電
圧、Ｖccext …外部電圧、Ｖccint2…内部高電圧、４１
…Ｐチャネルトランジスタ、４２、４３、８１、８２…
抵抗、４４、８３…比較回路、４５…電圧変換回路、４
６、９３…ダイオード、１００…アドレス遷移検出回路
（ＡＴＤ）

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 16/06 G05F 1/56 310 G11C 11/407 G11C 11/413 H03K 19/00

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】 外部電圧をこの外部電圧より高く前記半
   導体装置内で使用する第１の内部電圧より高いレベルの
   第２の内部電圧に昇圧する昇圧手段と、 前記昇圧手段の出力端に接続され、昇圧手段から出力さ
   れる第２の内部電圧を保持する保持手段と、Ｎチャネルトランジスタによって構成され、このトラン
   ジスタの電流通路の一端が前記昇圧手段の出力端と前記
   保持手段の接続ノードに接続され、ゲートに前記第１の
   内部電圧より前記トランジスタの閾値電圧分高い電圧が
   供給され、前記電流通路の他端から前記半導体装置に前
   記第１の内部電圧を供給する制御手段と を具備すること
   を特徴とする半導体装置の内部電源回路。
2. 【請求項２】 前記制御手段は、前記半導体装置のアド
   レス信号の切替え時に前記第１の内部電圧が低下した場
   合、前記保持手段に保持した第２の内部電圧を放電させ
   ることを特徴とする請求項１記載の半導体装置の内部電
   源回路。
3. 【請求項３】 前記保持手段は、キャパシタによって構
   成され、このキャパシタはほぼ１ｎＦの大きな容量を有
   していることを特徴とする請求項１記載の半導体装置の
   内部電源回路。
4. 【請求項４】 外部電圧をこの外部電圧より高く前記半
   導体装置内で使用する第１の内部電圧より高いレベルの
   第２の内部電圧に昇圧する昇圧手段と、 この昇圧手段によって昇圧された第２の内部電圧を保持
   する保持手段と、 電流通路の一端が前記昇圧手段の出力端及び前記保持手
   段に接続され、電流通路の他端から前記第１の内部電圧
   が出力されるトランジスタと、 前記トランジスタの電流通路の他端に接続され、前記第
   １の内部電圧から比較用の比較電圧を生成する生成手段
   と、 前記生成手段によって生成された比較電圧と基準電圧と
   を比較し、前記比較電圧が基準電圧より低下した場合、
   前記トランジスタを導通状態とし、前記保持手段に保持
   された第２の内部電圧を導通状態の前記トランジスタを
   介して放電させる制御手段とを具備することを特徴とす
   る半導体装置の内部電源回路。
5. 【請求項５】 前記制御手段は、前記生成手段によって
   生成された比較電圧と基準電圧とを比較する比較手段
   と、 前記比較手段の出力信号を前記外部電圧のレベルに変換
   し、この変換出力信号を前記トランジスタのゲートに供
   給する変換手段とを具備することを特徴とする請求項４
   記載の半導体装置の内部電源回路。
6. 【請求項６】 前記トランジスタの電流通路の他端に接
   続され、前記第１の内部電圧に含まれる振動成分を除去
   するダイオードをさらに具備することを特徴とする請求
   項４記載の半導体装置の内部電源回路。
7. 【請求項７】 前記トランジスタの電流通路の他端に接
   続され、ブレークダウン電圧によって第２の内部電圧か
   らこれより低い第３の内部電圧を生成する第１のダイオ
   ードと、 この第１のダイオードによって生成された第３の内部電
   圧から順方向電圧によって前記第１の内部電圧を生成す
   る第２のダイオードとをさらに具備することを特徴とす
   る請求項４記載の半導体装置の内部電源回路。
8. 【請求項８】 前記トランジスタはＰチャネルトランジ
   スタであることを特徴とする請求項４乃至７のいずれか
   に記載の半導体装置の内部電源回路。
9. 【請求項９】 半導体装置を活性化する活性化信号に応
   じて動作され、外部電圧をこの外部電圧より高く半導体
   装置内で使用する第１の内部電圧より高いレベルの第２
   の内部電圧に昇圧する第１の昇圧手段と、 電流供給能力が前記第１の昇圧手段より小さく、反転さ
   れた前記活性化信号に応じて動作され、前記外部電圧を
   前記第２の内部電圧に昇圧する第２の昇圧手段と、 前記第１、第２の昇圧手段によって発生された第２の内
   部電圧を保持する保持手段と、 前記第１、第２の昇圧手段によって発生された第２の内
   部電圧から前記第１の内部電圧を生成し、前記半導体装
   置に供給する生成手段とを具備することを特徴とする半
   導体装置の内部電源回路。
10. 【請求項１０】 外部電圧をこの外部電圧より高く前記
    半導体装置内で使用する第１の内部電圧より高いレベル
    の第２の内部電圧に昇圧する昇圧手段と、 この昇圧手段によって昇圧された第２の内部電圧を保持
    する保持手段と、 電流通路の一端が前記昇圧手段の出力端及び前記保持手
    段に接続され、電流通路の他端から前記第１の内部電圧
    を出力するトランジスタと、 前記トランジスタの電流通路の他端に接続され、第１の
    内部電圧から比較用の比較電圧を生成する生成手段と、 アドレス信号の遷移している期間を検出する検出手段
    と、 前記生成手段によって生成された比較電圧と基準電圧と
    を比較し、前記比較電圧が基準電圧より低下した場合前
    記トランジスタを導通状態とし、前記保持手段に保持さ
    れた第２の内部電圧を導通状態の前記トランジスタを介
    して放電させ、前記検出手段によってアドレス信号の遷
    移している期間が検出された場合非動作状態とされる制
    御手段とを具備することを特徴とする半導体装置の内部
    電源回路。
11. 【請求項１１】 前記制御手段は前記生成手段によって
    生成された比較電圧と基準電圧とを比較する比較手段
    と、 前記比較手段の出力信号を前記外部電圧のレベルに変換
    し、この変換出力信号を前記トランジスタのゲートに供
    給する変換手段とを具備することを特徴とする請求項１
    ０記載の半導体装置の内部電源回路。
12. 【請求項１２】 電流通路が前記外部電圧と前記トラン
    ジスタの電流通路の他端との間に接続され、ゲートに前
    記検出手段の出力信号が供給され、前記検出手段によっ
    てアドレス信号の遷移している期間が検出された場合導
    通されるデプレションタイプのトランジスタをさらに具
    備することを特徴とする請求項１０記載の半導体装置の
    内部電源回路。
13. 【請求項１３】 外部電圧をこの外部電圧より高く半導
    体装置内で使用する第１の内部電圧より高いレベルの第
    ２の内部電圧に昇圧する第１の昇圧手段と、 前記第１の昇圧手段によって発生された第２の内部電圧
    を保持する保持手段と、 電流供給能力が前記第１の昇圧手段より大きく、前記外
    部電圧を前記第１の内部電圧に昇圧し、前記半導体装置
    に供給する第２の昇圧手段と、 入力端が前記第１の昇圧手段の出力端と保持手段の接続
    ノードに接続され、出力端が前記第２の昇圧手段の出力
    端に接続され、前記第２の昇圧手段から出力される第１
    の内部電圧が低下した場合に導通され、前記保持手段に
    保持された第２の内部電圧を前記半導体装置に供給する
    供給手段とを具備することを特徴とする半導体装置の内
    部電源回路。
14. 【請求項１４】 前記供給手段は電流通路の一端が前記
    第１の昇圧手段の出力端と保持手段の接続ノードに接続
    され、電流通路の他端が前記第２の昇圧手段の出力端に
    接続されたＮチャネルトランジスタによって構成され、
    このトランジスタのゲートには前記第１の内部電圧より
    このトランジスタの閾値電圧分高い電圧が供給されてい
    ることを特徴とする請求項１３記載の半導体装置の内部
    電源回路。