JP2914314B2 - Fine pattern forming method - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、原子あるいは分子
により構成された原子スケールのパターンにより形成さ
れた原子デバイスを作製するための微細パターン形成方
法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a fine pattern for producing an atomic device formed by an atomic scale pattern composed of atoms or molecules.
【０００２】[0002]
【従来の技術】半導体装置の微細化に伴って数十個の原
子あるいは分子で構成される原子スケールのデバイスの
形成が考えられてきており、原子スケールのパターン形
成方法の開発が要求されている。このような原子スケー
ルのパターンを形成するための唯一の方法として、走査
型トンネル顕微鏡（Ｓｃａｎｎｉｎｇ Ｔｕｎｎｅｌｉ
ｎｇ Ｍｉｃｒｏｓｃｏｐｅ；ＳＴＭ）を用いた方法が
行われており、本発明者は論文（Ｍ．Ｂａｂａ ａｎｄ
Ｓ．Ｍａｔｓｕｉ；Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎ
ｏｌ．Ｂ １２，３７１６−３７１９（１９９４）．）
においてＳＴＭ原子微細加工の報告を行っている。2. Description of the Related Art With the miniaturization of semiconductor devices, formation of an atomic scale device composed of tens of atoms or molecules has been considered, and development of an atomic scale pattern forming method is required. . As the only method for forming such an atomic scale pattern, a scanning tunneling microscope (Scanning Tunneli) is used.
ng Microscope (STM), and the present inventor has proposed a paper (M. Baba and
S. Matsui; Vac. Sci. Techn
ol. B 12, 3716-3719 (1994). )
Has reported on STM atomic microfabrication.
【０００３】原子スケールのパターン形成工程を図４に
示す。従来技術のＳＴＭによる原子スケールのパターン
形成方法は次のようになっている。すなわち、図４
（ａ）に示すように、まず、ＳＴＭを内包する真空容器
内に置かれたＳｉ基板４１の表面が、１０−８Ｐａ台の
超高真空中で通電加熱（１２３０℃）により清浄化され
る。その後、塩素ガスを１×１０−７Ｐａだけ基板表面
に導入し塩素原子４２の吸着を行う。FIG. 4 shows an atomic scale pattern forming process. A conventional method of forming an atomic scale pattern by STM is as follows. That is, FIG.
As shown in (a), first, the surface of a Si substrate 41 placed in a vacuum vessel containing an STM is cleaned by heating (1230 ° C.) in an ultra-high vacuum of the order of 10 −8 Pa. Thereafter, chlorine gas is introduced into the substrate surface by 1 × 10 −7 Pa to adsorb chlorine atoms 42.
【０００４】次に図４（ｂ）に示すように、ＳＴＭの針
４３が基板４１の表面上の任意の塩素原子の位置に近付
けられる。針４３の先端と基板４１表面との間隔は数オ
ングストロームである。針４３が負になるように針４３
と基板４１との間にパルス電圧（４Ｖ〜６Ｖ）が印加さ
れると、針４３の先端と基板４１表面との間に微小電界
４４が形成される。この微小電界４４の影響下にある塩
素原子４２は、電界蒸発により基板４１表面から脱離す
る。[0004] Next, as shown in FIG. 4 (b), the needle 43 of the STM is brought closer to the position of an arbitrary chlorine atom on the surface of the substrate 41. The distance between the tip of the needle 43 and the surface of the substrate 41 is several angstroms. Needle 43 so that needle 43 becomes negative
When a pulse voltage (4V to 6V) is applied between the substrate 41 and the substrate 41, a minute electric field 44 is formed between the tip of the needle 43 and the surface of the substrate 41. The chlorine atoms 42 under the influence of the minute electric field 44 are desorbed from the surface of the substrate 41 by the electric field evaporation.
【０００５】このようにして、塩素原子パターン４５が
形成される（図４（ｃ））。Thus, a chlorine atom pattern 45 is formed (FIG. 4C).
【０００６】[0006]
【発明が解決しようとする課題】しかし、従来の原子ス
ケールの微細パターン形成方法は、Ｓｉ基板や層状物質
などのように、清浄化が簡単であり、かつ平坦な表面が
得られ、導電性が高いという条件を満たす基板にのみ適
用されている。なぜなら、ＳＴＭでは、トンネル電子が
安定に流れる必要性があるため、導電性の高い表面が必
要であり、原子サイズのパターンを形成するためには、
当然、広範囲（数十ｎｍ）にわたって原子サイズで汚れ
や凹凸がないような清浄表面が基板に要求されており、
基板に対する制約が非常に大きい。However, the conventional method of forming a fine pattern on an atomic scale is easy to clean, has a flat surface, and has good conductivity, such as a Si substrate or a layered material. Applied only to substrates that meet the high requirement. Because, in STM, tunnel electrons need to flow stably, so a highly conductive surface is required. In order to form an atomic size pattern,
Needless to say, a substrate is required to have a clean surface that is free from dirt and irregularities in an atomic size over a wide range (several tens of nm).
The restrictions on the substrate are very large.
【０００７】原子デバイスを作製するためには、多数の
原子を基板表面に平面状に並べるだけでなく、性質の異
なる原子を積み重ねることが必要となるが、現在の技術
では時間的・精度的に困難であり、導電性の高い基板表
面を用いているため、形成されたデバイスを電気的に基
板から分離することが困難である。In order to fabricate an atomic device, it is necessary not only to arrange a large number of atoms in a plane on a substrate surface but also to stack atoms having different properties. Since it is difficult to use a highly conductive substrate surface, it is difficult to electrically separate the formed device from the substrate.
【０００８】原子サイズの汚れや凹凸がない基板表面が
必要であるということは、従来の技術で形成された電極
や絶縁層などを有するデバイスとの融合は困難である。The need for a substrate surface free of dirt and irregularities of atomic size makes it difficult to integrate with a device having an electrode, an insulating layer, or the like formed by a conventional technique.
【０００９】本発明の目的は、従来のリソグラフィ技術
により作製されたデバイス基礎パターンにＳＴＭを利用
した原子スケールの微細パターンを形成する方法を提供
することにある。An object of the present invention is to provide a method for forming a fine pattern on an atomic scale using STM on a device basic pattern manufactured by a conventional lithography technique.
【００１０】[0010]
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る微細パターン形成方法は、デバイス基
礎パターン形成工程と、へき開面形成工程と、原子スケ
ールパターン形成工程とを有する微細パターン形成方法
であって、デバイス基礎パターン形成工程は、へき開性
を有する半導体基板表面に所望するデバイス基礎パター
ンをリソグラフィ技術により作製する処理であり、へき
開面形成工程は、前記形成された基礎パターンを含めて
基板をへき開し、へき開面を得る処理であり、原子スケ
ールパターン形成工程は、前記工程にて得られたへき開
面上に走査型トンネル顕微鏡を用いて、原子あるいは分
子により構成された原子スケールのパターンを形成する
処理である。In order to achieve the above object, a method for forming a fine pattern according to the present invention comprises a step of forming a device basic pattern, a step of forming a cleavage plane, and a step of forming an atomic scale pattern. In the method, the device basic pattern forming step is a process of producing a desired device basic pattern on the surface of the semiconductor substrate having cleavage by lithography, and the cleavage surface forming step includes the formed basic pattern. The substrate is cleaved to obtain a cleaved surface, and the atomic scale pattern forming step uses a scanning tunneling microscope on the cleaved surface obtained in the above step, and forms an atomic scale pattern composed of atoms or molecules. Is a process of forming
【００１１】また、前記原子スケールのパターンは、一
個〜数十個の原子あるいは分子により構成されたもので
ある。The atomic scale pattern is formed of one to several tens of atoms or molecules.
【００１２】[0012]
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。Embodiments of the present invention will now be described with reference to the drawings.
【００１３】微細パターン形成工程の断面模式図である
図１を参照すると、へき開面を利用した原子スケールの
微細パターン形成方法は、次のようになっている。Referring to FIG. 1, which is a schematic cross-sectional view of the fine pattern forming step, a method of forming a fine pattern on an atomic scale using a cleavage plane is as follows.
【００１４】まず図１（ａ）に示すように、基板１の表
面に従来のリソグラフィ技術により電極２や絶縁層３を
有するデバイス基礎パターン６を作製する。基板１のへ
き開性を利用して、基板１上にを形成した積層構造を含
めて基板１をへき開し、図１（ｂ）のようなデバイス基
礎パターン６が露出したへき開面を得る。この断面パタ
ーン７を新たな基板としてＳＴＭによる原子サイズ加工
により、図１（ｃ）のような原子数個〜数十個により形
成された原子スケールの微細パターン４を作製し、従来
のデバイスと融合させた新しい原子デバイスを作製す
る。電極２からの配線５は図１（ｃ）のように裏面のへ
き開面より結線をする。First, as shown in FIG. 1A, a device basic pattern 6 having an electrode 2 and an insulating layer 3 on the surface of a substrate 1 is formed by a conventional lithography technique. Utilizing the cleavage property of the substrate 1, the substrate 1 is cleaved including the laminated structure formed on the substrate 1, and a cleaved surface where the device basic pattern 6 is exposed as shown in FIG. 1B is obtained. Using the cross-sectional pattern 7 as a new substrate, an atomic scale processing by STM is performed to produce an atomic scale fine pattern 4 formed by several to several tens of atoms as shown in FIG. To make a new atomic device. The wiring 5 from the electrode 2 is connected from the cleavage surface on the back surface as shown in FIG.
【００１５】この従来のリソグラフィ技術には、レジス
トを用いた光露光や電子ビーム露光の他に、レジストマ
スクによるエッチング，ＭＢＥの製膜技術，金属蒸着技
術などが含まれる。This conventional lithography technique includes, in addition to light exposure and electron beam exposure using a resist, etching using a resist mask, MBE film forming technique, metal vapor deposition technique, and the like.
【００１６】下地の基板１には、へき開性を有し従来よ
り広く使われているシリコンが好ましいが、へき開性を
有する点では、ゲルマニウムや化合物半導体（ＧａＡ
ｓ，ＩｎＰ等）を用いてもよい。The underlying substrate 1 is preferably made of silicon which has a cleavage property and which is widely used in the past. However, in terms of the cleavage property, germanium or a compound semiconductor (GaAs) is used.
s, InP, etc.).
【００１７】原子スケールの微細パターン４を構成する
原子あるいは分子は、金属（アルミ・銅・タングステ
ン）の他、半導体物質や酸化物などが用いられる。As the atoms or molecules constituting the fine pattern 4 on the atomic scale, besides metals (aluminum / copper / tungsten), semiconductor substances and oxides are used.
【００１８】絶縁層３には、アルミ酸化物（Ａｌ2Ｏ3）
やシリコン酸化物（ＳｉＯ2）等の絶縁物が用いられる
が、ノンドープの成長により得られた化合物半導体など
を用いることができる。The insulating layer 3 is made of aluminum oxide (Al 2 O 3 )
And an insulator such as silicon oxide (SiO 2 ), but a compound semiconductor obtained by non-doped growth can be used.
【００１９】電極２となる金属には、アルミや銅，金な
どが用いられるが、レジストパターンを利用してイオン
注入による高ドープによる低抵抗領域を用いることがで
きる。Aluminum, copper, gold, or the like is used as the metal to be the electrode 2, but a low resistance region with high doping by ion implantation using a resist pattern can be used.
【００２０】（実施例）次に、本発明の実施例について
図面を参照して説明する。(Embodiment) Next, an embodiment of the present invention will be described with reference to the drawings.
【００２１】図１と従来のリソグラフィ技術によるデバ
イス基礎パターン形成工程の断面模式図である図２と、
原子スケールの微細パターン形成工程の断面模式図であ
る図３とを併せて参照すると、本発明の実施例は、以下
のようになっている。FIG. 2 is a schematic cross-sectional view of FIG. 1 and a step of forming a device basic pattern by a conventional lithography technique;
Referring to FIG. 3 which is a schematic cross-sectional view of the step of forming a fine pattern on an atomic scale, the embodiment of the present invention is as follows.
【００２２】まず、従来のリソグラフィ技術によるデバ
イス基礎パターン形成について図２を用いて説明する。
図２（ａ）のように低抵抗のシリコン基板１１（方位１
００面，１０Ω以下）上に、酸化膜（ＳｉＯ2）１２を
形成した後、図２（ｂ）に示すように、電子ビーム描画
装置による直接パターン露光法を用い、レジスト１３に
よるマスクパターンを酸化膜１２上に形成する。次に図
２（ｃ）に示すように、アルミ金属１４を蒸着し、図２
（ｄ）に示すようにリフトオフ法により電極１５を形成
する。First, the formation of a device basic pattern by a conventional lithography technique will be described with reference to FIG.
As shown in FIG. 2A, a low-resistance silicon substrate 11 (direction 1
After forming an oxide film (SiO 2 ) 12 on the (00 surface, 10 Ω or less), as shown in FIG. It is formed on the film 12. Next, as shown in FIG. 2C, an aluminum metal 14 is deposited,
The electrode 15 is formed by a lift-off method as shown in FIG.
【００２３】図２（ｅ）に示すようにレジストを除去し
た後、酸化膜１２を成長させ、再びレジストを塗布し電
子ビーム露光によりレジスト１３によるパターンを形成
する（図２（ｆ））。その後、パターニングしたレジス
ト１３をマスクとして、酸化膜１２上にアルミ金属１４
を蒸着し（図２（ｇ））、リフトオフ法により電極１５
を形成する（図２（ｈ））。全体の強度を高めるため、
電極１５の周りを酸化膜（ＳｉＯ2）１２でカバーし
て、図２（ｉ）に示すようなデバイス基礎パターン１６
を形成する。After the resist is removed as shown in FIG. 2E, an oxide film 12 is grown, the resist is applied again, and a pattern of the resist 13 is formed by electron beam exposure (FIG. 2F). Then, using the patterned resist 13 as a mask, the aluminum metal 14 is formed on the oxide film 12.
(FIG. 2 (g)), and the electrode 15 is
Is formed (FIG. 2 (h)). To increase the overall strength,
The periphery of the electrode 15 is covered with an oxide film (SiO 2 ) 12 to form a device basic pattern 16 as shown in FIG.
To form
【００２４】この従来のリソグラフィ技術によりパター
ンを形成した試料をへき開し、図１（ｃ）に示すような
断面パターンが得られる。この得られた断面パターンに
対して、図１（ｃ）に示すような配線５を行い、外部よ
り電圧を印加できるようにする。へき開は、デバイス基
礎パターンが形成されている部分を走査型トンネル顕微
鏡を用いて確認した後、ダイヤモンドカッターで傷を付
け、傷の両端にわずかに力を加えることで簡単にへき開
することができる。まず、最初に図１（ｃ）に示すよう
な配線５を結線する面を上述した方法で得た後、原子ス
ケールの微細パターンを形成する表面を得るために、真
空中でへき開しやすいようにあらかじめダイヤモンドカ
ッターで傷を付けておく。The sample on which a pattern has been formed by the conventional lithography technique is cleaved to obtain a cross-sectional pattern as shown in FIG. A wiring 5 as shown in FIG. 1C is formed on the obtained cross-sectional pattern so that a voltage can be externally applied. The cleavage can be easily cleaved by confirming the portion where the device basic pattern is formed using a scanning tunneling microscope, making a scratch with a diamond cutter, and applying slight force to both ends of the scratch. First, after a surface for connecting the wiring 5 as shown in FIG. 1C is obtained by the above-described method, the surface is formed so as to be easily cleaved in a vacuum in order to obtain a surface on which an atomic scale fine pattern is formed. Make a scratch with a diamond cutter in advance.
【００２５】次に、容器の超高真空（１０−８Ｐａ台）
雰囲気内に設置されたＳＴＭ装置に、上記のようにへき
開した基板１１を設置し、超高真空中で、Ｓｉ基板１１
のへき開性を利用してへき開する。へき開面は、電極１
５と絶縁層１２を有する断面パターが露出しており、超
高真空中でへき開しているために、平坦で、極めて清浄
な表面を得ることができる。この断面パターン７の表面
では、電極１５上は当然導電性があるが、絶縁層１２上
でも、絶縁層の領域が小さく、また、表面拡散電子が存
在するために、わずかではあるがトンネル電子が流れ
る。この現象を利用してＳＴＭを用いた原子スケールの
微細パターンを形成する。Next, an ultra-high vacuum of the container (on the order of 10-8 Pa)
The substrate 11 cleaved as described above is placed on an STM device placed in an atmosphere, and the Si substrate 11 is placed in an ultra-high vacuum.
Cleavage using cleavage Cleaved surface is electrode 1
Since the cross-sectional pattern having the insulating layer 5 and the insulating layer 12 is exposed and cleaved in an ultra-high vacuum, a flat and extremely clean surface can be obtained. On the surface of the cross-sectional pattern 7, the electrode 15 is naturally conductive on the electrode 15, but also on the insulating layer 12, the insulating layer has a small area, and surface diffusion electrons are present. Flows. By utilizing this phenomenon, an atomic scale fine pattern using STM is formed.
【００２６】ＳＴＭを利用した原子スケールの金属原子
パターン形成について図３を用いて説明する。まず、基
板２０１表面にへき開して得られた断面パターン（デバ
イス基礎パターン）が露出した状態で、フッ素原子２０
２とタングステン原子２０３とが結合してなるＷＦ6ガ
ス（ハロゲン金属ガス）２０４が真空容器内に導入され
る。このとき、このＷＦ6ガス２０４の一部は基板２０
１の表面に吸着し、基板２０１の表面にハロゲン化金属
単分子吸着層（実施形態では、ＷＦ6単分子吸着層）２
０５が形成される（図３（ａ））。The formation of an atomic-scale metal atom pattern using the STM will be described with reference to FIG. First, with the cross-sectional pattern (device basic pattern) obtained by cleaving the surface of the substrate 201 exposed, a fluorine atom 20
WF 6 gas (halogen metal gas) 204 formed by combining 2 and tungsten atoms 203 is introduced into the vacuum vessel. At this time, a part of the WF 6 gas 204 is
1 is adsorbed on the surface of the substrate 201 and a metal halide monomolecular adsorption layer (in the embodiment, a WF 6 monomolecular adsorption layer) 2
05 is formed (FIG. 3A).
【００２７】この状態でＳＴＭの針２０６が基板２０１
表面の所望の位置に近付けられる。針２０６の先端と基
板２０１の表面との間隔は数オングストロームである。
針２０６と基板２０１との間に電圧２０７が印加され、
針２０６の端と基板２０１の表面との間に極小電界２０
８が形成される。この極小電界２０８の影響下にあるＷ
Ｆ6単分子吸着層２０５は、極小電界２０８により分解
し、ガス化したフッ素イオン２０９が脱離し、タングス
テン原子２１０が残置する。In this state, the STM needle 206 is
The desired position on the surface is brought closer. The distance between the tip of the needle 206 and the surface of the substrate 201 is several angstroms.
A voltage 207 is applied between the needle 206 and the substrate 201,
The minimum electric field 20 between the end of the needle 206 and the surface of the substrate 201
8 are formed. W under the influence of this minimal electric field 208
The F 6 monomolecular adsorption layer 205 is decomposed by the minimal electric field 208, gasified fluorine ions 209 are eliminated, and tungsten atoms 210 remain.
【００２８】針２０６が所望の位置の範囲内を走査した
後、ＷＦ6ガスの導入が停止され、真空容器内に残留浮
遊しているガス分子及びフッ素イオンが真空容器外に排
気される（図３（ｃ））。さらに基板２０１が所定の温
度（約２００℃）に加熱され、基板２０１の表面に残置
されたＷＦ6単分子吸着層２０５がガス化してＷＦ6ガス
となり、基板２０１より脱離し、タングステン原子から
なる金属原子パターン２１１が形成される（図３
（ｄ））。After the needle 206 scans within the range of the desired position, the introduction of the WF 6 gas is stopped, and the gas molecules and the fluorine ions remaining in the vacuum vessel are exhausted out of the vacuum vessel (FIG. 3 (c)). Further, the substrate 201 is heated to a predetermined temperature (about 200 ° C.), and the WF 6 monomolecular adsorption layer 205 remaining on the surface of the substrate 201 is gasified to become WF 6 gas, desorbed from the substrate 201, and made of tungsten atoms. A metal atom pattern 211 is formed (FIG. 3
(D)).
【００２９】上記のハロゲン化金属ガスを用いた金属原
子パターンを作製する場合に用いることができるガスと
して、タングステン（Ｗ）の場合には、ＷＦ6，ＷＣ
ｌ6，Ｗ（ＣＯ）6等があげられる。アルミの場合はＡｌ
2Ｃｌ6等、モリブデン（Ｍｏ）の場合はＭｏＣｌ6，Ｍ
ｏ（Ｃ6Ｈ6）2等、タンタル（Ｔａ）の場合にはＴａＣ
ｌ5等である。In the case of tungsten (W), WF 6 , WC is used as a gas which can be used for forming a metal atom pattern using the above-mentioned metal halide gas.
l 6 , W (CO) 6 and the like. Al for aluminum
MoCl 6 , M for molybdenum (Mo) such as 2 Cl 6
o (C 6 H 6 ) 2 etc., in the case of tantalum (Ta), TaC
l is 5, and the like.
【００３０】このようにして、従来リソグラフィ技術に
より作製された電極パターン上に、ＳＴＭを利用した原
子スケールの細線が形成され、裏面にボンディングされ
た配線より電圧を印加し細線の電気特性を調べることが
できる。In this manner, an atomic scale fine wire using STM is formed on an electrode pattern manufactured by the conventional lithography technique, and a voltage is applied from the wire bonded to the back surface to examine the electrical characteristics of the fine wire. Can be.
【００３１】なお、上記の実施形態では、単純な電極パ
ターン上に原子細線を形成したが、基板上に作製するパ
ターンを工夫することにより、原子細線をゲートにした
トランジスタの作製等が可能である。In the above embodiment, atomic wires are formed on a simple electrode pattern. However, by devising a pattern to be formed on a substrate, a transistor using an atomic wire as a gate can be manufactured. .
【００３２】[0032]
【発明の効果】以上説明したように本発明の微細パター
ン形成方法によれば、従来のリソグラフィ技術により作
製されたデバイス基礎パターンにＳＴＭを利用した原子
スケールの微細パターンを形成することが容易にでき
る。As described above, according to the fine pattern forming method of the present invention, an atomic scale fine pattern utilizing STM can be easily formed on a device basic pattern manufactured by a conventional lithography technique. .
【図１】本発明の実施形態に係る微細パターン形成方法
を製造工程順に示す断面模式図である。FIG. 1 is a schematic cross-sectional view showing a fine pattern forming method according to an embodiment of the present invention in the order of manufacturing steps.
【図２】従来のリソグラフィ技術によるデバイス基礎パ
ターンの形成方法を製造工程順に示す断面模式図であ
る。FIG. 2 is a schematic cross-sectional view showing a method of forming a device basic pattern by a conventional lithography technique in the order of manufacturing steps.
【図３】本発明の実施形態における原子スケールの微細
パターン形成方法を製造工程順に示す断面模式図であ
る。FIG. 3 is a schematic cross-sectional view showing a method for forming an atomic scale fine pattern in an embodiment of the present invention in the order of manufacturing steps.
【図４】従来例における原子スケールのパターン形成方
法を製造工程順に示す断面模式図である。FIG. 4 is a schematic cross-sectional view showing a conventional method of forming an atomic scale pattern in the order of manufacturing steps.
【符号の説明】 １，１１，４１，２０１ 基板 ２，１５ 電極 ３ 絶縁層 ４ 微細パターン ５ 配線 ６，１６ デバイス基礎パターン ７ 断面パターン １２ 酸化膜 １３ レジスト ４２ Ｃｌ吸着原子 ４５ 塩素原子パータン ２０４ ＷＦ6ガス ２０５ ＷＦ6単分子吸着層 ２０６，４３ 針 ２０８，４４ 極小電界 ２１０ Ｗ原子 ２１１ 金属原子パターン[Description of Signs] 1,11,41,201 Substrate 2,15 Electrode 3 Insulating layer 4 Fine pattern 5 Wiring 6,16 Device basic pattern 7 Cross-sectional pattern 12 Oxide film 13 Resist 42 Cl adsorption atom 45 Chlorine atom pattern 204 WF 6 Gas 205 WF 6 monomolecular adsorption layer 206, 43 needle 208, 44 minimal electric field 210 W atom 211 metal atom pattern
Claims (2)
開面形成工程と、原子スケールパターン形成工程とを有
する微細パターン形成方法であって、 デバイス基礎パターン形成工程は、へき開性を有する半
導体基板表面に所望するデバイス基礎パターンをリソグ
ラフィ技術により作製する処理であり、 へき開面形成工程は、前記形成された基礎パターンを含
めて基板をへき開し、へき開面を得る処理であり、 原子スケールパターン形成工程は、前記工程にて得られ
たへき開面上に走査型トンネル顕微鏡を用いて、原子あ
るいは分子により構成された原子スケールのパターンを
形成する処理であることを特徴とする微細パターン形成
方法。1. A fine pattern forming method comprising a device basic pattern forming step, a cleaved surface forming step, and an atomic scale pattern forming step, wherein the device basic pattern forming step is performed on a surface of a cleaving semiconductor substrate. The cleavage plane forming step is a step of cleaving the substrate including the formed basic pattern to obtain a cleavage plane, and the atomic scale pattern forming step is A method of forming a fine pattern, characterized by a process of forming an atomic scale pattern composed of atoms or molecules on a cleavage plane obtained in the step using a scanning tunneling microscope.
数十個の原子あるいは分子により構成されたものである
ことを特徴とする請求項１に記載の微細パターン形成方
法。2. The method according to claim 1, wherein the number of patterns on the atomic scale is one to
2. The method for forming a fine pattern according to claim 1, wherein the method is constituted by tens of atoms or molecules.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24060596A JP2914314B2 (en) | 1996-09-11 | 1996-09-11 | Fine pattern forming method |
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Publications (2)
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| JPH1092716A JPH1092716A (en) | 1998-04-10 |
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| JP24060596A Expired - Lifetime JP2914314B2 (en) | 1996-09-11 | 1996-09-11 | Fine pattern forming method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2914314B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2791474B1 (en) * | 1999-03-26 | 2001-06-08 | Centre Nat Rech Scient | SEMICONDUCTOR INFRARED DETECTOR AND ITS MANUFACTURING METHOD |
-
1996
- 1996-09-11 JP JP24060596A patent/JP2914314B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1092716A (en) | 1998-04-10 |
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