JP2910422B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2910422B2 JP2910422B2 JP4175126A JP17512692A JP2910422B2 JP 2910422 B2 JP2910422 B2 JP 2910422B2 JP 4175126 A JP4175126 A JP 4175126A JP 17512692 A JP17512692 A JP 17512692A JP 2910422 B2 JP2910422 B2 JP 2910422B2
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- silicon film
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Description
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に容量部の下部電極の形成方法に関する。
関し、特に容量部の下部電極の形成方法に関する。
【0002】
【従来の技術】従来、容量部の下部電極の形成は以下の
様に行われていた。通常、容量部の下地上に多結晶シリ
コン膜を成長後、リン等の不純物をこの多結晶シリコン
膜中に導入する。次でフォトレジスト膜を用いてパター
ニングを行い、下部電極を形成する。ところが、64M
DRAMの様にデバイスの微細化が進むと、多結晶シ
リコン膜の凸凹を利用して下部電極の表面積を大きくす
る方法が例えばインターナショナル エレクトロン デ
バイセス ミーティング テクニカル ダイジェスト
(International Electron D
evices Meeting TECHNICAL
DIGEST)P655(1990年)に提案されてい
る。以下図3を用いて説明する。
様に行われていた。通常、容量部の下地上に多結晶シリ
コン膜を成長後、リン等の不純物をこの多結晶シリコン
膜中に導入する。次でフォトレジスト膜を用いてパター
ニングを行い、下部電極を形成する。ところが、64M
DRAMの様にデバイスの微細化が進むと、多結晶シ
リコン膜の凸凹を利用して下部電極の表面積を大きくす
る方法が例えばインターナショナル エレクトロン デ
バイセス ミーティング テクニカル ダイジェスト
(International Electron D
evices Meeting TECHNICAL
DIGEST)P655(1990年)に提案されてい
る。以下図3を用いて説明する。
【0003】図3(a)に示すように、シリコン基板1
上にシリコン酸化膜2を形成し開口部を設ける。次で多
結晶シリコン膜8を600〜650℃の成長温度で成長
させ、フォトレジストを用いて、下部電極の形にパター
ニングする。次に、図3(b)に示すように、530〜
580℃の成長温度で表面が凸凹の多結晶シリコン膜9
を成長させる。次に図3(c)に示すように、この多結
晶シリコン膜をエッチバッグすることにより、表面積の
大きな下部電極が形成される。
上にシリコン酸化膜2を形成し開口部を設ける。次で多
結晶シリコン膜8を600〜650℃の成長温度で成長
させ、フォトレジストを用いて、下部電極の形にパター
ニングする。次に、図3(b)に示すように、530〜
580℃の成長温度で表面が凸凹の多結晶シリコン膜9
を成長させる。次に図3(c)に示すように、この多結
晶シリコン膜をエッチバッグすることにより、表面積の
大きな下部電極が形成される。
【0004】この従来の方法で形成した下部電極の表面
積は、通常の場合に比較して約1.3〜2.5倍程度大
きくなっている。
積は、通常の場合に比較して約1.3〜2.5倍程度大
きくなっている。
【0005】
【発明が解決しようとする課題】この従来の下部電極の
製造方法では、多結晶シリコン膜表面の凸凹を大きくす
る成長温度領域は狭く、高々数度以内であり、かつ使用
する減圧気相成長(LP−CVD)装置により成長温度
が違うという欠点がある。従って、通常のLP−CVD
装置では反応炉内で温度勾配を設け、数十枚のウェハー
の処理を行っているが、従来法の様に温度制御がきびし
い場合は、多結晶シリコン膜表面の凸凹の大きさに反応
炉内位置依存性が現われ、ばらつきが大きくなり、多量
生産時の管理がむずかしいという欠点がある。
製造方法では、多結晶シリコン膜表面の凸凹を大きくす
る成長温度領域は狭く、高々数度以内であり、かつ使用
する減圧気相成長(LP−CVD)装置により成長温度
が違うという欠点がある。従って、通常のLP−CVD
装置では反応炉内で温度勾配を設け、数十枚のウェハー
の処理を行っているが、従来法の様に温度制御がきびし
い場合は、多結晶シリコン膜表面の凸凹の大きさに反応
炉内位置依存性が現われ、ばらつきが大きくなり、多量
生産時の管理がむずかしいという欠点がある。
【0006】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に容量部の下部電極形成用の非
晶質シリコン膜を形成する工程と、この非晶質シリコン
膜を下部電極の形にパターニングする工程と、パターニ
ングされた非晶質シリコン膜の表面から数十nm付近の
深さまで損傷を発生させる工程と、損傷を発生させた前
記非晶質シリコン膜を加熱し多結晶シリコン膜とする工
程とを含むものである。
造方法は、半導体基板上に容量部の下部電極形成用の非
晶質シリコン膜を形成する工程と、この非晶質シリコン
膜を下部電極の形にパターニングする工程と、パターニ
ングされた非晶質シリコン膜の表面から数十nm付近の
深さまで損傷を発生させる工程と、損傷を発生させた前
記非晶質シリコン膜を加熱し多結晶シリコン膜とする工
程とを含むものである。
【0007】
【実施例】次に本発明について図面を参照して説明す
る。図1(a)〜(d)は、本発明の第1の実施例を説
明するためのスタック型容量部の断面図である。
る。図1(a)〜(d)は、本発明の第1の実施例を説
明するためのスタック型容量部の断面図である。
【0008】まず、図1(a)の様に、シリコン基板1
上にシリコン酸化膜2を形成したのち開孔部を形成す
る。次でリン(P)を含む非晶質シリコン膜3をCVD
法で数十〜数百nmの厚さに成長させた後、フォトレジ
スト膜からなるマスクを用いて下部電極のパターニング
を行う。この場合の成長条件として、例えばジシラン
(Si2 H6 )及びフォスフィン(PH3 )ガスを用
い、600℃以下の成長温度で、リンを含む非晶質シリ
コン膜3を成長させる。
上にシリコン酸化膜2を形成したのち開孔部を形成す
る。次でリン(P)を含む非晶質シリコン膜3をCVD
法で数十〜数百nmの厚さに成長させた後、フォトレジ
スト膜からなるマスクを用いて下部電極のパターニング
を行う。この場合の成長条件として、例えばジシラン
(Si2 H6 )及びフォスフィン(PH3 )ガスを用
い、600℃以下の成長温度で、リンを含む非晶質シリ
コン膜3を成長させる。
【0009】次に図1(b)に示すように、この非晶質
シリコン膜3の表面近傍にシリコン(Si)をイオン注
入し、非晶質表面近傍に損傷4を発生させる。イオン注
入条件は、10〜50keV程度で、射影飛程(Rp )
を非晶質シリコン膜の表面から数十nm以内になるよう
にする。
シリコン膜3の表面近傍にシリコン(Si)をイオン注
入し、非晶質表面近傍に損傷4を発生させる。イオン注
入条件は、10〜50keV程度で、射影飛程(Rp )
を非晶質シリコン膜の表面から数十nm以内になるよう
にする。
【0010】次に図1(c)に示すように、シリコンを
イオン注入した非晶質シリコン膜3を600〜800℃
の温度で熱処理を行い、非晶質シリコン膜を多結晶化さ
せ、表面の凸凹が大きく、表面積が大きい多結晶シリコ
ン膜5の下部電極を形成する。熱処理を行うと、表面の
凸凹の大きな多結晶シリコンになる理由は、以下の様に
考えられる。シリコンのイオン注入で表面近傍に損傷、
特に未結合状態の結合基をもつシリコン原子が存在する
ため、熱処理を行うことで、この損傷を起因としてシリ
コンの結晶粒が成長する。つまり、シリコン表面から結
晶粒が成長することで、表面の凸凹が大きくなる。
イオン注入した非晶質シリコン膜3を600〜800℃
の温度で熱処理を行い、非晶質シリコン膜を多結晶化さ
せ、表面の凸凹が大きく、表面積が大きい多結晶シリコ
ン膜5の下部電極を形成する。熱処理を行うと、表面の
凸凹の大きな多結晶シリコンになる理由は、以下の様に
考えられる。シリコンのイオン注入で表面近傍に損傷、
特に未結合状態の結合基をもつシリコン原子が存在する
ため、熱処理を行うことで、この損傷を起因としてシリ
コンの結晶粒が成長する。つまり、シリコン表面から結
晶粒が成長することで、表面の凸凹が大きくなる。
【0011】さらに、図1(d)に示すように、LP−
CVD法等でシリコン窒化膜を成長し、酸化性雰囲気中
で酸化して容量絶縁層6を形成する。そしてその上面に
多結晶シリコン膜7を成長し、リン(P)等の不純物を
導入後、フォトレジストを用いてパターニングを行い、
上部電極を形成し、スタック容量部を完成させる。
CVD法等でシリコン窒化膜を成長し、酸化性雰囲気中
で酸化して容量絶縁層6を形成する。そしてその上面に
多結晶シリコン膜7を成長し、リン(P)等の不純物を
導入後、フォトレジストを用いてパターニングを行い、
上部電極を形成し、スタック容量部を完成させる。
【0012】以上の様に、下部電極の多結晶シリコン表
面の凸凹を大きくすることで表面積が大きくなり、同じ
換算膜厚の容量絶縁膜を用いて、通常の2〜5倍程度の
容量値が得られる。つまり、デバイスが微細になり下部
電極の占める平面スペースが小さくなっても、本実施例
を用いると、充分な容量値を持つ容量部が形成できる。
面の凸凹を大きくすることで表面積が大きくなり、同じ
換算膜厚の容量絶縁膜を用いて、通常の2〜5倍程度の
容量値が得られる。つまり、デバイスが微細になり下部
電極の占める平面スペースが小さくなっても、本実施例
を用いると、充分な容量値を持つ容量部が形成できる。
【0013】また、本実施例は、イオン注入後に熱処理
を行うことで、下部電極表面の凸凹を大きくできるの
で、温度制御のきびしい従来の多結晶シリコン膜成長時
に表面の凸凹を大きくする方法に比較して、温度制御の
マージンが大きく、多量生産が行いやすいという利点が
ある。
を行うことで、下部電極表面の凸凹を大きくできるの
で、温度制御のきびしい従来の多結晶シリコン膜成長時
に表面の凸凹を大きくする方法に比較して、温度制御の
マージンが大きく、多量生産が行いやすいという利点が
ある。
【0014】なお、本実施例では非晶質シリコン膜に直
接シリコンのイオン注入を行ったが、非晶質シリコン膜
上に500℃以下の温度で、例えば常圧CVD法でシリ
コン酸化膜等を成長し、このシリコン酸化膜を通して射
影飛程(Rp )を非晶質シリコン膜表面になるようにイ
オン注入を行って、その後シリコン酸化膜を除去して多
結晶化の熱処理を行ってもよい。また、シリコンのイオ
ン注入の代わりに、リン(P)等の不純物をイオン注入
しても良い。
接シリコンのイオン注入を行ったが、非晶質シリコン膜
上に500℃以下の温度で、例えば常圧CVD法でシリ
コン酸化膜等を成長し、このシリコン酸化膜を通して射
影飛程(Rp )を非晶質シリコン膜表面になるようにイ
オン注入を行って、その後シリコン酸化膜を除去して多
結晶化の熱処理を行ってもよい。また、シリコンのイオ
ン注入の代わりに、リン(P)等の不純物をイオン注入
しても良い。
【0015】上記第1の実施例では、下部電極にパター
ニングした非晶質シリコン膜3に、シリコンをイオン注
入を行ったが第2の実施例では、水素ガス中あるいはシ
ランガス中でプラズマ処理を行い、非晶質シリコン膜の
表面に損傷を発生させる。
ニングした非晶質シリコン膜3に、シリコンをイオン注
入を行ったが第2の実施例では、水素ガス中あるいはシ
ランガス中でプラズマ処理を行い、非晶質シリコン膜の
表面に損傷を発生させる。
【0016】本第2の実施例では、図2に示す様な処理
装置を用いる。すなわちロードロック室10より基板を
ウェハー搬送室11に送り、非晶質シリコン膜成長室1
2内で、非晶質シリコン膜の成長を、プラズマ処理室1
3でプラズマ処理を、そして熱処理室14で多結晶化の
熱処理を連続的に行なう。成長条件、熱処理条件等や他
の工程は第1の実施例と同様である。
装置を用いる。すなわちロードロック室10より基板を
ウェハー搬送室11に送り、非晶質シリコン膜成長室1
2内で、非晶質シリコン膜の成長を、プラズマ処理室1
3でプラズマ処理を、そして熱処理室14で多結晶化の
熱処理を連続的に行なう。成長条件、熱処理条件等や他
の工程は第1の実施例と同様である。
【0017】本第2の実施例の様に、同一装置内で前記
の連続処理を行うことで、非晶質シリコン膜表面に損傷
を発生させた後、大気にさらさず、非晶質シリコン膜の
表面が酸化されない状態で熱処理を行えるので、多結晶
化の熱処理を行う時に、非晶質シリコン膜表面のシリコ
ン原子のマイグレーションが起こりやすくなり、より表
面からの結晶成長が起こり、多結晶シリコン膜表面の凸
凹を大きくすることができる。
の連続処理を行うことで、非晶質シリコン膜表面に損傷
を発生させた後、大気にさらさず、非晶質シリコン膜の
表面が酸化されない状態で熱処理を行えるので、多結晶
化の熱処理を行う時に、非晶質シリコン膜表面のシリコ
ン原子のマイグレーションが起こりやすくなり、より表
面からの結晶成長が起こり、多結晶シリコン膜表面の凸
凹を大きくすることができる。
【0018】なお、第2の実施例では、非晶質シリコ
ン,プラズマ処理,熱処理を同一装置の連続処理で説明
したが、それぞれ別の装置で行ってもよい。またプラズ
マ処理も、水素ガスあるいはシランガス以外のガスを用
いてもよい。
ン,プラズマ処理,熱処理を同一装置の連続処理で説明
したが、それぞれ別の装置で行ってもよい。またプラズ
マ処理も、水素ガスあるいはシランガス以外のガスを用
いてもよい。
【0019】以上、第1及び第2の実施例では容量絶縁
膜としてシリコン窒化膜を用いた場合について説明した
が、Ta2 O5 ,HfO2 等の高誘電率の金属酸化膜を
用いても、本発明の効果は変わらない。
膜としてシリコン窒化膜を用いた場合について説明した
が、Ta2 O5 ,HfO2 等の高誘電率の金属酸化膜を
用いても、本発明の効果は変わらない。
【0020】また、下部電極用の非晶質シリコン膜とし
て、リンドープの非晶質シリコン膜で説明したが、ボロ
ン(B)等の他の不純物が含まれていてもよい。また、
不純物のない非晶質シリモン膜を用いて、表面積の大き
な多結晶シリコン膜にした後に、拡散やイオン注入で不
純物を多結晶シリコン膜中に入れてもよい。なお、上部
電極に多結晶シリコン以外の電極材、例えば、シリサイ
ド,ポリサイド,あるいはタングステン等の高融点金属
を用いるのも、自由である。
て、リンドープの非晶質シリコン膜で説明したが、ボロ
ン(B)等の他の不純物が含まれていてもよい。また、
不純物のない非晶質シリモン膜を用いて、表面積の大き
な多結晶シリコン膜にした後に、拡散やイオン注入で不
純物を多結晶シリコン膜中に入れてもよい。なお、上部
電極に多結晶シリコン以外の電極材、例えば、シリサイ
ド,ポリサイド,あるいはタングステン等の高融点金属
を用いるのも、自由である。
【0021】
【0022】
【発明の効果】以上説明したように本発明は、下部電極
用の非晶質シリコン膜を成長した後、この非晶質シリコ
ン膜表面近傍にイオン注入やプラズマ処理等を行って損
傷を発生させ、熱処理を行って表面近傍の損傷を核とし
て結晶粒を大きくすることで、表面積の大きな下部電極
が形成できる。このように非晶質シリコン膜を熱処理で
結晶化するので、従来の成長時に結晶化するのと比較し
て、温度制御が容易で多量生産が容易にできるという効
果がある。
用の非晶質シリコン膜を成長した後、この非晶質シリコ
ン膜表面近傍にイオン注入やプラズマ処理等を行って損
傷を発生させ、熱処理を行って表面近傍の損傷を核とし
て結晶粒を大きくすることで、表面積の大きな下部電極
が形成できる。このように非晶質シリコン膜を熱処理で
結晶化するので、従来の成長時に結晶化するのと比較し
て、温度制御が容易で多量生産が容易にできるという効
果がある。
【図1】本発明の第1の実施例を説明するための半導体
チップの断面図
チップの断面図
【図2】本発明の第2の実施例を説明するための処理装
置のブロック図。
置のブロック図。
【図3】従来例を説明するための半導体チップの断面
図。
図。
1 シリコン基板 2 シリコン酸化膜 3 非晶質シリコン膜 4 損傷 5 多結晶シリコン膜 6 容量絶縁膜 7〜9 多結晶シリコン膜 10 ロードロック室 11 ウェハー搬送室 12 非晶質シリコン膜成長室 13 プラズマ処理室 14 熱処理室
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (1)
- 【請求項1】 半導体基板上に容量部の下部電極形成用
の非晶質シリコン膜を形成する工程と、この非晶質シリ
コン膜を下部電極の形にパターニングする工程と、パタ
ーニングされた非晶質シリコン膜の表面から数十nm付
近の深さまで損傷を発生させる工程と、損傷を発生させ
た前記非晶質シリコン膜を加熱し多結晶シリコン膜とす
る工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4175126A JP2910422B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4175126A JP2910422B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0621390A JPH0621390A (ja) | 1994-01-28 |
JP2910422B2 true JP2910422B2 (ja) | 1999-06-23 |
Family
ID=15990745
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4175126A Expired - Lifetime JP2910422B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2910422B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3024589B2 (ja) | 1997-04-23 | 2000-03-21 | 日本電気株式会社 | 半導体装置の製造方法 |
US6334729B1 (en) | 1999-03-31 | 2002-01-01 | Suzuno Kasei Kabushiki Kaisha | Cosmetic container and cartridge for cosmetic container |
TW434886B (en) * | 1999-11-04 | 2001-05-16 | Taiwan Semiconductor Mfg | Manufacturing method of stacked capacitor |
KR100338939B1 (ko) * | 1999-11-13 | 2002-05-31 | 박종섭 | 커패시터의 제조방법 |
EP2156174B1 (en) * | 2007-06-08 | 2015-05-20 | Quest Diagnostics Investments Incorporated | Method for purification of lipoproteins |
-
1992
- 1992-07-02 JP JP4175126A patent/JP2910422B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0621390A (ja) | 1994-01-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990309 |