JP2570760B2 - 配線形成方法 - Google Patents
配線形成方法Info
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- JP2570760B2 JP2570760B2 JP62210712A JP21071287A JP2570760B2 JP 2570760 B2 JP2570760 B2 JP 2570760B2 JP 62210712 A JP62210712 A JP 62210712A JP 21071287 A JP21071287 A JP 21071287A JP 2570760 B2 JP2570760 B2 JP 2570760B2
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- phosphorus
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- heat treatment
- gate electrode
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- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の配線形成方法に関するもので
あり、特に配線層の表面性の改良に関するものである。
あり、特に配線層の表面性の改良に関するものである。
本発明は、半導体装置の配線形成方法において、不純
物を含有する非晶質Si層を所定の温度で化学的気相成長
させ、パターニングし、これに熱処理を施して上記非晶
質Si層を結晶成長させ配線層を形成することにより、配
線層の表面性を改善し信頼性に優れた配線形成方法を提
供しようとするものである。
物を含有する非晶質Si層を所定の温度で化学的気相成長
させ、パターニングし、これに熱処理を施して上記非晶
質Si層を結晶成長させ配線層を形成することにより、配
線層の表面性を改善し信頼性に優れた配線形成方法を提
供しようとするものである。
例えば、MOS FETは、シリコン基板上所定の位置に酸
化物膜を介してポリシリコン層あるいはポリサイド層
（ポリシリコン層＋シリサイド層）等を積層することに
よりゲート電極が形成され、該ゲート電極の両側にあた
るシリコン基板にソース・ドレイン領域が形成されて成
るものである。近年、上記ゲート電極としては、上述の
ポリシリコン層あるいはポリサイド層等に代わり電気抵
抗の低いＰ−DOPOS（リンドープポリシリコン）を使用
することが提案されている。
化物膜を介してポリシリコン層あるいはポリサイド層
（ポリシリコン層＋シリサイド層）等を積層することに
よりゲート電極が形成され、該ゲート電極の両側にあた
るシリコン基板にソース・ドレイン領域が形成されて成
るものである。近年、上記ゲート電極としては、上述の
ポリシリコン層あるいはポリサイド層等に代わり電気抵
抗の低いＰ−DOPOS（リンドープポリシリコン）を使用
することが提案されている。
あるいは、DRAMやEPROM、CCD等の半導体装置において
は、キャパシタの層間膜として前記Ｐ−DOPOSの酸化膜
を用いることが検討されている。
は、キャパシタの層間膜として前記Ｐ−DOPOSの酸化膜
を用いることが検討されている。
ところで、Ｐ−DOPOSは、ポリシリコンの電気抵抗を
低下させるために不純物をドープしたもので、一般的に
は不純物（例えばリン）を含むシラン系ガスを用いてCV
Dにより形成されるものである。
低下させるために不純物をドープしたもので、一般的に
は不純物（例えばリン）を含むシラン系ガスを用いてCV
Dにより形成されるものである。
しかしながら、上記Ｐ−DOPOSを通常のポリシリコン
と同様の温度条件，すなわち600〜1200℃程度でCVDによ
り形成した場合には、第５図に示すように、基板（51）
上の酸化層（52）を介して所定の位置に形成されたＰ−
DOPOS（53）の結晶粒の異常成長が著しくアスペリティ
と称される凹凸（54）がその表面に現れてしまう。この
凹凸（54）は、MOS構造では層間絶縁膜の凹凸をもたら
し、耐圧の点でばらつきを生じ所定の絶縁耐圧を確保す
ることが難しくなってしまうという不都合を生ずる。ま
た、キャパシタの層間膜とした場合にも、層間膜自体に
厚みのばらつきを生ずることとなり、やはり所定の容量
を確保することが難しい。
と同様の温度条件，すなわち600〜1200℃程度でCVDによ
り形成した場合には、第５図に示すように、基板（51）
上の酸化層（52）を介して所定の位置に形成されたＰ−
DOPOS（53）の結晶粒の異常成長が著しくアスペリティ
と称される凹凸（54）がその表面に現れてしまう。この
凹凸（54）は、MOS構造では層間絶縁膜の凹凸をもたら
し、耐圧の点でばらつきを生じ所定の絶縁耐圧を確保す
ることが難しくなってしまうという不都合を生ずる。ま
た、キャパシタの層間膜とした場合にも、層間膜自体に
厚みのばらつきを生ずることとなり、やはり所定の容量
を確保することが難しい。
上述のように、電気抵抗の低いＰ−DOPOSを高温CVD法
によって形成した場合、Ｐ−DOPOSを構成する結晶の一
部が異常成長し、形成されたゲート電極の表面がアスペ
リティと称される凹凸状となってしまう。そのため、MO
S構造では層間絶縁膜の凹凸をもたらし、耐圧の点でば
らつきを生じ所定の絶縁耐圧を確保することが難しくな
ってしまうという不都合を生ずる。
によって形成した場合、Ｐ−DOPOSを構成する結晶の一
部が異常成長し、形成されたゲート電極の表面がアスペ
リティと称される凹凸状となってしまう。そのため、MO
S構造では層間絶縁膜の凹凸をもたらし、耐圧の点でば
らつきを生じ所定の絶縁耐圧を確保することが難しくな
ってしまうという不都合を生ずる。
また、DRAMやEPROM等のキャパシタの層間膜としてＰ
−DOPOSを使用した場合も同様に層間耐圧の劣化を招く
ため、信頼性に欠けるものとなってしまう。
−DOPOSを使用した場合も同様に層間耐圧の劣化を招く
ため、信頼性に欠けるものとなってしまう。
そこで、本発明は上述の問題点を解消するために提案
されたものであって、配線層の表面性を改善し耐圧性に
優れたものとすることを目的とし、さらに信頼性に優れ
た配線形成方法を提供することを目的とする。
されたものであって、配線層の表面性を改善し耐圧性に
優れたものとすることを目的とし、さらに信頼性に優れ
た配線形成方法を提供することを目的とする。
本発明者等は、上述の目的を達成するために鋭意研究
の結果、不純物含有ポリシリコンの形成条件を微結晶か
らアモルファス形成条件とし、不純物を含有した非晶質
シリコンを作製し、その後熱処理を施して多結晶成長さ
せることにより、不純物含有ポリシリコンの表面は凹凸
のない平坦な層として形成することができるとの知見を
得るに至った。
の結果、不純物含有ポリシリコンの形成条件を微結晶か
らアモルファス形成条件とし、不純物を含有した非晶質
シリコンを作製し、その後熱処理を施して多結晶成長さ
せることにより、不純物含有ポリシリコンの表面は凹凸
のない平坦な層として形成することができるとの知見を
得るに至った。
本発明は、上述の知見に基づいてなされたもので、半
導体装置の配線を形成するに際して、不純物を含有する
非晶質Si層を580℃以下の温度で減圧CVD法により形成す
る工程と、この非晶質Si層をパターニングする工程と、
熱処理により上記非晶質Si層を結晶成長させる工程とか
らなるとを特等とするものである。
導体装置の配線を形成するに際して、不純物を含有する
非晶質Si層を580℃以下の温度で減圧CVD法により形成す
る工程と、この非晶質Si層をパターニングする工程と、
熱処理により上記非晶質Si層を結晶成長させる工程とか
らなるとを特等とするものである。
なお、本発明において非晶質と称する場合には、いわ
ゆる非晶質状態は勿論，少なくとも多結晶シリコンの結
晶粒の粒径よりも小さい粒径を有する微結晶状態も含む
ものとする。
ゆる非晶質状態は勿論，少なくとも多結晶シリコンの結
晶粒の粒径よりも小さい粒径を有する微結晶状態も含む
ものとする。
ここで、不純物含有非晶質シリコンを形成する際に使
用されるCVD装置としては、通常使用されるCVD装置であ
ればよく、例えば横型低圧（以下LPと記す。）−CVD装
置、縦型LP−CVD装置、アイソサーマルLP−CVD装置、枚
葉LP−CVD装置等が挙げられ、所定の特性を満足する装
置を適宜選択して使用すればよい。
用されるCVD装置としては、通常使用されるCVD装置であ
ればよく、例えば横型低圧（以下LPと記す。）−CVD装
置、縦型LP−CVD装置、アイソサーマルLP−CVD装置、枚
葉LP−CVD装置等が挙げられ、所定の特性を満足する装
置を適宜選択して使用すればよい。
上述のCVD装置を用いて不純物含有非晶質シリコンを
形成する際には、以下のような各種の条件を満足しなけ
ればならない。
形成する際には、以下のような各種の条件を満足しなけ
ればならない。
先ず、不純物含有非晶質シリコンをCVD法により形成
する場合の温度条件は、400〜580℃程度であることが好
ましい。これは、純粋なポリシリコンをアモルファスと
して形成する場合の温度条件が600℃以下であること、
本発明で使用されるポリシリコンは不純物を含有してい
ること等を考慮したものである。特にSiH4を使用して不
純物含有非晶質シリコンをCVD法により形成する場合に
は570℃以下、またジシランSi2H6を使用して不純物含有
非晶質シリコンをCVD法により形成する場合には、420〜
500℃の範囲とすることが好ましい。
する場合の温度条件は、400〜580℃程度であることが好
ましい。これは、純粋なポリシリコンをアモルファスと
して形成する場合の温度条件が600℃以下であること、
本発明で使用されるポリシリコンは不純物を含有してい
ること等を考慮したものである。特にSiH4を使用して不
純物含有非晶質シリコンをCVD法により形成する場合に
は570℃以下、またジシランSi2H6を使用して不純物含有
非晶質シリコンをCVD法により形成する場合には、420〜
500℃の範囲とすることが好ましい。
また、不純物含有非晶質シリコンをCVD法により形成
する場合の温度条件は、ポリシリコン層の成長速度をも
考慮する必要があり、例えば成長速度50Å/minとした場
合の温度条件は、実用性をも加味して最低400℃程度で
あることが好ましい。
する場合の温度条件は、ポリシリコン層の成長速度をも
考慮する必要があり、例えば成長速度50Å/minとした場
合の温度条件は、実用性をも加味して最低400℃程度で
あることが好ましい。
次に、不純物含有非晶質シリコンを形成する際の圧力
は常圧以下、すなわち0.1〜1.0Torr程度で行うものとす
る。この圧力は製造上大量処理を行うのに適している。
は常圧以下、すなわち0.1〜1.0Torr程度で行うものとす
る。この圧力は製造上大量処理を行うのに適している。
また、導入される不純物としてはＰの他As,B等が挙げ
られ、さらには酸素がドープされた半絶縁性ポリシリコ
ン（SIPOS）等にも適用可能である。ここで、例えばリ
ンをドープする場合には、ドープするリンの濃度は、0.
1〜2.0重量％程度とすることが好ましい。
られ、さらには酸素がドープされた半絶縁性ポリシリコ
ン（SIPOS）等にも適用可能である。ここで、例えばリ
ンをドープする場合には、ドープするリンの濃度は、0.
1〜2.0重量％程度とすることが好ましい。
上述のようにして形成された不純物含有非晶質シリコ
ンに対して熱処理を施して多結晶化する。多結晶化する
際の熱処理温度は600℃以上であることが好ましい。よ
り好ましくは900℃〜1000℃程度である。これは、熱処
理温度が低温で有りすぎるとポリシリコン中にドープし
たリンが偏析してしまうことによる。前述の温度で熱処
理を施すことによって、例えば不純物含有非晶質シリコ
ンは表面の平坦性を保持した状態で良好に多結晶化さ
れ、例えばＰ−DOPOSとされる。
ンに対して熱処理を施して多結晶化する。多結晶化する
際の熱処理温度は600℃以上であることが好ましい。よ
り好ましくは900℃〜1000℃程度である。これは、熱処
理温度が低温で有りすぎるとポリシリコン中にドープし
たリンが偏析してしまうことによる。前述の温度で熱処
理を施すことによって、例えば不純物含有非晶質シリコ
ンは表面の平坦性を保持した状態で良好に多結晶化さ
れ、例えばＰ−DOPOSとされる。
以上のように、本発栄においては不純物含有ポリシリ
コンを形成するに際し、予め低温でCVDを行って不純物
含有非晶質シリコンとし、しかる後この不純物含有非晶
質シリコンを熱処理することにより多結晶化しているの
で、均一性高く多結晶化され、結晶粒が異常成長するこ
ともないので表面性の平坦性は確保される。
コンを形成するに際し、予め低温でCVDを行って不純物
含有非晶質シリコンとし、しかる後この不純物含有非晶
質シリコンを熱処理することにより多結晶化しているの
で、均一性高く多結晶化され、結晶粒が異常成長するこ
ともないので表面性の平坦性は確保される。
したがって、例えば多層配線を施しても層間膜の耐圧
が劣化することなく、配線形成方法の信頼性が向上す
る。
が劣化することなく、配線形成方法の信頼性が向上す
る。
以下、本発明を適用した配線形成方法の実施例につい
て図面を参考にして説明する。
て図面を参考にして説明する。
実施例の配線形成方法は、先ず不純物としてリンを含
有するシリコン層を580℃以下の温度でCVD法により化学
的気相成長させ、次に形成されたリン含有シリコン層を
パターニングし、最後にパターニングしたリン含有シリ
コン層を熱処理し結晶成長させる工程からなるものであ
る。
有するシリコン層を580℃以下の温度でCVD法により化学
的気相成長させ、次に形成されたリン含有シリコン層を
パターニングし、最後にパターニングしたリン含有シリ
コン層を熱処理し結晶成長させる工程からなるものであ
る。
すなわち、第１図Ａに示すように、先ず予め用意され
たSiO2層（２）が形成されたシリコン基板（１）上にリ
ンを含有したシリコン層（３）をCVD法によって形成し
た。
たSiO2層（２）が形成されたシリコン基板（１）上にリ
ンを含有したシリコン層（３）をCVD法によって形成し
た。
上記リンを含有したシリコン層（３）を化学的気相成
長させるときに使用されるCVD装置は、減圧−CVD装置で
あり、リンを含有したシリコン層（３）を形成する際の
装置の設定条件は、 真空度 0.6Torr PH30.5％ 250 cc SiH4100％ 250 cc キャリヤガス N2 である。
長させるときに使用されるCVD装置は、減圧−CVD装置で
あり、リンを含有したシリコン層（３）を形成する際の
装置の設定条件は、 真空度 0.6Torr PH30.5％ 250 cc SiH4100％ 250 cc キャリヤガス N2 である。
そして、装置内温度を550℃,575℃,600℃,625℃,650
℃と変化させ、リンを含有したシリコン層（３）を作製
した。第２図はリン含有シリコン層（３）の作製温度と
粒子径の関係を熱処理温度をパラメータとして表した特
性図である。なお、図中△印は熱処理温度800℃で処理
したときの粒子径を，○印は熱処理温度900℃で処理し
たときの粒子径を，□印は熱処理温度1000℃で処理した
ときの粒子径を表しており、熱処理しない状態のリン含
有シリコン層の粒子径を●印で表してある。第２図によ
れば、図中●印で示すように、始めから多結晶状態とな
る条件によって作製されたゲート電極の粒子径は２×10
3〜４×103Å程度であるのに対して、リン含有シリコン
層（３）のCVD温度が600℃を下回ると急激に粒子径が小
さくなり、特に575℃以下としたときの粒子径は１×102
Å以下もしくは非晶質となることがわかった。したがっ
て、550℃,575℃で形成したリン含有シリコン層（３）
は非晶質状態〔リンドープアモルファスシリコン，以下
Ｐ−DASと称する。〕であり、600℃,625℃,650℃で形成
したリン含有シリコン層（３）は多結晶状態〔リンドー
プポリシリコン，以下Ｐ−DOPOSと称する。〕である。
℃と変化させ、リンを含有したシリコン層（３）を作製
した。第２図はリン含有シリコン層（３）の作製温度と
粒子径の関係を熱処理温度をパラメータとして表した特
性図である。なお、図中△印は熱処理温度800℃で処理
したときの粒子径を，○印は熱処理温度900℃で処理し
たときの粒子径を，□印は熱処理温度1000℃で処理した
ときの粒子径を表しており、熱処理しない状態のリン含
有シリコン層の粒子径を●印で表してある。第２図によ
れば、図中●印で示すように、始めから多結晶状態とな
る条件によって作製されたゲート電極の粒子径は２×10
3〜４×103Å程度であるのに対して、リン含有シリコン
層（３）のCVD温度が600℃を下回ると急激に粒子径が小
さくなり、特に575℃以下としたときの粒子径は１×102
Å以下もしくは非晶質となることがわかった。したがっ
て、550℃,575℃で形成したリン含有シリコン層（３）
は非晶質状態〔リンドープアモルファスシリコン，以下
Ｐ−DASと称する。〕であり、600℃,625℃,650℃で形成
したリン含有シリコン層（３）は多結晶状態〔リンドー
プポリシリコン，以下Ｐ−DOPOSと称する。〕である。
上述のように形成されたリン含有シリコン層（３）に
対して、第１図Ｂに示すように、パターニングしてゲー
ト電極（４）を作製した。
対して、第１図Ｂに示すように、パターニングしてゲー
ト電極（４）を作製した。
ここで、リン含有シリコン（３）がＰ−DAS状態であ
ると、その表面の平坦性に優れていることから、このゲ
ート電極（４）形成の際のエッチング加工における自由
度が大きい。
ると、その表面の平坦性に優れていることから、このゲ
ート電極（４）形成の際のエッチング加工における自由
度が大きい。
そして、第１図Ｃに示すように、イオン注入すること
によってソース（６），ドレイン（７）を形成する。こ
の工程においても、ゲート電極（４）がＰ−DASである
と、非常に緻密に形成されており、したがってソース
（６），ドレイン（７）形成の際のイオン注入において
マスク効果が発揮されこれらの作業をセルフアラインに
行うことができる。
によってソース（６），ドレイン（７）を形成する。こ
の工程においても、ゲート電極（４）がＰ−DASである
と、非常に緻密に形成されており、したがってソース
（６），ドレイン（７）形成の際のイオン注入において
マスク効果が発揮されこれらの作業をセルフアラインに
行うことができる。
次に、前述のようにして作製されたゲート電極（４）
に対して熱処理を施した。熱処理温度としては、800℃,
900℃,1000℃の３種類を選択した。この温度で熱処理を
施すことによってＰ−DASを経て形成されたゲート電極
（４）は表面の平坦性を保持した状態のままで良好に多
結晶化される。第２図によれば、熱処理後の粒子径はＰ
−DASを経て作製したゲート電極も、始めからＰ−DOPOS
となる条件によって作製したゲート電極もあまり大差が
ないことがわかる。また、熱処理温度が800℃〜1000℃
の場合には、粒子径は１×104Å程度で略一定の値を示
している。
に対して熱処理を施した。熱処理温度としては、800℃,
900℃,1000℃の３種類を選択した。この温度で熱処理を
施すことによってＰ−DASを経て形成されたゲート電極
（４）は表面の平坦性を保持した状態のままで良好に多
結晶化される。第２図によれば、熱処理後の粒子径はＰ
−DASを経て作製したゲート電極も、始めからＰ−DOPOS
となる条件によって作製したゲート電極もあまり大差が
ないことがわかる。また、熱処理温度が800℃〜1000℃
の場合には、粒子径は１×104Å程度で略一定の値を示
している。
このように熱処理を行ったゲート電極（４）は、始め
からＰ−DOPOSとなる条件によって作製されたゲート電
極（４）よりもチャンネリングが少なく、またクリーニ
ング処理を施すことによってゲート耐圧の劣化を防止す
ることもできる。
からＰ−DOPOSとなる条件によって作製されたゲート電
極（４）よりもチャンネリングが少なく、またクリーニ
ング処理を施すことによってゲート耐圧の劣化を防止す
ることもできる。
以上のようにして作製された各ゲート電極（４）につ
いて、その膜厚分布、反射率について測定を行った。そ
の結果を第３図及び第４図に示す。
いて、その膜厚分布、反射率について測定を行った。そ
の結果を第３図及び第４図に示す。
第３図はリン含有シリコン層の作製温度と作製したウ
エハー面内の均一性の関係を表した特性図である。ウエ
ハー面内の均一性は、ウエハー表面上の任意の５点を選
択しその厚みの平均をパーセントとして表したものであ
る。第３図によれば、始めからＰ−DOPOSとなる条件に
よって作製されたゲート電極のウエハー面内の均一性は
約５〜７％程度であるのに対して、Ｐ−DASを経て作製
されたゲート電極のウエハー面内の均一性は１％以下で
ある。すなわち、Ｐ−DASを経て作製したゲート電極は
ウエハー全面にわたって非常に高い均一性を保っている
ことがわかる。したがって、ゲート電極を多結晶として
作製した時に問題となった結晶の異常成長が防止できる
ようになった。
エハー面内の均一性の関係を表した特性図である。ウエ
ハー面内の均一性は、ウエハー表面上の任意の５点を選
択しその厚みの平均をパーセントとして表したものであ
る。第３図によれば、始めからＰ−DOPOSとなる条件に
よって作製されたゲート電極のウエハー面内の均一性は
約５〜７％程度であるのに対して、Ｐ−DASを経て作製
されたゲート電極のウエハー面内の均一性は１％以下で
ある。すなわち、Ｐ−DASを経て作製したゲート電極は
ウエハー全面にわたって非常に高い均一性を保っている
ことがわかる。したがって、ゲート電極を多結晶として
作製した時に問題となった結晶の異常成長が防止できる
ようになった。
さらに、第４図はリン含有シリコン層の作製温度とウ
エハー面の反射率の関係を熱処理温度をパラメータとし
て表した特性図である。なお、図中△印は熱処理温度80
0℃を，○印は熱処理温度900℃を，□印は熱処理温度10
00℃を表しており、熱処理しない状態のリン含有シリコ
ン層を●印で表してある。ウエハー面の反射率はウエハ
ー表面の状態を表しており、反射率が高いもののほうが
高い平面性を有することを表している。第４図によれ
ば、熱処理温度によらずリン含有シリコン層の作製温度
条件にしたがって反射率が変化していることがわかる。
すなわち、始めからＰ−DOPOSとなる条件によって作製
したゲート電極の方が反射率が低く、Ｐ−DASを経て作
製したゲート電極の方が高い反射率を示している。した
がって、Ｐ−DASを経てゲート電極を作製したものの方
がゲート電極の表面形状はより平坦であることを表して
いる。
エハー面の反射率の関係を熱処理温度をパラメータとし
て表した特性図である。なお、図中△印は熱処理温度80
0℃を，○印は熱処理温度900℃を，□印は熱処理温度10
00℃を表しており、熱処理しない状態のリン含有シリコ
ン層を●印で表してある。ウエハー面の反射率はウエハ
ー表面の状態を表しており、反射率が高いもののほうが
高い平面性を有することを表している。第４図によれ
ば、熱処理温度によらずリン含有シリコン層の作製温度
条件にしたがって反射率が変化していることがわかる。
すなわち、始めからＰ−DOPOSとなる条件によって作製
したゲート電極の方が反射率が低く、Ｐ−DASを経て作
製したゲート電極の方が高い反射率を示している。した
がって、Ｐ−DASを経てゲート電極を作製したものの方
がゲート電極の表面形状はより平坦であることを表して
いる。
以上の説明より明らかなように、本発明方法では、低
温でのCVDにより不純物含有シリコンを形成し、これを
パターニングした後、熱処理して多結晶化させているた
め、凹凸のない平面性に優れた配線層を形成することが
できる。
温でのCVDにより不純物含有シリコンを形成し、これを
パターニングした後、熱処理して多結晶化させているた
め、凹凸のない平面性に優れた配線層を形成することが
できる。
したがって、例えば多層配線を施した際の層間絶縁膜
の平坦性を確保することができ絶縁耐圧の劣化を抑制で
きること、キャパシタの層間膜とした際に厚みのバラツ
キを抑えることができ所定の容量を確保することができ
ること、等の利点を有し信頼性に優れた配線形成を達成
することができる。
の平坦性を確保することができ絶縁耐圧の劣化を抑制で
きること、キャパシタの層間膜とした際に厚みのバラツ
キを抑えることができ所定の容量を確保することができ
ること、等の利点を有し信頼性に優れた配線形成を達成
することができる。
【図面の簡単な説明】 第１図Ａ乃至第１図Ｃは、本発明を適用した配線の形成
方法を示す工程図であり、第１図Ａはリン含有シリコン
層形成工程，第１図Ｂはパターニング工程、第１図Ｃは
イオン注入及び熱処理工程をそれぞれ示す概略断面図で
ある。 第２図はリン含有シリコン層の作製温度と粒子径の関係
を熱処理温度をパラメータとして表した特性図である。 第３図はリン含有シリコン層の作製温度と作製したウエ
ハー面内の均一性の関係を表した特性図である。 第４図はリン含有シリコン層の作製温度とウエハー面の
反射率の関係を熱処理温度をパラメータとして表した特
性図である。 第５図は従来の配線形成方法により作製された配線パタ
ーンの形状を模式的に示す概略断面図である。 １……シリコン基板 ２……SiO2層 ３……リン含有シリコン層 ４……ゲート電極
方法を示す工程図であり、第１図Ａはリン含有シリコン
層形成工程，第１図Ｂはパターニング工程、第１図Ｃは
イオン注入及び熱処理工程をそれぞれ示す概略断面図で
ある。 第２図はリン含有シリコン層の作製温度と粒子径の関係
を熱処理温度をパラメータとして表した特性図である。 第３図はリン含有シリコン層の作製温度と作製したウエ
ハー面内の均一性の関係を表した特性図である。 第４図はリン含有シリコン層の作製温度とウエハー面の
反射率の関係を熱処理温度をパラメータとして表した特
性図である。 第５図は従来の配線形成方法により作製された配線パタ
ーンの形状を模式的に示す概略断面図である。 １……シリコン基板 ２……SiO2層 ３……リン含有シリコン層 ４……ゲート電極
Claims (1)
- 【請求項１】半導体装置の配線を形成するに際して、 不純物を含有する非晶質Si層を580℃以下の温度で減圧C
VD法により形成する工程と、 この非晶質Si層をパターニングする工程と、 熱処理により上記非晶質Si層を結晶成長させる工程とか
らなることを特徴とする配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62210712A JP2570760B2 (ja) | 1987-08-25 | 1987-08-25 | 配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62210712A JP2570760B2 (ja) | 1987-08-25 | 1987-08-25 | 配線形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6453562A JPS6453562A (en) | 1989-03-01 |
| JP2570760B2 true JP2570760B2 (ja) | 1997-01-16 |
Family
ID=16593853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62210712A Expired - Lifetime JP2570760B2 (ja) | 1987-08-25 | 1987-08-25 | 配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570760B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59127841A (ja) * | 1983-01-12 | 1984-07-23 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JPH0642484B2 (ja) * | 1985-09-09 | 1994-06-01 | 日本電信電話株式会社 | 半導体装置の製造方法 |
| JPS63232449A (ja) * | 1987-03-20 | 1988-09-28 | Fujitsu Ltd | 導電層の形成方法 |
-
1987
- 1987-08-25 JP JP62210712A patent/JP2570760B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6453562A (en) | 1989-03-01 |
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| EXPY | Cancellation because of completion of term |