JP2907082B2 - Cmos集積回路 - Google Patents
Cmos集積回路Info
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Description
【発明の属する技術分野】本発明は、CMOS集積回路
に関し、特にラッチアップ検出機能を有するCMOS集
積回路に関する。
に関し、特にラッチアップ検出機能を有するCMOS集
積回路に関する。
【0001】
【従来の技術】従来この種の技術では、同一の半導体基
板上にPチャネルMOSFETとNチャネルMOSFE
Tとを集積しCMOS集積回路が形成される。
板上にPチャネルMOSFETとNチャネルMOSFE
Tとを集積しCMOS集積回路が形成される。
【0002】図3を参照すると、従来のCMOS集積回
路は、半導体基板1上に、Nウェル領域2およびPウェ
ル領域3を形成する。Nウェル領域2中には、ボロンな
どのP型不純物を注入してソース4およびドレイン5を
形成する。ソース4とドレイン5との間の基板表面に酸
化膜を介してゲート電極6を形成しPチャネルMOSF
ET100を構成する。Pウェル領域3中には、砒素な
どのN型不純物を注入してソース7およびドレイン8を
形成する。ソース7とドレイン8との間の基板表面上に
酸化膜を介してゲート電極9を形成しNチャネルMOS
FET200を構成する。Nウェル領域2はNウェル高
濃度不純物層11を介して電源VDDに接続される。P
ウェル領域3はPウェル高濃度不純物層12を介してG
NDに接続される。
路は、半導体基板1上に、Nウェル領域2およびPウェ
ル領域3を形成する。Nウェル領域2中には、ボロンな
どのP型不純物を注入してソース4およびドレイン5を
形成する。ソース4とドレイン5との間の基板表面に酸
化膜を介してゲート電極6を形成しPチャネルMOSF
ET100を構成する。Pウェル領域3中には、砒素な
どのN型不純物を注入してソース7およびドレイン8を
形成する。ソース7とドレイン8との間の基板表面上に
酸化膜を介してゲート電極9を形成しNチャネルMOS
FET200を構成する。Nウェル領域2はNウェル高
濃度不純物層11を介して電源VDDに接続される。P
ウェル領域3はPウェル高濃度不純物層12を介してG
NDに接続される。
【0003】CMOS集積回路はPチャネルMOSFE
T100とNチャネルMOSFET200を対にして、
同一基板上の隣接した領域に形成するため、寄生のPN
PトランジスタとNPNトランジスタとが形成されてし
まう。すなわち、PチャネルMOSFETのソース4を
エミッタとし、Nウェル領域2をベースとし、半導体基
板1をコレクタとするPNPトランジスタQ1が形成さ
れる。PチャネルMOSFETのドレイン5をエミッタ
とし、Nウェル領域2をベースとし、半導体基板1をコ
レクタとするPNPトランジスタQ2が形成される。N
チャネルMOSFETのソース7をエミッタとし、Pウ
ェル領域3をベースとし、Nウェル領域2をコレクタと
するNPNトランジスタQ3が形成される。Nチャネル
MOSFETのドレイン8をエミッタとし、Pウェル領
域3をベースとし、Nウェル領域2をコレクタとするN
PNトランジスタQ4が形成される。さらに、Nウェル
領域2とVDDとの間には寄生抵抗R2が形成され、P
ウェル領域3とGNDとの間には寄生抵抗R3が形成さ
れる。
T100とNチャネルMOSFET200を対にして、
同一基板上の隣接した領域に形成するため、寄生のPN
PトランジスタとNPNトランジスタとが形成されてし
まう。すなわち、PチャネルMOSFETのソース4を
エミッタとし、Nウェル領域2をベースとし、半導体基
板1をコレクタとするPNPトランジスタQ1が形成さ
れる。PチャネルMOSFETのドレイン5をエミッタ
とし、Nウェル領域2をベースとし、半導体基板1をコ
レクタとするPNPトランジスタQ2が形成される。N
チャネルMOSFETのソース7をエミッタとし、Pウ
ェル領域3をベースとし、Nウェル領域2をコレクタと
するNPNトランジスタQ3が形成される。Nチャネル
MOSFETのドレイン8をエミッタとし、Pウェル領
域3をベースとし、Nウェル領域2をコレクタとするN
PNトランジスタQ4が形成される。さらに、Nウェル
領域2とVDDとの間には寄生抵抗R2が形成され、P
ウェル領域3とGNDとの間には寄生抵抗R3が形成さ
れる。
【0004】図4を参照すると、CMOS集積回路のラ
ッチアップは、出力端子電圧VOUTに印可されるノイ
ズをトリガとして発生する。また、CMOS集積回路の
ラッチアップは、電源電圧に印可されるノイズ、Nチャ
ネルMOSから流れる基板電流あるいは放射線によって
発生する電子正孔ペアなどによっても発生する。出力端
子電圧VOUTがVDDより高くなった場合、PNPト
ランジスタQ2のエミッタからトリガ電流が注入され
る。この電流が寄生抵抗R3を流れることにより、電圧
降下が生じる。この電圧降下によって、トランジスタQ
4のベース電位が上昇しトランジスタQ4がON状態に
なる。トランジスタQ4がON状態になると、Q4のコ
レクタ電流が寄生抵抗R2を流れ電圧降下によりトラン
ジスタQ1のベース電位が下がり、トランジスタQ1が
ON状態となる。トランジスタQ1およびQ4がともに
ON状態となると、出力端子からのトリガを取り除いて
も安定的にON状態となる。このように、ラッチアップ
が発生すると、VDD−GND間に大きな電流が流れ続
け最終的にはCMOS集積回路自体が熱的に破壊されて
しまうという問題が生じる。
ッチアップは、出力端子電圧VOUTに印可されるノイ
ズをトリガとして発生する。また、CMOS集積回路の
ラッチアップは、電源電圧に印可されるノイズ、Nチャ
ネルMOSから流れる基板電流あるいは放射線によって
発生する電子正孔ペアなどによっても発生する。出力端
子電圧VOUTがVDDより高くなった場合、PNPト
ランジスタQ2のエミッタからトリガ電流が注入され
る。この電流が寄生抵抗R3を流れることにより、電圧
降下が生じる。この電圧降下によって、トランジスタQ
4のベース電位が上昇しトランジスタQ4がON状態に
なる。トランジスタQ4がON状態になると、Q4のコ
レクタ電流が寄生抵抗R2を流れ電圧降下によりトラン
ジスタQ1のベース電位が下がり、トランジスタQ1が
ON状態となる。トランジスタQ1およびQ4がともに
ON状態となると、出力端子からのトリガを取り除いて
も安定的にON状態となる。このように、ラッチアップ
が発生すると、VDD−GND間に大きな電流が流れ続
け最終的にはCMOS集積回路自体が熱的に破壊されて
しまうという問題が生じる。
【0005】例えば、特開平5−335500号公報に
は、MOSトランジスタのソース側に直列に抵抗成分を
付加することにより、CMOS集積回路の出力端子に印
可されるトリガ電圧によるラッチアップを減少させる技
術が記載されている。
は、MOSトランジスタのソース側に直列に抵抗成分を
付加することにより、CMOS集積回路の出力端子に印
可されるトリガ電圧によるラッチアップを減少させる技
術が記載されている。
【0006】
【発明が解決しようとする課題】上述の従来技術では、
ラッチアップ発生を検出する方法が無かった。そのた
め、CMOS集積回路が破壊されてから、その原因がラ
ッチアップによるものかどうかを推論するに留まってい
た。
ラッチアップ発生を検出する方法が無かった。そのた
め、CMOS集積回路が破壊されてから、その原因がラ
ッチアップによるものかどうかを推論するに留まってい
た。
【0007】本発明の目的は、CMOS集積回路におい
てラッチアップを検出するデバイス構造を提供すること
にある。また、本発明の他の目的はこのデバイス構造を
用いてラッチアップを防止する手段を提供することにあ
る。
てラッチアップを検出するデバイス構造を提供すること
にある。また、本発明の他の目的はこのデバイス構造を
用いてラッチアップを防止する手段を提供することにあ
る。
【0008】
【課題を解決するための手段】上記課題を解決するため
に本発明のCMOS集積回路は、半導体基板上にNチャ
ネルMOSFETとPウェルコンタクト領域とを有し、
前記Pウェルコンタクト領域が電源に接続されているC
MOS集積回路であって、前記NチャネルMOSFET
と前記Pウェルコンタクト領域との間に設けられたコン
タクト領域と、このコンタクト領域と接続された電極端
子と、前記Pウェルコンタクト領域と前記コンタクト領
域との間の抵抗成分とを含むことを特徴とする。
に本発明のCMOS集積回路は、半導体基板上にNチャ
ネルMOSFETとPウェルコンタクト領域とを有し、
前記Pウェルコンタクト領域が電源に接続されているC
MOS集積回路であって、前記NチャネルMOSFET
と前記Pウェルコンタクト領域との間に設けられたコン
タクト領域と、このコンタクト領域と接続された電極端
子と、前記Pウェルコンタクト領域と前記コンタクト領
域との間の抵抗成分とを含むことを特徴とする。
【0009】また、本願の他のCMOS集積回路は、半
導体基板上にPチャネルMOSFETとNウェルコンタ
クト領域とを有し、前記Nウェルコンタクト領域が電源
に接続されているCMOS集積回路であって、前記Pチ
ャネルMOSFETと前記Nウェルコンタクト領域との
間に設けられたコンタクト領域と、このコンタクト領域
と接続された電極端子と、前記Nウェルコンタクト領域
と前記コンタクト領域との間の抵抗成分とを含むことを
特徴とする。
導体基板上にPチャネルMOSFETとNウェルコンタ
クト領域とを有し、前記Nウェルコンタクト領域が電源
に接続されているCMOS集積回路であって、前記Pチ
ャネルMOSFETと前記Nウェルコンタクト領域との
間に設けられたコンタクト領域と、このコンタクト領域
と接続された電極端子と、前記Nウェルコンタクト領域
と前記コンタクト領域との間の抵抗成分とを含むことを
特徴とする。
【0010】また、本発明の他のCMOS集積回路にお
いて、前記抵抗成分は、拡散抵抗であることを特徴とす
る。
いて、前記抵抗成分は、拡散抵抗であることを特徴とす
る。
【0011】また、本発明の他のCMOS集積回路は、
前記電極端子からの入力によりラッチアップの発生を検
知するラッチアップ検知手段と、このラッチアップ検知
手段より出力される信号によりCMOS集積回路の電源
供給を止める手段とをさらに備える。
前記電極端子からの入力によりラッチアップの発生を検
知するラッチアップ検知手段と、このラッチアップ検知
手段より出力される信号によりCMOS集積回路の電源
供給を止める手段とをさらに備える。
【0012】また、本発明の他のCMOS集積回路は、
前記電極端子の電位の変化を増幅してラッチアップの発
生を検知するラッチアップ検知手段と、このラッチアッ
プ検知手段より出力される信号によりCMOS集積回路
の電源供給を止める手段とをさらに備える。
前記電極端子の電位の変化を増幅してラッチアップの発
生を検知するラッチアップ検知手段と、このラッチアッ
プ検知手段より出力される信号によりCMOS集積回路
の電源供給を止める手段とをさらに備える。
【0013】
【発明の実施の形態】次に本発明のCMOS集積回路の
一実施例について図面を参照して詳細に説明する。
一実施例について図面を参照して詳細に説明する。
【0014】図1を参照すると、本発明の一実施例であ
るCMOS集積回路は、PチャネルMOSFET100
とNチャネルMOSFET200とから構成されてい
る。従来のCMOS集積回路である図3と共通の要素に
は共通の符号を付してある。
るCMOS集積回路は、PチャネルMOSFET100
とNチャネルMOSFET200とから構成されてい
る。従来のCMOS集積回路である図3と共通の要素に
は共通の符号を付してある。
【0015】Nウェル領域2中には、N型高濃度不純物
領域であるNウェルコンタクト11を設ける。このNウ
ェルコンタクト11は、VDDに電気的に接続すること
により、Nウェル領域2をVDD電位に固定するもので
ある。Nウェルコンタクト11とPチャネルMOSFE
T100との間にN型高濃度不純物領域であるコンタク
ト領域15を設け、ここに電極を形成しラッチアップ検
出端子13とする。Nウェルコンタクト11とコンタク
ト領域15との間のNウェル領域には、拡散抵抗14と
して抵抗成分R1が形成される。
領域であるNウェルコンタクト11を設ける。このNウ
ェルコンタクト11は、VDDに電気的に接続すること
により、Nウェル領域2をVDD電位に固定するもので
ある。Nウェルコンタクト11とPチャネルMOSFE
T100との間にN型高濃度不純物領域であるコンタク
ト領域15を設け、ここに電極を形成しラッチアップ検
出端子13とする。Nウェルコンタクト11とコンタク
ト領域15との間のNウェル領域には、拡散抵抗14と
して抵抗成分R1が形成される。
【0016】次に、本発明の実施例の動作について図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【0017】図2を参照すると、出力端子電圧VOUT
10がVDDより高くなった場合、PNPトランジスタ
Q2のエミッタからトリガ電流が注入される。この電流
が寄生抵抗R3を流れることにより、電圧降下が生じ
る。この電圧降下によって、トランジスタQ4のベース
電位が上昇しトランジスタQ4がON状態になる。トラ
ンジスタQ4がON状態になると、Q4のコレクタ電流
ICが抵抗成分R1および寄生抵抗R2を流れる。この
とき、ラッチアップ検出端子13には、R1×ICの電
圧降下が現れる。Q4のコレクタ電流は、ラッチアップ
が発生したときのみ流れるため、このR1×ICの電圧
降下によりラッチアップの発生が検出できる。
10がVDDより高くなった場合、PNPトランジスタ
Q2のエミッタからトリガ電流が注入される。この電流
が寄生抵抗R3を流れることにより、電圧降下が生じ
る。この電圧降下によって、トランジスタQ4のベース
電位が上昇しトランジスタQ4がON状態になる。トラ
ンジスタQ4がON状態になると、Q4のコレクタ電流
ICが抵抗成分R1および寄生抵抗R2を流れる。この
とき、ラッチアップ検出端子13には、R1×ICの電
圧降下が現れる。Q4のコレクタ電流は、ラッチアップ
が発生したときのみ流れるため、このR1×ICの電圧
降下によりラッチアップの発生が検出できる。
【0018】このように、本発明の一実施例では、Nウ
ェル領域2中にNウェルコンタクト11とラッチアップ
検出端子13とを設け、Nウェルコンタクト11とラッ
チアップ検出端子13との間を拡散抵抗14を設けるよ
うにしたことにより、ラッチアップが発生したことを検
出できる。
ェル領域2中にNウェルコンタクト11とラッチアップ
検出端子13とを設け、Nウェルコンタクト11とラッ
チアップ検出端子13との間を拡散抵抗14を設けるよ
うにしたことにより、ラッチアップが発生したことを検
出できる。
【0019】以上の議論は、NチャネルMOSFET2
00とGNDに接続されたPウェルコンタクト12との
間にP型高濃度不純物領域であるコンタクト領域18を
設け、このコンタクト領域18に電極を形成しラッチア
ップモニター端子16とし、このコンタクト領域18と
Pウェルコンタクト12との間のPウェル領域に拡散抵
抗17として抵抗成分R4を設けた場合にも同様に成立
する。
00とGNDに接続されたPウェルコンタクト12との
間にP型高濃度不純物領域であるコンタクト領域18を
設け、このコンタクト領域18に電極を形成しラッチア
ップモニター端子16とし、このコンタクト領域18と
Pウェルコンタクト12との間のPウェル領域に拡散抵
抗17として抵抗成分R4を設けた場合にも同様に成立
する。
【0020】次に本発明のCMOS集積回路によるラッ
チアップ防止回路の実施例について図面を参照して説明
する。
チアップ防止回路の実施例について図面を参照して説明
する。
【0021】図5を参照すると、第二の実施例であるラ
ッチアップ防止回路50は、微少な電圧変動を検知し、
増幅するセンスアンプ回路51と、このセンスアンプ回
路51からのラッチアップ検出信号53により電源を切
断することが可能な電源制御回路52とからなる。セン
スアンプ回路51は、CMOS集積回路のラッチアップ
検出端子13の出力を入力としている。VREFはリフ
ァレンス電位であり、CMOS集積回路のラッチアップ
検出端子13からの入力電位がこのリファレンス電位を
下回ると増幅される。電源制御回路52は、ラッチ回路
55と電源制御用MOSFET56とからなる。
ッチアップ防止回路50は、微少な電圧変動を検知し、
増幅するセンスアンプ回路51と、このセンスアンプ回
路51からのラッチアップ検出信号53により電源を切
断することが可能な電源制御回路52とからなる。セン
スアンプ回路51は、CMOS集積回路のラッチアップ
検出端子13の出力を入力としている。VREFはリフ
ァレンス電位であり、CMOS集積回路のラッチアップ
検出端子13からの入力電位がこのリファレンス電位を
下回ると増幅される。電源制御回路52は、ラッチ回路
55と電源制御用MOSFET56とからなる。
【0022】ラッチアップが発生すると、抵抗成分R1
に電流が流れ始める。この電流の値をIとすると、抵抗
成分R1にはR1×Iの電圧降下が生じる。この電圧降
下がセンスアンプ回路51に入力されると、このセンス
アンプ回路51は抵抗成分R1で発生した微少な電圧の
変化を増幅し、論理信号であるラッチアップ検出信号5
3に変換する。このラッチアップ検出信号53は電源制
御回路52内のラッチ回路55に入力される。このラッ
チ回路55は、ラッチアップ検出信号53が1になる
と、電源制御用のMOSFET56をOFFし、CMO
S集積回路の電源VDDを0Vに下げラッチアップを止
める。
に電流が流れ始める。この電流の値をIとすると、抵抗
成分R1にはR1×Iの電圧降下が生じる。この電圧降
下がセンスアンプ回路51に入力されると、このセンス
アンプ回路51は抵抗成分R1で発生した微少な電圧の
変化を増幅し、論理信号であるラッチアップ検出信号5
3に変換する。このラッチアップ検出信号53は電源制
御回路52内のラッチ回路55に入力される。このラッ
チ回路55は、ラッチアップ検出信号53が1になる
と、電源制御用のMOSFET56をOFFし、CMO
S集積回路の電源VDDを0Vに下げラッチアップを止
める。
【0023】このように本発明のCMOS集積回路によ
るラッチアップ防止回路の実施例では、抵抗成分R1の
電圧降下を検知し、ラッチアップ検出信号53を出力す
るセンスアンプ回路51と、電源を切断することのでき
る電源制御回路52を設けたことにより、CMOS集積
回路の破壊が起きる前にラッチアップを防止することが
できる。
るラッチアップ防止回路の実施例では、抵抗成分R1の
電圧降下を検知し、ラッチアップ検出信号53を出力す
るセンスアンプ回路51と、電源を切断することのでき
る電源制御回路52を設けたことにより、CMOS集積
回路の破壊が起きる前にラッチアップを防止することが
できる。
【0024】
【発明の効果】以上の説明で明らかなように、本発明に
よると、Nウェル領域中にNウェルコンタクトとラッチ
アップ検出端子とを設け、Nウェルコンタクトとラッチ
アップ検出端子との間に抵抗成分を設けるようにしたこ
とにより、ラッチアップの発生を検出することができ
る。
よると、Nウェル領域中にNウェルコンタクトとラッチ
アップ検出端子とを設け、Nウェルコンタクトとラッチ
アップ検出端子との間に抵抗成分を設けるようにしたこ
とにより、ラッチアップの発生を検出することができ
る。
【0025】また、ラッチアップを検出し、CMOS集
積回路に印可される電圧を止めるようにしたことによ
り、CMOS集積回路の破壊が起きる前にラッチアップ
を防止することができる。
積回路に印可される電圧を止めるようにしたことによ
り、CMOS集積回路の破壊が起きる前にラッチアップ
を防止することができる。
【図1】本発明のCMOS集積回路の一実施例を示す断
面図である。
面図である。
【図2】本発明の一実施例のCMOS集積回路の等価回
路示す図である。
路示す図である。
【図3】従来のCMOS集積回路の一例を示す断面図で
ある。
ある。
【図4】従来のCMOS集積回路の等価回路の一例を示
す図である。
す図である。
【図5】本発明の第二の実施例のラッチアップ防止回路
を示す図である。
を示す図である。
100 PチャネルMOSFET 200 NチャネルMOSFET 1 半導体基板 2 Nウェル領域 3 Pウェル領域 4 ソース 5 ドレイン 6 ゲート電極 7 ソース 8 ドレイン 9 ゲート電極 10 VOUT 11 Nウェルコンタクト 12 Pウェルコンタクト 13、16 ラッチアップ検出端子 14、17 拡散抵抗 15、18 コンタクト領域 50 ラッチアップ防止回路 51 センスアンプ回路 52 電源制御回路 53 ラッチアップ検出信号 55 ラッチ回路 56 電源制御用のMOSFET
Claims (4)
- 【請求項1】 半導体基板上にNチャネルMOSFET
とPウェルコンタクト領域とを有し、前記Pウェルコン
タクト領域が電源に接続されているCMOS集積回路に
おいて、 前記NチャネルMOSFETと前記Pウェルコンタクト
領域との間に設けられたコンタクト領域と、 このコンタクト領域と接続された電極端子と、 前記Pウェルコンタクト領域と前記コンタクト領域との
間の抵抗成分とを含み、 前記抵抗成分は、拡散抵抗であることを特徴とするCM
OS集積回路。 - 【請求項2】 半導体基板上にPチャネルMOSFET
とNウェルコンタクト領域とを有し、前記Nウェルコン
タクト領域が電源に接続されているCMOS集積回路に
おいて、 前記PチャネルMOSFETと前記Nウェルコンタクト
領域との間に設けられたコンタクト領域と、 このコンタクト領域と接続された電極端子と、 前記Nウェルコンタクト領域と前記コンタクト領域との
間の抵抗成分とを含み、 前記抵抗成分は、拡散抵抗であることを特徴とするCM
OS集積回路。 - 【請求項3】 半導体基板上にNチャネルMOSFET
とPウェルコンタクト領域とを有し、前記Pウェルコン
タクト領域が電源に接続されているCMOS集積回路に
おいて、 前記NチャネルMOSFETと前記Pウェルコンタクト
領域との間に設けられたコンタクト領域と、 このコンタクト領域と接続された電極端子と、 前記Pウェルコンタクト領域と前記コンタクト領域との
間の抵抗成分と、 前記電極端子の電位の変化を増幅してラッチアップの発
生を検知するラッチアップ検知手段と、 このラッチアップ検知手段より出力される信号によりC
MOS集積回路の電源供給を止める手段とを含むことを
特徴とするCMOS集積回路。 - 【請求項4】 半導体基板上にPチャネルMOSFET
とNウェルコンタクト領域とを有し、前記Nウェルコン
タクト領域が電源に接続されているCMOS集積回路に
おいて、 前記PチャネルMOSFETと前記Nウェルコンタクト
領域との間に設けられたコンタクト領域と、 このコンタクト領域と接続された電極端子と、 前記Nウェルコンタクト領域と前記コンタクト領域との
間の抵抗成分と、 前記電極端子の電位の変化を増幅してラッチアップの発
生を検知するラッチアップ検知手段と、 このラッチアップ検知手段より出力される信号によりC
MOS集積回路の電源供給を止める手段とをとを含むこ
とを特徴とするCMOS集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7273917A JP2907082B2 (ja) | 1995-10-23 | 1995-10-23 | Cmos集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7273917A JP2907082B2 (ja) | 1995-10-23 | 1995-10-23 | Cmos集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09116022A JPH09116022A (ja) | 1997-05-02 |
JP2907082B2 true JP2907082B2 (ja) | 1999-06-21 |
Family
ID=17534376
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7273917A Expired - Fee Related JP2907082B2 (ja) | 1995-10-23 | 1995-10-23 | Cmos集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2907082B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5157242B2 (ja) * | 2007-05-10 | 2013-03-06 | 株式会社デンソー | 半導体集積回路 |
JP5341426B2 (ja) | 2008-08-12 | 2013-11-13 | パナソニック株式会社 | 半導体集積回路 |
JP6579774B2 (ja) | 2015-03-30 | 2019-09-25 | キヤノン株式会社 | 固体撮像装置およびカメラ |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5812349A (ja) * | 1981-07-16 | 1983-01-24 | Toshiba Corp | 相補型mos半導体装置 |
JPH02152272A (ja) * | 1988-12-02 | 1990-06-12 | Mitsubishi Electric Corp | 相補形mos集積回路 |
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