JP3070095B2 - 入出力保護回路 - Google Patents
入出力保護回路Info
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- JP3070095B2 JP3070095B2 JP2305346A JP30534690A JP3070095B2 JP 3070095 B2 JP3070095 B2 JP 3070095B2 JP 2305346 A JP2305346 A JP 2305346A JP 30534690 A JP30534690 A JP 30534690A JP 3070095 B2 JP3070095 B2 JP 3070095B2
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- Japan
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- voltage
- gate
- input
- power supply
- input terminal
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路に関し、特に、半導体集積
回路の入出力保護回路に関する。
回路の入出力保護回路に関する。
従来の技術 従来におけるこの種の入出力保護回路は、第４図に示
すように、入力端子１と電源VDD間にPch CMOSトランジ
スタ（Tr）12を挿入、そのゲ−トと電源VDDを接続し、
又入力端子１と電源VSS間にNch CMOSトランジスタ（T
r）13を挿入し、そのゲ−トと電源VSSを接続したもの
と、第５図に示すように、入力端子１にポリシリコン又
は拡散によって形成した抵抗３を接続し、この抵抗３の
もう一端に電源VDDとVSSに対しツェナダイオード14を接
続したものと、第６図に示すように、入力端子１と電源
VSS又はVDDの間にショクレーダイオ−ド15を挿入して形
成されていた。
すように、入力端子１と電源VDD間にPch CMOSトランジ
スタ（Tr）12を挿入、そのゲ−トと電源VDDを接続し、
又入力端子１と電源VSS間にNch CMOSトランジスタ（T
r）13を挿入し、そのゲ−トと電源VSSを接続したもの
と、第５図に示すように、入力端子１にポリシリコン又
は拡散によって形成した抵抗３を接続し、この抵抗３の
もう一端に電源VDDとVSSに対しツェナダイオード14を接
続したものと、第６図に示すように、入力端子１と電源
VSS又はVDDの間にショクレーダイオ−ド15を挿入して形
成されていた。
発明が解決しようとする課題 このような従来の入力出力保護回路では例えば保護さ
れるゲ−トの酸化膜厚が700Åのとき（ゲ−トブレーク
ダウン電圧は約70V）最大許容ゲ−ト電圧を約20Vに設定
したとすると、Pch、Nch MOS Trを用いた第４図の場合
には、トランジスタのディメンジョンを変えるなどして
パンチスルー電圧を調整しなければならず、又大電流が
流れることからこれらのPch、Nch MOS Tr（第４図の1
2、13、）の大きさも大きくしなければならないという
課題があった。
れるゲ−トの酸化膜厚が700Åのとき（ゲ−トブレーク
ダウン電圧は約70V）最大許容ゲ−ト電圧を約20Vに設定
したとすると、Pch、Nch MOS Trを用いた第４図の場合
には、トランジスタのディメンジョンを変えるなどして
パンチスルー電圧を調整しなければならず、又大電流が
流れることからこれらのPch、Nch MOS Tr（第４図の1
2、13、）の大きさも大きくしなければならないという
課題があった。
又第５図、第６図に示す様なツェナダイオード（第５
図の14）、ショックレーダイオ−ド（第６図の15）を用
いた場合でもこれらのブレークダウン電圧を拡散層を追
加する等してコントロ−ルしなければならず、拡散プロ
セスが複雑となるという課題があった。
図の14）、ショックレーダイオ−ド（第６図の15）を用
いた場合でもこれらのブレークダウン電圧を拡散層を追
加する等してコントロ−ルしなければならず、拡散プロ
セスが複雑となるという課題があった。
本発明は従来の上記実情に鑑みてなされたものであ
り、従って本発明の目的は、従来の技術に内在する上記
諸課題を解決することを可能とした新規な入出力保護回
路を提供することにある。
り、従って本発明の目的は、従来の技術に内在する上記
諸課題を解決することを可能とした新規な入出力保護回
路を提供することにある。
課題を解決するための手段 上記目的を達成する為に、本発明に係る入出力保護回
路は、入力又は出力端子（第１図の１）と電源（第１図
のVss）との間にPUT（第１図の２）を挿入し、このPUT
のゲ−トを保護入力電圧端子（第１図の９）として設け
ることを特徴としている。更に詳しくは、本発明に係る
入出力保護回路は、保護すべき内部回路に接続された入
力端子又は出力端子と電源との間にアノード及びカソー
ドが接続されたPUTを有し、このPUTのゲートには前記電
源の電圧以上で、前記内部回路のブレークダウン電圧以
下の電位を印加している。
路は、入力又は出力端子（第１図の１）と電源（第１図
のVss）との間にPUT（第１図の２）を挿入し、このPUT
のゲ−トを保護入力電圧端子（第１図の９）として設け
ることを特徴としている。更に詳しくは、本発明に係る
入出力保護回路は、保護すべき内部回路に接続された入
力端子又は出力端子と電源との間にアノード及びカソー
ドが接続されたPUTを有し、このPUTのゲートには前記電
源の電圧以上で、前記内部回路のブレークダウン電圧以
下の電位を印加している。
実施例 次に本発明をその好ましい一実施例について図面を参
照して具体的に説明する。
照して具体的に説明する。
第１図は本発明による第１の実施例を示す等価回路図
である。
である。
第１図を参照するに、入力端子１にPUT2のアノード側
（又はカソード側）を接続し、カソード側を電源V
SS（又はアノード側を電源VDD）に接続し、ゲ−トを接
続した端子を保護電圧入力端子９として設ける。ゲート
には外部より電源電圧以上で、内部回路のゲ−トブレー
クダウン電圧以下の任意の正電圧（電源VDDに接続の場
合には負電圧）を印加する。
（又はカソード側）を接続し、カソード側を電源V
SS（又はアノード側を電源VDD）に接続し、ゲ−トを接
続した端子を保護電圧入力端子９として設ける。ゲート
には外部より電源電圧以上で、内部回路のゲ−トブレー
クダウン電圧以下の任意の正電圧（電源VDDに接続の場
合には負電圧）を印加する。
このことにより、もしICの入力端子にゲ−トに印加し
た電圧よりも大きな正（VDD接続の場合には負）電圧が
加えられた場合には入力端子−電源間のPUT2が“ON"
し、内部回路が保護される。
た電圧よりも大きな正（VDD接続の場合には負）電圧が
加えられた場合には入力端子−電源間のPUT2が“ON"
し、内部回路が保護される。
又、入力端子に負（VDD接続の場合には正）の電圧が
加えられた場合には、第２図に示された本発明の半導体
チップ断面図の内、Ｐ型拡散層５とＮ型半導体基板４の
PN接合のブレークダウン電圧とＮ型拡散層６とＰ型拡散
層５のPN接合のブレークダウン電圧を足した電圧以上で
ブレークダウンが起き、内部回路が保護される。もしこ
のブレークダウン電圧がゲートブレークダウン電圧より
高い場合には、電源VSSとVDDの両方の電源に対しPUTを
挿入する。
加えられた場合には、第２図に示された本発明の半導体
チップ断面図の内、Ｐ型拡散層５とＮ型半導体基板４の
PN接合のブレークダウン電圧とＮ型拡散層６とＰ型拡散
層５のPN接合のブレークダウン電圧を足した電圧以上で
ブレークダウンが起き、内部回路が保護される。もしこ
のブレークダウン電圧がゲートブレークダウン電圧より
高い場合には、電源VSSとVDDの両方の電源に対しPUTを
挿入する。
第３図は本発明による第２の実施例を示す等価回路図
である。
である。
第３図を参照するに、入力端子１にPUT2のアノード側
（又はカソード側）を接続し、PUT2のカソード側（アノ
ード側）と電源VSS（又は電源VDD）を接続し、PUT2のゲ
−トを保護電圧入力端子９として設ける。又、PUT2のゲ
−トと入力端子間にポリシリコン又は拡散で形成した抵
抗10を設ける。
（又はカソード側）を接続し、PUT2のカソード側（アノ
ード側）と電源VSS（又は電源VDD）を接続し、PUT2のゲ
−トを保護電圧入力端子９として設ける。又、PUT2のゲ
−トと入力端子間にポリシリコン又は拡散で形成した抵
抗10を設ける。
この時のPUT2の耐圧は、内部回路のゲートブレークダ
ウン電圧よりも低くなる様に設定し（ゲート酸化膜が70
0Åの場合には、ゲートブレークダウン電圧は約70Vであ
るからPUT2の耐圧は50Vとする）。
ウン電圧よりも低くなる様に設定し（ゲート酸化膜が70
0Åの場合には、ゲートブレークダウン電圧は約70Vであ
るからPUT2の耐圧は50Vとする）。
もし入力端子に高い電圧が印加されてもショックレイ
ダイオードの様に動作し、ゲ−ト酸化膜を保護する。動
作中は、CPU2のゲ−ト（即ち保護電圧入力端子９）に最
大許容ゲ−ト電圧（例えば20V）を印加した場合には例
えば20V以上の入力電圧で保護回路が動作する様にコン
トロ−ルする 発明の効果 以上説明したように、本発明によれば、入出力保護回
路にCPUを用い保護電圧入力端子（第１図の９）を設け
たことにより、保護回路のディメンジョン又はブレーク
ダウン電圧を細かく調整することなしに、最適の最大許
容ゲ−ト電圧を保護電圧入力端子（CPU2のゲ−ト）に印
加するだけで、素子が動作している間は最大許容ゲ−ト
電圧以上の弾圧が入出力端子に印加されても入出力回路
が動作し、内部回路を保護することが出来るという効果
が得られる。
ダイオードの様に動作し、ゲ−ト酸化膜を保護する。動
作中は、CPU2のゲ−ト（即ち保護電圧入力端子９）に最
大許容ゲ−ト電圧（例えば20V）を印加した場合には例
えば20V以上の入力電圧で保護回路が動作する様にコン
トロ−ルする 発明の効果 以上説明したように、本発明によれば、入出力保護回
路にCPUを用い保護電圧入力端子（第１図の９）を設け
たことにより、保護回路のディメンジョン又はブレーク
ダウン電圧を細かく調整することなしに、最適の最大許
容ゲ−ト電圧を保護電圧入力端子（CPU2のゲ−ト）に印
加するだけで、素子が動作している間は最大許容ゲ−ト
電圧以上の弾圧が入出力端子に印加されても入出力回路
が動作し、内部回路を保護することが出来るという効果
が得られる。
第１図は本発明による第１の実施例を示す等価回路図、
第２図は第１の実施例の半導体チップ断面図、第３図は
本発明による第２の実施例を示す等価回路図、第４図は
従来技術による第１の例としてPch、Nch MOS Trを用い
た場合の等価回路図、第５図は従来技術による第２の例
としてツェナダイオ−ドを用いた場合の等価回路図、第
６図は従来技術による第３の例としてショックレーダイ
オ−ドを用いた場合の等価回路図である。 １……入力端子、２……PUT、３……抵抗、４……Ｎ型
半導体基板、５……Ｐ型拡散層、６……Ｎ型拡散層、７
……N+拡散層、８……酸化膜、９……保護電圧入力端
子、10……抵抗、12……Pch MOS Tr、13……Nch MOS T
r、14……ツェナダイオ−ド、15……ショックレーダイ
オ−ド
第２図は第１の実施例の半導体チップ断面図、第３図は
本発明による第２の実施例を示す等価回路図、第４図は
従来技術による第１の例としてPch、Nch MOS Trを用い
た場合の等価回路図、第５図は従来技術による第２の例
としてツェナダイオ−ドを用いた場合の等価回路図、第
６図は従来技術による第３の例としてショックレーダイ
オ−ドを用いた場合の等価回路図である。 １……入力端子、２……PUT、３……抵抗、４……Ｎ型
半導体基板、５……Ｐ型拡散層、６……Ｎ型拡散層、７
……N+拡散層、８……酸化膜、９……保護電圧入力端
子、10……抵抗、12……Pch MOS Tr、13……Nch MOS T
r、14……ツェナダイオ−ド、15……ショックレーダイ
オ−ド
Claims (2)
- 【請求項１】保護すべき内部回路に接続された入力端子
又は出力端子と電源との間にアノード及びカソードが接
続されたPUTを有し、該PUTのゲートには前記電源の電圧
以上で、前記内部回路のブレークダウン電圧以下の電位
を印加することを特徴とする入出力保護回路。 - 【請求項２】前記PUTのゲートと入力又は出力端子との
間にポリシリコン又は拡散で形成された抵抗を設けたこ
とを更に特徴とする請求項（１）に記載の入出力保護回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2305346A JP3070095B2 (ja) | 1990-11-09 | 1990-11-09 | 入出力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2305346A JP3070095B2 (ja) | 1990-11-09 | 1990-11-09 | 入出力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04177756A JPH04177756A (ja) | 1992-06-24 |
| JP3070095B2 true JP3070095B2 (ja) | 2000-07-24 |
Family
ID=17944009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2305346A Expired - Lifetime JP3070095B2 (ja) | 1990-11-09 | 1990-11-09 | 入出力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3070095B2 (ja) |
-
1990
- 1990-11-09 JP JP2305346A patent/JP3070095B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04177756A (ja) | 1992-06-24 |
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