JPH01102967A - Ｍｏｓトランジスタ及びその製造方法 - Google Patents
Ｍｏｓトランジスタ及びその製造方法Info
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- JPH01102967A JPH01102967A JP62260836A JP26083687A JPH01102967A JP H01102967 A JPH01102967 A JP H01102967A JP 62260836 A JP62260836 A JP 62260836A JP 26083687 A JP26083687 A JP 26083687A JP H01102967 A JPH01102967 A JP H01102967A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
タの構造とその製造方法に関するものである。
スケーリング則に則ったデバイス設計を行おうとすると
、ゲート酸化膜厚やソース・ドレイン接合深さなどの縦
方向のパラメータもスケーリング係数に反比例して縮小
させる必要がある。縦方向のデバイス設計は微細ＭＯＳ
トランジスタにおいては、イオン注入時の深さ方向のイ
オンの分布及びその後の熱処理による不純物の再分布を
用いて設計される。１４以下のＭｏＳトランジスタにお
いては、いわゆる短チャンネル効果を幅減するためにチ
ャンネル領域の表面からソース・ドレイン接合深さより
若干深い領域において、基板にデバイスを形成する場合
は基板と同じ伝導形の不純物を、また、ウェル内にデバ
イスを形成する場合はウェルの不純物と同じ伝導形の不
純物をイオン注入（いわゆるチャンネルイオン注入）し
、ドレインバイアス印加時にドレインからの空乏層の横
方向の伸びをできるだけ低く抑えようとするデバイス設
計を行う、ソース・ドレイン領域はゲートパターンをイ
オン注入のマスクとしたセルファライン工程によって形
成できるが、チャンネルイオン注入は、ゲートパターン
の反転パターンを精度良く形成することが困難であるた
めに、マスクを用いずに−様なイオン注入で行う必要が
ある。
、ゲート酸化膜厚やソース・ドレイン接合深さなどの縦
方向のパラメータもスケーリング係数に反比例して縮小
させる必要がある。縦方向のデバイス設計は微細ＭＯＳ
トランジスタにおいては、イオン注入時の深さ方向のイ
オンの分布及びその後の熱処理による不純物の再分布を
用いて設計される。１４以下のＭｏＳトランジスタにお
いては、いわゆる短チャンネル効果を幅減するためにチ
ャンネル領域の表面からソース・ドレイン接合深さより
若干深い領域において、基板にデバイスを形成する場合
は基板と同じ伝導形の不純物を、また、ウェル内にデバ
イスを形成する場合はウェルの不純物と同じ伝導形の不
純物をイオン注入（いわゆるチャンネルイオン注入）し
、ドレインバイアス印加時にドレインからの空乏層の横
方向の伸びをできるだけ低く抑えようとするデバイス設
計を行う、ソース・ドレイン領域はゲートパターンをイ
オン注入のマスクとしたセルファライン工程によって形
成できるが、チャンネルイオン注入は、ゲートパターン
の反転パターンを精度良く形成することが困難であるた
めに、マスクを用いずに−様なイオン注入で行う必要が
ある。
従って、本来はチャンネル領域のみに必要であるはずの
チャンネルイオン注入はソース・ドレイン領域全体にわ
たってなされることとなる。チャンネルイオン注入の深
さが深すぎると、ソース・ドレイン領域の下部領域にお
いても高濃度で厚い不純物分布層が形成されるために、
この部分（以下、高濃度領域と称する）においても空乏
層の伸びが抑制され、接合容量が増大し、デバイスの高
速動作に悪影響が出る。これを防止するためには。
チャンネルイオン注入はソース・ドレイン領域全体にわ
たってなされることとなる。チャンネルイオン注入の深
さが深すぎると、ソース・ドレイン領域の下部領域にお
いても高濃度で厚い不純物分布層が形成されるために、
この部分（以下、高濃度領域と称する）においても空乏
層の伸びが抑制され、接合容量が増大し、デバイスの高
速動作に悪影響が出る。これを防止するためには。
空乏層の伸びが最も小さいバイアス状態、すなわち、ゼ
ロバイアス時において、高濃度領域が完全に空乏化する
程度に高濃度領域の厚さを薄く形成する必要がある。
ロバイアス時において、高濃度領域が完全に空乏化する
程度に高濃度領域の厚さを薄く形成する必要がある。
（発明が解決しようとする問題点〕
しかし、実効よ、ヤンネル長が１／４μ程度以下のυ
へ 微細ＭＯ５ｌ’ランジスタにおいてはチャンネルイオン
注入及びその後の熱処理が終了した状態における高濃度
領域の不純物プロファイルをできるだけ急峻にするため
の従来法の手段としてはイオン注入後の熱処理をできる
だけ低温でかつ短時間であるような、例えば、ランプア
ニール法のような方法が用いられている。この場合、不
純物プロファイルはチャンネルイオン注入のイオンプロ
ファイルでほぼ決定されることになるが、イオン注入法
の物理的性質上、注入イオン種及び基板構成原子の相互
作用によって決定されるある定まった拡がりをもつ分布
より急峻なプロファイルを得ることが不可能であった。
へ 微細ＭＯ５ｌ’ランジスタにおいてはチャンネルイオン
注入及びその後の熱処理が終了した状態における高濃度
領域の不純物プロファイルをできるだけ急峻にするため
の従来法の手段としてはイオン注入後の熱処理をできる
だけ低温でかつ短時間であるような、例えば、ランプア
ニール法のような方法が用いられている。この場合、不
純物プロファイルはチャンネルイオン注入のイオンプロ
ファイルでほぼ決定されることになるが、イオン注入法
の物理的性質上、注入イオン種及び基板構成原子の相互
作用によって決定されるある定まった拡がりをもつ分布
より急峻なプロファイルを得ることが不可能であった。
従って、高濃度領域の厚さの短縮化は限界に差し掛って
いるというのが実情である。
いるというのが実情である。
本発明の目的はＭＯＳトランジスタのかかる欠点を克服
し、高速動作が可能なデバイス構造及びかかる構造のデ
バイスを実現する製造方法を提供するものである。
し、高速動作が可能なデバイス構造及びかかる構造のデ
バイスを実現する製造方法を提供するものである。
本発明は半導体基板表面に、ソース・ドレイン領域と、
該ソース・ドレイン領域上に形成したソース・ドレイン
電極と、ゲート薄膜絶縁膜と、該ゲート絶縁膜上に形成
したゲート電極とを備えたＭＯＳトランジスタにおいて
、ソース・ドレイン領域の下端よりある一定の定められ
た深さの位置より上部であり、かつ該ソース・ドレイン
領域の下端より下部である領域に形成された前記ソース
・ドレイン領域の伝導形を左右する不純物と異なる伝導
形の全不純物の高濃度領域と、前記高濃度領域より下部
の領域に形成された低濃度領域とを有し、前記高濃度領
域と低濃度領域との境界における該全不純物濃度の分布
に急峻な変化をもたせたことを特徴とするＭＯＳトラン
ジスタ及び半導体基板、もしくは素子間分離領域形成後
の半導体基板の全面、もしくは定められた一部の領域に
行う一連のチャンネルイオン注入工程において、後に形
成するソース・ドレイン領域の第１の伝導形を左右する
不純物と異なる第２の導電形の不純物を与えるイオン種
を、全工程後の濃度の最高点をある定まった一定の深さ
に生じるようにイオン注入するイオン注入工程と、前記
全工程後の濃度の最高点を含みこれより深い領域、もし
くは前記濃度の最高点より定まった一定の深さだけ深い
点を含みこれより深い低濃度領域において、前記イオン
注入工程による不純物分布を打ち準ずような不純物分布
を全工程後に生じるように、前記第１の伝導形の不純物
を与えるイオン種をイオン注入するイオン注入工程との
２工程を少なくとも有し、かつ、ソース・ドレイン領域
の下端が前記低濃度領域の上端より上方に位置するよう
にソース・ドレイン領域を形成することを特徴とするＭ
ＯＳトランジスタの製造方法である。
該ソース・ドレイン領域上に形成したソース・ドレイン
電極と、ゲート薄膜絶縁膜と、該ゲート絶縁膜上に形成
したゲート電極とを備えたＭＯＳトランジスタにおいて
、ソース・ドレイン領域の下端よりある一定の定められ
た深さの位置より上部であり、かつ該ソース・ドレイン
領域の下端より下部である領域に形成された前記ソース
・ドレイン領域の伝導形を左右する不純物と異なる伝導
形の全不純物の高濃度領域と、前記高濃度領域より下部
の領域に形成された低濃度領域とを有し、前記高濃度領
域と低濃度領域との境界における該全不純物濃度の分布
に急峻な変化をもたせたことを特徴とするＭＯＳトラン
ジスタ及び半導体基板、もしくは素子間分離領域形成後
の半導体基板の全面、もしくは定められた一部の領域に
行う一連のチャンネルイオン注入工程において、後に形
成するソース・ドレイン領域の第１の伝導形を左右する
不純物と異なる第２の導電形の不純物を与えるイオン種
を、全工程後の濃度の最高点をある定まった一定の深さ
に生じるようにイオン注入するイオン注入工程と、前記
全工程後の濃度の最高点を含みこれより深い領域、もし
くは前記濃度の最高点より定まった一定の深さだけ深い
点を含みこれより深い低濃度領域において、前記イオン
注入工程による不純物分布を打ち準ずような不純物分布
を全工程後に生じるように、前記第１の伝導形の不純物
を与えるイオン種をイオン注入するイオン注入工程との
２工程を少なくとも有し、かつ、ソース・ドレイン領域
の下端が前記低濃度領域の上端より上方に位置するよう
にソース・ドレイン領域を形成することを特徴とするＭ
ＯＳトランジスタの製造方法である。
本発明の構造のＭＯＳトランジスタの作用及び本発明の
ＭＯＳトランジスタ製造方法の作用を明確化するために
、まず、従来構造のｎＭＯ８トランジスタ及びその製造
方法について説明する。従来構造のに、またこの構造を
有するｎＭＯｓ トランジスタの従来方法の製造工程の
典型例を第５図（ａ）〜（ｄ）に示す。
ＭＯＳトランジスタ製造方法の作用を明確化するために
、まず、従来構造のｎＭＯ８トランジスタ及びその製造
方法について説明する。従来構造のに、またこの構造を
有するｎＭＯｓ トランジスタの従来方法の製造工程の
典型例を第５図（ａ）〜（ｄ）に示す。
本構造を得るためには、図において、まず、ｐ形感板１
を用い、素子分離領域２を形成した後、膜厚約８ｒｖの
ゲート酸化ｙＩＡ３をドライ熱酸化法によって形成する
（第５図（ａ） ）−次に、加速エネルギーフ０ｋｅＶ
、ドーズ量３×１０″”Ｑ１″″″でＢをイオン注入し
、深いチャンネル不純物分布層としての高濃度領域４を
形成する。つぎに、閾値電圧制御のために。
を用い、素子分離領域２を形成した後、膜厚約８ｒｖの
ゲート酸化ｙＩＡ３をドライ熱酸化法によって形成する
（第５図（ａ） ）−次に、加速エネルギーフ０ｋｅＶ
、ドーズ量３×１０″”Ｑ１″″″でＢをイオン注入し
、深いチャンネル不純物分布層としての高濃度領域４を
形成する。つぎに、閾値電圧制御のために。
加速エネルギー１０ｋｅＶ、ドーズ量ｌＸｌ０”ａｍ−
”でＢをイオン注入する６次に、ポリシリコン膜を約１
５ｏｎ腸、 ＣＶＯ法によって形成し、引き続いてゲー
トリソグラフィ工程及びポリシリコンの反応性イオンエ
ツチング法によって該ポリシリコン膜からゲート電極パ
ターン５を形成する（第５図（ト））。次にゲート電極
パターン５をＡｓのイオン注入のマスクとして用い、加
速エネルギー７０ｋａＶ、ドーズ１１５Ｘｌ。
”でＢをイオン注入する６次に、ポリシリコン膜を約１
５ｏｎ腸、 ＣＶＯ法によって形成し、引き続いてゲー
トリソグラフィ工程及びポリシリコンの反応性イオンエ
ツチング法によって該ポリシリコン膜からゲート電極パ
ターン５を形成する（第５図（ト））。次にゲート電極
パターン５をＡｓのイオン注入のマスクとして用い、加
速エネルギー７０ｋａＶ、ドーズ１１５Ｘｌ。
”６ｍ−”でＡｓｓをイオン注入することによって、ソ
ース・ドレイン領域６をセルファラインに形成するした
後、活性化ランプアニールを１０００℃で１０秒行い、
リソグラフィ工程にてコンタクトホール７ａを形成し、
アルミ配線層８をコンタクトホール７ａに通してソース
・ドレイン領域６に接合して形成し再びリソグラフィ工
程にてパターニングし、パッジベージ菖ンｌ１９を１ｇ
形成して最終的なデバイス構造（第５図（ｄ））を得る
０以上の一連の工程によって、第４図に示すようなソー
ス・ドレイン領域６にお１する全不純物濃度の深さ方向
の分布を得る。
ース・ドレイン領域６をセルファラインに形成するした
後、活性化ランプアニールを１０００℃で１０秒行い、
リソグラフィ工程にてコンタクトホール７ａを形成し、
アルミ配線層８をコンタクトホール７ａに通してソース
・ドレイン領域６に接合して形成し再びリソグラフィ工
程にてパターニングし、パッジベージ菖ンｌ１９を１ｇ
形成して最終的なデバイス構造（第５図（ｄ））を得る
０以上の一連の工程によって、第４図に示すようなソー
ス・ドレイン領域６にお１する全不純物濃度の深さ方向
の分布を得る。
接合の深さは約０．１５μ、また深いチャンネルイオン
注入によるＢからなる高濃度領域４は深さ０．２２−程
度の位置にピーク濃度的λ２Ｘ１０”Ｃ！ｌ″″ｇを有
し、約０．３５＃ｌｌの深さまで高濃度領域４ （Ｉ
Ｘ １０” ａｌｌを超える領域とする）となるような
分布をなす。
注入によるＢからなる高濃度領域４は深さ０．２２−程
度の位置にピーク濃度的λ２Ｘ１０”Ｃ！ｌ″″ｇを有
し、約０．３５＃ｌｌの深さまで高濃度領域４ （Ｉ
Ｘ １０” ａｌｌを超える領域とする）となるような
分布をなす。
ソース・ドレイン領域６に接して高濃度領域４が形成さ
れたことにより、ソース及びドレインにおける空乏層容
量が増大し、デバイスの高速動作に支障が生じる。この
ような不純物のなだらかな分布はイオン注入の本質であ
り、従来法の避けがたい欠点であつた。
れたことにより、ソース及びドレインにおける空乏層容
量が増大し、デバイスの高速動作に支障が生じる。この
ような不純物のなだらかな分布はイオン注入の本質であ
り、従来法の避けがたい欠点であつた。
次に本発明のＭｏＳトランジスタの製造方法及び本発明
のＭＯＳトランジスタの構造上の特徴を第３ｆｉＣり、
（ｂ）を用いて説明する１本発明のＭＯＳトランジス
タ製造方法の特徴は従来の深いチャンネルイオン注入に
加え、これとは逆の伝導形の不純物を従来の深いチャン
ネルイオン注入より若干深く、かつドーズ量をやや少な
目に制御してイオン注入しく以下、カウンタドープと称
する）、これによる、ソース・ドレイン領域の伝導形（
以下■形という）不純物分布１１が、深いチャンネルイ
オン注入のピークより深い部分において、深いチャンネ
ルイオン注入による、ソース・ドレイン領域の伝導形を
左右する不純物と異なる伝導形（以下、■形という）不
純物分布１２をほぼ打ち消すようにすることにある。不
純物分布における分散が各不純物によって異なるため、
正確に打ち消すことは不可能であるが、カウンタドープ
によるＩ形不純物分布１１のピークを深いチャンネルイ
オン注入による■形不純物分布１２の肩の部分とほぼ一
致させることによって実質的な全不純物分布１３を第３
図（ａ）に示すように７急峻に減少する形状にすること
ができる。
のＭＯＳトランジスタの構造上の特徴を第３ｆｉＣり、
（ｂ）を用いて説明する１本発明のＭＯＳトランジス
タ製造方法の特徴は従来の深いチャンネルイオン注入に
加え、これとは逆の伝導形の不純物を従来の深いチャン
ネルイオン注入より若干深く、かつドーズ量をやや少な
目に制御してイオン注入しく以下、カウンタドープと称
する）、これによる、ソース・ドレイン領域の伝導形（
以下■形という）不純物分布１１が、深いチャンネルイ
オン注入のピークより深い部分において、深いチャンネ
ルイオン注入による、ソース・ドレイン領域の伝導形を
左右する不純物と異なる伝導形（以下、■形という）不
純物分布１２をほぼ打ち消すようにすることにある。不
純物分布における分散が各不純物によって異なるため、
正確に打ち消すことは不可能であるが、カウンタドープ
によるＩ形不純物分布１１のピークを深いチャンネルイ
オン注入による■形不純物分布１２の肩の部分とほぼ一
致させることによって実質的な全不純物分布１３を第３
図（ａ）に示すように７急峻に減少する形状にすること
ができる。
尚、全不純物分布１３は、ソース・ドレイン領域６の伝
導形を左右す４る不純物の濃度に対しては正符号を、前
記伝導形と逆の伝導形の不純物の濃度に対しては負符号
をそれぞれ付してその総和を取ったものと定義する。ま
た、このような構造を有するＭＯＳトランジスタはチャ
ンネルドープとして充分な濃度を保持しているため、第
３図（ｂ）の空乏層端１４の形状に示すように、ドレイ
ン端からの横方向の空乏層の伸びが充分に抑制され、短
チャンネル効果を防止することができ、かつ深さ方向に
は急峻に減少するプロファイルを有するため、基板方向
に空乏層端１４を深く伸ばすことができ、ソース・ドレ
イン空乏層容址を大幅に減少させることができる。
導形を左右す４る不純物の濃度に対しては正符号を、前
記伝導形と逆の伝導形の不純物の濃度に対しては負符号
をそれぞれ付してその総和を取ったものと定義する。ま
た、このような構造を有するＭＯＳトランジスタはチャ
ンネルドープとして充分な濃度を保持しているため、第
３図（ｂ）の空乏層端１４の形状に示すように、ドレイ
ン端からの横方向の空乏層の伸びが充分に抑制され、短
チャンネル効果を防止することができ、かつ深さ方向に
は急峻に減少するプロファイルを有するため、基板方向
に空乏層端１４を深く伸ばすことができ、ソース・ドレ
イン空乏層容址を大幅に減少させることができる。
以下、第１図（ａ）〜（ｄ）の一連の工程図と、第２図
する。
する。
第１図（、（）において、本発明は基板１内にイオン注
入により形成したソース・ドレイン領域６の下端よりあ
る一定の定められた深さ”の位置より上部であり、かつ
該ソース・ドレイン領域６の下端より下部である領域に
形成された前記ソース・ドレイン領域６の伝導形を左右
する不純物と異なる伝導形の全不純物の高濃度領域４と
、前記高濃度領域４より下部の領域に形成された低濃度
領域１０とを有し、前記高濃度領域４と低濃度領域１０
との境界における該全不純物濃度の分布１３（第３図（
ａ）参照）に急峻な変化をもたせたものである。２は素
子間分離領域、３はゲート酸化膜、５はゲート電極パタ
ーン、７は層間絶縁膜である。８はソース・ドレイン領
域６、ゲート電極パタニン５にそれぞれ接合したアルミ
配線層、９はパッシベーション膜である。
入により形成したソース・ドレイン領域６の下端よりあ
る一定の定められた深さ”の位置より上部であり、かつ
該ソース・ドレイン領域６の下端より下部である領域に
形成された前記ソース・ドレイン領域６の伝導形を左右
する不純物と異なる伝導形の全不純物の高濃度領域４と
、前記高濃度領域４より下部の領域に形成された低濃度
領域１０とを有し、前記高濃度領域４と低濃度領域１０
との境界における該全不純物濃度の分布１３（第３図（
ａ）参照）に急峻な変化をもたせたものである。２は素
子間分離領域、３はゲート酸化膜、５はゲート電極パタ
ーン、７は層間絶縁膜である。８はソース・ドレイン領
域６、ゲート電極パタニン５にそれぞれ接合したアルミ
配線層、９はパッシベーション膜である。
次に１本発明の製造方法についそ説明する。まず、第１
・図（ａ）に示すように、不純物濃度ｌＸｌ０”３−３
のｐ形シリコン（ＳＬ）基板１を用い、トレンチ分離法
によって素子間分離領域２を形成したのち。
・図（ａ）に示すように、不純物濃度ｌＸｌ０”３−３
のｐ形シリコン（ＳＬ）基板１を用い、トレンチ分離法
によって素子間分離領域２を形成したのち。
Ｓｉ基板、１の表面に膜厚８ｎｍのゲート酸化膜３をド
ライ酸化法によって形成する０次に、加速エネルギー７
０ｋｅＶ、ドーズ量３Ｘ１０”ＧＷ−”でＢをイオン注
入し、深いチャンネル不純物分布をもつ高濃度領域４を
形成する。次に、Ｐを加速エネルギー２００ｋｅＶ、ド
ーズ量しｌＸｌ０”ａｍ−”の条件でイオン注入する。
ライ酸化法によって形成する０次に、加速エネルギー７
０ｋｅＶ、ドーズ量３Ｘ１０”ＧＷ−”でＢをイオン注
入し、深いチャンネル不純物分布をもつ高濃度領域４を
形成する。次に、Ｐを加速エネルギー２００ｋｅＶ、ド
ーズ量しｌＸｌ０”ａｍ−”の条件でイオン注入する。
これにより、深さ約０．２２−にピーク濃度約２ Ｘ
１０１７ｃｒａ−”を有し、深さ約α３−の位置におい
て急峻な全不純物濃度の減少を生じ、これより深い部分
において、ｐ″″かもしくは若干ｎ″″の低濃度領域１
０．が厚さ約０．１５．にわたって形成される。つぎに
、閾値電圧制御のために、加速エネルギー１０ｋｅＶ、
ドーズ量Ｉ Ｘ １０” ｃｍ−”でＢをイオン注入す
る０次に、ポリシリコン膜を約１５０ｎ＋＊、 ＣＶＤ
法によって形成シ、引き続きゲートリソグラフィ工程及
びポリシリコン膜の反応性イオンエツチング法によって
該ポリシリコン膜を加工処理しゲート電極パターン５を
形成する（第１図（ｂ） ）、次にゲート電極パターン
５をＡｓのイオン注入のマスクとして用い、加速エネル
ギー７０ｋａＶ、ドーズ量５×１ｏ口ａ１１″″２でＡ
ｓをイオン注入することによって、ソース・ドレイン領
域６をセルファラインに形成する（第１図（ｃ））、最
後に層間絶縁膜７を約２００ｎ ｍ形成した後、活性化
ランプアニール゛を１０００℃で１０秒行い、リソグラ
フィ工程にてコンタクトホール７ａを形成し、配線用ア
ルミ配線層８を形成して再びリソグラフィ工程にて該ア
ルミ配線層８をパターニングし、パッシベーション膜９
を１ｐ形成して、最終的なデバイス構造（第１図（ｄ）
）を得る０以上の一連の工程によって、第２図に示すよ
うなソース・ドレイン領域における全不純物濃度の深さ
方向の分布を得る。接合の深さは約０．１８．、また深
いチャンネルイオン注入によるＢは深さ０．２２−程度
の位置にピークを有し、約へ３．の深さまで高濃度領域
４、それより深い領域では低濃度領域１ｏとなるような
分布をなす、空乏層はゼロバイアス時においても基板１
とソース・ドレインとの間のビルトインポテンシャル差
に起因してずでにα１程度基板側へ伸びており、僅かな
ドレイン電圧印加にょって容易にドレイン直下の高濃度
領域４全体を空乏化させ空乏層端を基板深くにまで伸ば
すことができる。すなわち、デバイス動作時のほとんど
のバイアス条件において、ドレイン容量を大幅に減少さ
せることができる。一方、横方向にはｌＸｌ０１７０１
−”を超えるチャンネル領域が形成されているため、空
乏層の横方向の伸びは抑制され、ドレインバイアスを印
加しても、横方向の空乏層の伸びはゼロバイアス時と余
り変わらない、これにより、閾値電圧のドレイン電圧依
存性を減少させることができる。
１０１７ｃｒａ−”を有し、深さ約α３−の位置におい
て急峻な全不純物濃度の減少を生じ、これより深い部分
において、ｐ″″かもしくは若干ｎ″″の低濃度領域１
０．が厚さ約０．１５．にわたって形成される。つぎに
、閾値電圧制御のために、加速エネルギー１０ｋｅＶ、
ドーズ量Ｉ Ｘ １０” ｃｍ−”でＢをイオン注入す
る０次に、ポリシリコン膜を約１５０ｎ＋＊、 ＣＶＤ
法によって形成シ、引き続きゲートリソグラフィ工程及
びポリシリコン膜の反応性イオンエツチング法によって
該ポリシリコン膜を加工処理しゲート電極パターン５を
形成する（第１図（ｂ） ）、次にゲート電極パターン
５をＡｓのイオン注入のマスクとして用い、加速エネル
ギー７０ｋａＶ、ドーズ量５×１ｏ口ａ１１″″２でＡ
ｓをイオン注入することによって、ソース・ドレイン領
域６をセルファラインに形成する（第１図（ｃ））、最
後に層間絶縁膜７を約２００ｎ ｍ形成した後、活性化
ランプアニール゛を１０００℃で１０秒行い、リソグラ
フィ工程にてコンタクトホール７ａを形成し、配線用ア
ルミ配線層８を形成して再びリソグラフィ工程にて該ア
ルミ配線層８をパターニングし、パッシベーション膜９
を１ｐ形成して、最終的なデバイス構造（第１図（ｄ）
）を得る０以上の一連の工程によって、第２図に示すよ
うなソース・ドレイン領域における全不純物濃度の深さ
方向の分布を得る。接合の深さは約０．１８．、また深
いチャンネルイオン注入によるＢは深さ０．２２−程度
の位置にピークを有し、約へ３．の深さまで高濃度領域
４、それより深い領域では低濃度領域１ｏとなるような
分布をなす、空乏層はゼロバイアス時においても基板１
とソース・ドレインとの間のビルトインポテンシャル差
に起因してずでにα１程度基板側へ伸びており、僅かな
ドレイン電圧印加にょって容易にドレイン直下の高濃度
領域４全体を空乏化させ空乏層端を基板深くにまで伸ば
すことができる。すなわち、デバイス動作時のほとんど
のバイアス条件において、ドレイン容量を大幅に減少さ
せることができる。一方、横方向にはｌＸｌ０１７０１
−”を超えるチャンネル領域が形成されているため、空
乏層の横方向の伸びは抑制され、ドレインバイアスを印
加しても、横方向の空乏層の伸びはゼロバイアス時と余
り変わらない、これにより、閾値電圧のドレイン電圧依
存性を減少させることができる。
このようなデバイス構造に起因して、本発明の微細ＭＯ
Ｓトランジスタは従来のＭＯＳトランジスタより飛躇的
に高速動作させることができる。また、本発明のＭＯＳ
トランジスタ製造方法は、ｎ形不純物とｐ形不純物のイ
オン注入プロファイルの差を利用しており、イオン注入
の条件を精密に制御することによって再現性良くこのよ
うなデバイス構造を実現することができる。
Ｓトランジスタは従来のＭＯＳトランジスタより飛躇的
に高速動作させることができる。また、本発明のＭＯＳ
トランジスタ製造方法は、ｎ形不純物とｐ形不純物のイ
オン注入プロファイルの差を利用しており、イオン注入
の条件を精密に制御することによって再現性良くこのよ
うなデバイス構造を実現することができる。
なお、本実施、サクはｎチャンネルＭＯＳトランジスタ
及びその製造方法を示したが、本発明は明きからにｎチ
ャンネルＭＯＳトランジスタ特有のものではなく、一般
のＭＯＳトランジスタに適用でき、従って、本発明の原
理を用いるこれら一般のにＯＳトランジスタ及びその製
造方法は当然すべて本発明の請求範囲に含まれる。
及びその製造方法を示したが、本発明は明きからにｎチ
ャンネルＭＯＳトランジスタ特有のものではなく、一般
のＭＯＳトランジスタに適用でき、従って、本発明の原
理を用いるこれら一般のにＯＳトランジスタ及びその製
造方法は当然すべて本発明の請求範囲に含まれる。
（発明の効果〕
以上説明したように本発明によれば、ソース・ドレイン
の寄生容量が小さく、かつ閾値電圧のドレイン電圧依存
性も小さくすることができ、デバイスの高速動作に対し
て卓越した効果を発揮できる。一方１本発明のＭＯＳト
ランジスタの製造方法は本発明の構造のＭＯＳトランジ
スタを制御性良く実現する上で甚だしく効果的である。
の寄生容量が小さく、かつ閾値電圧のドレイン電圧依存
性も小さくすることができ、デバイスの高速動作に対し
て卓越した効果を発揮できる。一方１本発明のＭＯＳト
ランジスタの製造方法は本発明の構造のＭＯＳトランジ
スタを制御性良く実現する上で甚だしく効果的である。
第１図（ａ）〜（ｄ）は本発明のＭＯＳトランジスタ製
造方法の一実施例を工程順に示す断面図、第２図は本発
明のＭＯＳトランジスタの構造の一実施例を示すソース
・ドレイン中央における深さ方向の不純物分布図、第３
図ム）は本発明の原理を示す全不純物分布図、第３図（
ｂ）は本発明における空乏層の空間分布を示す断面図、
第４図は従来のＭＯＳトランジスタの構造の典型的な一
例を示すソース・ドレイン中央における深さ方向の不純
物分布図、第５図（ａ）〜（ｄ）は従来のＭＯＳトラン
ジスタ製造方法の典型的な一例を工程順に示す断面図で
ある。
造方法の一実施例を工程順に示す断面図、第２図は本発
明のＭＯＳトランジスタの構造の一実施例を示すソース
・ドレイン中央における深さ方向の不純物分布図、第３
図ム）は本発明の原理を示す全不純物分布図、第３図（
ｂ）は本発明における空乏層の空間分布を示す断面図、
第４図は従来のＭＯＳトランジスタの構造の典型的な一
例を示すソース・ドレイン中央における深さ方向の不純
物分布図、第５図（ａ）〜（ｄ）は従来のＭＯＳトラン
ジスタ製造方法の典型的な一例を工程順に示す断面図で
ある。
Claims (2)
- （１）半導体基板表面に、ソース・ドレイン領域と、該
ソース・ドレイン領域上に形成したソース・ドレイン電
極と、ゲート薄膜絶縁膜と、該ゲート絶縁膜上に形成し
たゲート電極とを備えたＭＯＳトランジスタにおいて、
ソース・ドレイン領域の下端よりある一定の定められた
深さの位置より上部であり、かつ該ソース・ドレイン領
域の下端より下部である領域に形成された前記ソース・
ドレイン領域の伝導形を左右する不純物と異なる伝導形
の全不純物の高濃度領域と、前記高濃度領域より下部の
領域に形成された低濃度領域とを有し、前記高濃度領域
と低濃度領域との境界における該全不純物濃度の分布に
急峻な変化をもたせたことを特徴とするＭＯＳトランジ
スタ。 - （２）半導体基板、もしくは素子間分離領域形成後の半
導体基板の全面、もしくは定められた一部の領域に行う
一連のチャンネルイオン注入工程において、後に形成す
るソース・ドレイン領域の第１の伝導形を左右する不純
物と異なる第２の導電形の不純物を与えるイオン種を、
全工程後の濃度の最高点をある定まった一定の深さに生
じるようにイオン注入するイオン注入工程と、前記全工
程後の濃度の最高点を含みこれより深い領域、もしくは
前記濃度の最高点より定まった一定の深さだけ深い点を
含みこれより深い低濃度領域において、前記イオン注入
工程による不純物分布を打ち消すような不純物分布を全
工程後に生じるように、前記第１の伝導形の不純物を与
えるイオン種をイオン注入するイオン注入工程との２工
程を少なくとも有し、かつ、ソース・ドレイン領域の下
端が前記低濃度領域の上端より上方に位置するようにソ
ース・ドレイン領域を形成することを特徴とするＭＯＳ
トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62260836A JPH01102967A (ja) | 1987-10-16 | 1987-10-16 | Ｍｏｓトランジスタ及びその製造方法 |
| US07/257,851 US4914492A (en) | 1987-10-16 | 1988-10-14 | Insulated gate field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62260836A JPH01102967A (ja) | 1987-10-16 | 1987-10-16 | Ｍｏｓトランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01102967A true JPH01102967A (ja) | 1989-04-20 |
| JPH0587191B2 JPH0587191B2 (ja) | 1993-12-15 |
Family
ID=17353434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62260836A Granted JPH01102967A (ja) | 1987-10-16 | 1987-10-16 | Ｍｏｓトランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4914492A (ja) |
| JP (1) | JPH01102967A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2031254A1 (en) * | 1989-12-01 | 1991-06-02 | Kenji Aoki | Doping method of barrier region in semiconductor device |
| JP2899122B2 (ja) * | 1991-03-18 | 1999-06-02 | キヤノン株式会社 | 絶縁ゲートトランジスタ及び半導体集積回路 |
| EP0505877A2 (en) * | 1991-03-27 | 1992-09-30 | Seiko Instruments Inc. | Impurity doping method with adsorbed diffusion source |
| US5352914A (en) * | 1992-08-03 | 1994-10-04 | Hughes Aircraft Company | Field-effect transistor with structure for suppressing hot-electron effects, and method of fabricating the transistor |
| US5675167A (en) | 1994-11-24 | 1997-10-07 | Nippondenso Co., Ltd. | Enhancement-type semiconductor having reduced leakage current |
| US6236085B1 (en) | 1996-11-11 | 2001-05-22 | Denso Corporation | Semiconductor memory device having high-concentration region around electric-field moderating layer in substrate |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4242691A (en) * | 1978-09-18 | 1980-12-30 | Mitsubishi Denki Kabushiki Kaisha | MOS Semiconductor device |
-
1987
- 1987-10-16 JP JP62260836A patent/JPH01102967A/ja active Granted
-
1988
- 1988-10-14 US US07/257,851 patent/US4914492A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4914492A (en) | 1990-04-03 |
| JPH0587191B2 (ja) | 1993-12-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |