JP2892429B2 - I / O controller - Google Patents
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- JP2892429B2 JP2892429B2 JP6934390A JP6934390A JP2892429B2 JP 2892429 B2 JP2892429 B2 JP 2892429B2 JP 6934390 A JP6934390 A JP 6934390A JP 6934390 A JP6934390 A JP 6934390A JP 2892429 B2 JP2892429 B2 JP 2892429B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入出力制御技術に関し、特にデータバッフ
ァを介した複数のデータ転送経路によるデータ転送に適
用して有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input / output control technique, and more particularly to a technique effective when applied to data transfer through a plurality of data transfer paths via a data buffer.
たとえば、周知の電子計算機システムなどにおいて
は、動作の高速な中央処理装置と、大量の情報の記録／
再生動作を行う外部記憶装置との間に、両者の中間の動
作速度を有するデータバッファを介設して記憶階層を構
成し、外部記憶装置における大きな記憶容量と、アクセ
ス速度、すなわち単位時間当たりのデータ転送量（スル
ープット）の向上とを実効的に両立させることが行われ
ている。For example, in a well-known computer system or the like, a central processing unit that operates at high speed and a large amount of information recording /
A storage hierarchy is formed by interposing a data buffer having an intermediate operation speed between the external storage device and the external storage device performing the reproducing operation, and a large storage capacity in the external storage device and an access speed, that is, an access speed per unit time, It has been practiced to effectively improve the data transfer amount (throughput).
たとえば、磁気テープサブシステムなどにおいては、
記憶媒体である磁気テープに対する情報の記憶／再生動
作を行う磁気テープ装置と、中央処理装置に付随して入
出力動作を制御するチャネルとの間に位置する磁気テー
プ制御装置内に、半導体メモリなどからなるデータバッ
ファを設け、上位のチャネルと磁気テープ装置との間で
授受されるデータをこのデータバッファに一時的に格納
することにより、磁気テープ装置に対する実効的なアク
セス速度の向上を図るようにしている。For example, in a magnetic tape subsystem,
A semiconductor memory or the like is provided in a magnetic tape control device located between a magnetic tape device that performs storage / reproduction operations of information on a magnetic tape as a storage medium and a channel associated with the central processing unit and controls input / output operations. A data buffer consisting of an upper channel and temporarily storing data transmitted and received between the upper channel and the magnetic tape device in this data buffer so as to improve the effective access speed to the magnetic tape device. ing.
ところで、このようなデータバッファを用いるデータ
転送においては、たとえば、チャネルから送出されるデ
ータを磁気テープ装置に書き込む場合、一層のスループ
ット向上を図るべく、チャネル側からデータバッファへ
のデータの書込動作と並行して、当該データの磁気テー
プ装置側による読出動作を非同期に行わせることが知ら
れている。In data transfer using such a data buffer, for example, when writing data transmitted from a channel to a magnetic tape device, an operation of writing data from the channel to the data buffer in order to further improve throughput. In parallel with this, it is known that the data is read out asynchronously by the magnetic tape device.
この時、転送元のチャネル側によって未だ書き込まれ
ていないデータを、転送先の磁気テープ装置側が読み出
すというエラーを防止する必要があり、このため従来で
は、データバッファにおけるチャネル側によるデータ書
込アドレスと、磁気テープ装置側によるデータ読出アド
レスとを比較し、読出アドレスが書込アドレスよりも先
行しないように制御して、正確なデータ転送を行ってい
た。At this time, it is necessary to prevent an error in which data which has not yet been written by the transfer source channel side is read by the transfer destination magnetic tape device side. The data transfer address is compared with the data read address by the magnetic tape device, and the read address is controlled so as not to precede the write address, thereby performing accurate data transfer.
このような、方法によってデータ転送制御を行う例と
しては、たとえば、特開昭57−159325号公報に開示され
る技術が知られている。As an example of performing data transfer control by such a method, for example, a technique disclosed in Japanese Patent Application Laid-Open No. 57-159325 is known.
上記の従来技術は、転送元および転送先からデータバ
ッファに接続されるデータ転送経路が各々一つの場合に
は特に問題はなかった。In the above-mentioned conventional technology, there is no particular problem when there is one data transfer path connected from the transfer source and the transfer destination to the data buffer.
ところが、近年では、システムの信頼性やスループッ
トの一層の向上の要請に呼応すべく、データバッファと
上位チャネル側および下位の磁気テープ装置側との間
に、それぞれ複数のデータ転送経路（パス）を設けると
ともに、上位側および下位側のパスの組み合わせが動的
に変更可能であることが要請されてきており、これを前
述のような従来技術によって実現しようとすると、チャ
ネル側と磁気テープ装置側のアドレスを比較する回路が
大規模なものになってしまうという問題があった。However, in recent years, in order to respond to the demand for further improvement in system reliability and throughput, a plurality of data transfer paths (paths) are respectively provided between the data buffer and the upper channel side and the lower magnetic tape device side. It is required that the combination of the upper side path and the lower side path can be dynamically changed, and if this is to be realized by the above-described conventional technology, the channel side and the magnetic tape apparatus side are required. There is a problem that a circuit for comparing addresses becomes large-scale.
すなわちチャネル側のパスがｎ本，磁気テープ装置側
のパスがｍ本である場合には、チャネル側と磁気テープ
装置側のパスが各々１本の場合に比較すると、ハードウ
ェアの規模が（ｎ＋ｍ）/2倍になってしまう。That is, when the number of paths on the channel side is n and the number of paths on the magnetic tape device side are m, the hardware scale is (n + m) as compared with the case where the number of paths on the channel side and magnetic tape device side is one. ) / 2 times.
また、上位側および下位側のパスがそれぞれ１本の場
合には、比較しなければならないアドレスの組み合わせ
は一つであるが、それぞれ複数本のパスを設定した場合
には、（ｎ×ｍ）通りの組み合わせのアドレス比較制御
回路が必要となり、制御方法も複雑になってしまう。When the number of paths on the upper side and the number of paths on the lower side are each one, the combination of addresses to be compared is one. However, when a plurality of paths are set, (n × m) Address comparison control circuits of various combinations are required, and the control method becomes complicated.
さらに、チャネル側のデータ転送が磁気テープ装置側
のデータ転送よりも高速である場合には、従来のアドレ
ス比較によるデータ転送制御方式では、チャネル側の書
き込みが終了しても、磁気テープ装置側による読み出し
が完了するまでは、アドレスの比較が必要であるため、
チャネル側で書込アドレスを保持し続ける必要があり、
すでに書込動作が完了しているにも関わらず、次の書込
動作に移ることができず、その分だけスループットが損
なわれるという問題もある。Further, when the data transfer on the channel side is faster than the data transfer on the magnetic tape device side, in the conventional data transfer control method based on the address comparison, even if the writing on the channel side ends, the magnetic tape device side Until reading is completed, it is necessary to compare addresses.
It is necessary to keep the write address on the channel side,
In spite of the fact that the writing operation has already been completed, it is not possible to proceed to the next writing operation, and there is a problem that the throughput is reduced by that much.
そこで、本発明の目的は、データバッファに接続され
るデータ転送経路の増加に伴う回路規模の増大や制御の
複雑化を招くことなく、データバッファにデータを書き
込む動作と並行して読み出す動作を行うことにより、ス
ループットおよび信頼性を向上させることが可能なデー
タ転送制御技術を提供することにある。Therefore, an object of the present invention is to perform an operation of reading data in parallel with an operation of writing data to a data buffer without increasing the circuit scale and complicating control due to an increase in data transfer paths connected to the data buffer. Accordingly, an object of the present invention is to provide a data transfer control technique capable of improving throughput and reliability.
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。The above and other objects and novel features of the present invention are as follows.
It will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。The outline of a typical invention disclosed in the present application is briefly described as follows.
すなわち、本発明は、上位処理装置と入出力装置との
間に介在し、両者間におけるデータの授受を制御すると
ともに、データが一時的に格納されるデータバッファを
備えた入出力制御装置において、データバッファに対す
るデータの所望の書込単位毎に、当該書込単位の読出完
了を識別する第１のフラグと、当該書込単位が最終デー
タか否かを識別する第２のフラグとを設定し、この第１
および第２のフラグの参照および更新により、上位装置
と入出力制御装置および入出力制御装置と入出力装置と
の間におけるデータの授受を並行して行うよう制御する
ものである。That is, the present invention provides an input / output control device that is interposed between a higher-level processing device and an input / output device, controls transmission and reception of data between the two, and includes a data buffer in which data is temporarily stored. For each desired writing unit of data in the data buffer, a first flag for identifying the completion of reading of the writing unit and a second flag for identifying whether the writing unit is the last data are set. This first
By referring to and updating the second flag and the second flag, control is performed such that data transfer between the host device and the input / output control device and between the input / output control device and the input / output device are performed in parallel.
上記した本発明になる入出力制御装置によれば、たと
えば、以下のようにして前記目的を達成することができ
る。According to the input / output control device according to the present invention described above, for example, the above object can be achieved as follows.
すなわち、転送元からデータバッファに対してあるア
ドレスから順にデータを書き込む場合には、当該データ
とともに第１のフラグは“1"を、第２のフラグは当該デ
ータが最終データとなるまでは“0"を、最終データの時
は“1"を書き込む。That is, when data is sequentially written from a transfer source to a data buffer from a certain address, the first flag is set to “1” together with the data, and the second flag is set to “0” until the data becomes final data. "Is written, and" 1 "is written for the last data.
そして、このようにして第１および第２のフラグが設
定されて書き込まれたデータを転送先が読み出す場合に
は、第１のフラグおよび第２のフラグを参照し、第１の
フラグが“1"の場合には当該データの読み出しを行うと
ともに当該第１のフラグを“1"から“0"に書き換え、次
の書込動作に備えて、次のアドレスの読み出しを行う。
第１のフラグが“0"の場合には、データ未書き込みの状
態であるので、データが書き込まれるデータの読み出し
を待つ。また、データ読出動作中に第２のフラグが“1"
であることを検出したら、その時点でデータの読み出し
を終了し、一連の読出動作を完了する。When the transfer destination reads out the data written with the first and second flags set in this way, the first flag is set to “1” by referring to the first flag and the second flag. In the case of "", the data is read and the first flag is rewritten from "1" to "0", and the next address is read in preparation for the next write operation.
If the first flag is "0", it means that data has not been written yet, and therefore, waits for reading of data to be written. Also, during the data read operation, the second flag is set to “1”.
, The data reading is terminated at that point, and a series of reading operations is completed.
このように、所望の書込単位のデータとともに設定さ
れる第１および第２のフラグの参照および更新により、
上位装置と入出力制御装置および入出力制御装置と入出
力装置との間におけるデータの授受を並行して行うの
で、データバッファに接続されるデータ転送経路の数が
増加しても、たとえば書込アドレスと読出アドレスとの
比較などによる回路規模の増大や制御動作の複雑化を生
じることなく、上位処理装置と入出力装置の間における
データバッファを介したデータ転送における信頼性およ
びスループットの向上を実現することができる。Thus, by referring to and updating the first and second flags set together with the data of the desired writing unit,
Since data transfer between the host device and the I / O control device and between the I / O control device and the I / O device are performed in parallel, even if the number of data transfer paths connected to the data buffer increases, for example, Improved reliability and throughput in data transfer between the host processor and the I / O device via the data buffer without increasing the circuit scale and complicating the control operation by comparing the address with the read address. can do.
以下、図面を参照しながら、本発明の一実施例である
入出力制御装置の一例を詳細に説明する。Hereinafter, an example of an input / output control device according to an embodiment of the present invention will be described in detail with reference to the drawings.
なお、本実施例の説明では、入出力装置および入出力
制御装置の一例として、磁気テープ装置および磁気テー
プ制御装置の場合について説明する。In the description of the present embodiment, the case of a magnetic tape device and a magnetic tape control device will be described as an example of the input / output device and the input / output control device.
第４図は、本発明の一実施例であるデータ転送制御方
式が実施される磁気テープサブシステムの構成の一例を
示すブロック図であり、第１図は、その一部をさらに詳
細に示すブロック図、また第２図は、その制御動作の一
例を示す流れ図である。FIG. 4 is a block diagram showing an example of the configuration of a magnetic tape subsystem in which a data transfer control method according to an embodiment of the present invention is implemented. FIG. 1 is a block diagram showing a part of the configuration in more detail. FIG. 2 is a flowchart showing an example of the control operation.
本実施例の磁気テープサブシステムは、図示しない中
央処理装置に付随し、当該中央処理装置に代わって外部
との間の情報の授受を行うチャネル１に接続される磁気
テープ制御装置２と、この磁気テープ制御装置２の配下
で動作する磁気テープ装置３とを備えている。The magnetic tape subsystem of this embodiment is attached to a central processing unit (not shown), and is connected to a channel 1 for exchanging information with the outside in place of the central processing unit. And a magnetic tape device 3 operating under the control of the magnetic tape control device 2.
チャネル１と磁気テープ制御装置２との間には、複数
のチャネルインターフェイス4,4aが介設されており、そ
れぞれ独立にチャネル１からの入出力命令の受領および
データの授受が行われるようになっている。A plurality of channel interfaces 4 and 4a are interposed between the channel 1 and the magnetic tape control device 2, so that input / output commands and data transmission / reception from the channel 1 are independently performed. ing.
同様に、磁気テープ制御装置２と、磁気テープなどの
記憶媒体に対するデータの読み書きを行う配下の磁気テ
ープ装置３とは、複数のドライブインターフェイス5,5a
を介して接続されており、当該磁気テープ制御装置２
は、チャネル１からの入出力命令に応じて、適宜ドライ
ブインターフェイス５または5aを使用して磁気テープ装
置３の動作を制御し、チャネル１との間で授受されるデ
ータの書込や読出動作を行わせる。Similarly, the magnetic tape control device 2 and the subordinate magnetic tape device 3 that reads and writes data from and to a storage medium such as a magnetic tape have a plurality of drive interfaces 5, 5a.
And the magnetic tape control device 2
Controls the operation of the magnetic tape device 3 by appropriately using the drive interface 5 or 5a in response to an input / output command from the channel 1, and controls the writing and reading operations of data transmitted to and received from the channel 1. Let it do.
第１図は、この磁気テープ制御装置２の構成の一例
を、さらに詳細に示したものである。FIG. 1 shows an example of the configuration of the magnetic tape control device 2 in more detail.
同図に示されるように、本実施例の磁気テープ制御装
置２は、データバッファ10と、当該データバッファ10に
対するデータの書込／読出動作や後述のような各種フラ
グの設定などを制御するバッファ書込／読出制御回路11
とを備えており、チャネル１から送出された磁気テープ
装置３への書込データ、および磁気テープ装置３から送
出されたチャネル１への読取データが一時的に格納され
るようになっている。As shown in FIG. 1, the magnetic tape control device 2 of the present embodiment includes a data buffer 10 and a buffer for controlling the operation of writing / reading data to / from the data buffer 10 and the setting of various flags described later. Write / read control circuit 11
The write data to the magnetic tape device 3 transmitted from the channel 1 and the read data to the channel 1 transmitted from the magnetic tape device 3 are temporarily stored.
すなわち、複数のチャネルインターフェイス4,4aは、
バッファ書込／読出制御回路11の配下で動作するチャネ
ルインターフェイス制御回路12,データバス20およびチ
ャネルインターフェイス制御回路14,データバス24を介
してデータバッファ10に接続され、同様に、複数のドラ
イブインターフェイス5,5aは、バッファ書込／読出制御
回路11の配下で動作するドライブインターフェイス制御
回路16,データバス28およびドライブインターフェイス
制御回路18,データバス32を介してデータバッファ10に
接続されている。That is, the plurality of channel interfaces 4, 4a are:
A channel interface control circuit 12, a data bus 20, a channel interface control circuit 14, and a data bus 24, which operate under the control of a buffer write / read control circuit 11, are connected to the data buffer 10, and similarly, a plurality of drive interfaces 5 , 5a are connected to the data buffer 10 via a drive interface control circuit 16, a data bus 28, a drive interface control circuit 18, and a data bus 32 which operate under the control of the buffer write / read control circuit 11.
バッファ書込／読出制御回路11と、チャネルインター
フェイス制御回路12,14およびドライブインターフェイ
ス制御回路16,18との間には、後述のような制御動作に
用いられるアクセス許可信号36,アクセス許可信号38お
よびアクセス許可信号40,アクセス許可信号42、アクセ
ス受領信号37,アクセス受領信号39およびアクセス受領
信号41,アクセス受領信号43、RD信号53,データ転送終了
信号54、ウェイト信号55およびオーバーラン信号56など
のインターフェイスが設けられている。Between the buffer write / read control circuit 11 and the channel interface control circuits 12, 14 and the drive interface control circuits 16, 18, an access permission signal 36, an access permission signal 38 and Access permission signal 40, access permission signal 42, access acknowledgment signal 37, access acknowledgment signal 39 and access acknowledgment signal 41, access acknowledgment signal 43, RD signal 53, data transfer end signal 54, wait signal 55, overrun signal 56, etc. An interface is provided.
データバッファ10に対するチャネルインターフェイス
制御回路12,14およびドライブインターフェイス制御回
路16,18にデータの書込および読出は、各々の配下のア
ドレスカウンタ回路13,アドレスカウンタ回路15および
アドレスカウンタ回路17,アドレスカウンタ回路19から
アドレスバス23,アドレスバス27およびアドレスバス31,
アドレスバス35を介して、当該データバッファ10にアド
レスを指示することによって行われる。Writing and reading of data to and from the channel interface control circuits 12 and 14 and the drive interface control circuits 16 and 18 for the data buffer 10 are performed by an address counter circuit 13, an address counter circuit 15 and an address counter circuit 17, and an address counter circuit under each of them. 19 to address bus 23, address bus 27 and address bus 31,
This is performed by designating an address to the data buffer 10 via the address bus 35.
すなわち、アドレスカウンタ回路13,15およびアドレ
スカウンタ回路17,19には、チャネルインターフェイス
制御回路12,14およびドライブインターフェイス制御回
路16,18の各々から、ロードアドレスバス信号21,ロード
アドレスバス信号25およびロードアドレスバス信号29,
ロードアドレスバス信号33を介して開始アドレスの設定
が行われ、一連の書込／読出動作中のアドレス値の制御
はカンウトアップ信号22,カンウトアップ信号26および
カンウトアップ信号30,カンウトアップ信号34によって
行われる。That is, the address counter circuits 13 and 15 and the address counter circuits 17 and 19 receive the load address bus signal 21, the load address bus signal 25 and the load address bus signal 25 from the channel interface control circuits 12 and 14 and the drive interface control circuits 16 and 18, respectively. Address bus signal 29,
The start address is set via the load address bus signal 33, and the control of the address value during a series of write / read operations is performed by the count-up signal 22, the count-up signal 26, the count-up signal 30, and the count-up signal 34. Done.
この場合、データバッファ10と、バッファ書込／読出
制御回路11との間には、通常のデータのデータバッファ
10への書き込みを制御するデータ書込信号44とともに、
フラグ書込信号45および最終データフラグ信号46,デー
タ有無フラグ信号47などのインターフェイスが設けられ
ており、データバッファ10に対して、たとえば第３図
（ａ）に示されるようにデータの書き込みが行われる。In this case, a data buffer for normal data is provided between the data buffer 10 and the buffer write / read control circuit 11.
Along with the data write signal 44 that controls writing to 10,
Interfaces such as a flag write signal 45, a final data flag signal 46, and a data presence / absence flag signal 47 are provided. Data is written to the data buffer 10 as shown in FIG. Will be
すなわち、データバッファ10には、所望の単位で書き
込まれるデータ部毎に、当該データ部が一連の転送デー
タ群の最終のものか否かを示す最終データフラグFfと、
当該データ部の転送先による読み出しが完了したか否か
を示すデータ有無フラグFeとが、バッファ書込／読出制
御回路11によって設定される。That is, the data buffer 10 includes, for each data portion written in a desired unit, a final data flag Ff indicating whether the data portion is the last one of a series of transfer data groups,
The buffer write / read control circuit 11 sets a data presence / absence flag Fe indicating whether or not reading of the data portion by the transfer destination is completed.
データバッファ10とバッファ書込／読出制御回路11と
の間の最終データフラグ信号46およびデータ有無フラグ
信号47は、双方向信号であり、当該最終データフラグ信
号46,データ有無フラグ信号47の各々をONにした状態
で、フラグ書込信号45をONにすることにより、最終デー
タフラグFf,データ有無フラグFeの各々には“1"が書き
込まれ、最終データフラグ信号46,データ有無フラグ信
号47の各々がOFFの場合には“0"が書き込まれるように
なっている。The final data flag signal 46 and the data presence / absence flag signal 47 between the data buffer 10 and the buffer write / read control circuit 11 are bidirectional signals. When the flag write signal 45 is turned ON in the ON state, “1” is written to each of the final data flag Ff and the data presence flag Fe, and the final data flag signal 46 and the data presence flag signal 47 are output. When each is OFF, "0" is written.
また、バッファ書込／読出制御回路11による最終デー
タフラグFfおよびデータ有無フラグFeの参照時には、当
該最終データフラグFfおよびデータ有無フラグFeが、そ
れぞれ“1"の時には、対応する最終データフラグ信号46
およびデータ有無フラグ信号47は、それぞれONとなり、
“0"の時にはOFFが検出される。When the buffer write / read control circuit 11 refers to the last data flag Ff and the data presence / absence flag Fe, when the last data flag Ff and the data presence / absence flag Fe are both "1", the corresponding last data flag signal 46
And the data presence / absence flag signal 47 are turned ON, respectively.
When "0", OFF is detected.
以下、本実施例の入出力制御装置の動作の一例を、第
２図の流れ図などを参照しながら説明する。Hereinafter, an example of the operation of the input / output control device of the present embodiment will be described with reference to the flowchart of FIG.
なお、データバッファ10を介したチャネル１と磁気テ
ープ装置３との間におけるデータ転送においては、チャ
ネル１の側の二つのチャネルインターフェイス4,4aの各
々に対して、磁気テープ装置３側の二つのドライブイン
ターフェイス5,5aの任意の一つを組み合わせることがで
きるため、合計４通りのデータ転送経路の構成が可能で
ある。In the data transfer between the channel 1 and the magnetic tape device 3 via the data buffer 10, the two channel interfaces 4 and 4a on the channel 1 side correspond to the two channel interfaces 4 and 4a on the magnetic tape device 3 side. Since any one of the drive interfaces 5, 5a can be combined, a total of four data transfer path configurations are possible.
そこで、以下の説明では、その一例として、まず、チ
ャネル１から磁気テープ装置３への書込データの転送
を、チャネルインターフェイス４に連なるチャネルイン
ターフェイス制御回路12,データバス20、およびドライ
ブインターフェイス５に連なるドライブインターフェイ
ス制御回路16,データバス28の組み合わせからなる転送
経路を介して行う場合を想定する。Therefore, in the following description, as an example, first, transfer of write data from the channel 1 to the magnetic tape device 3 is connected to the channel interface control circuit 12, the data bus 20, and the drive interface 5 connected to the channel interface 4. It is assumed that the transfer is performed via a transfer path composed of a combination of the drive interface control circuit 16 and the data bus 28.
まず、バッファ書込／読出制御回路11は、アクセス許
可信号36,38,40,42の何れかをONし、一定時間後にOFFす
る（ステップ100）。First, the buffer write / read control circuit 11 turns on any of the access permission signals 36, 38, 40, and 42, and turns off after a predetermined time (step 100).
このアクセス許可信号36,38,40,42は、チャネルイン
ターフェイス制御回路12,14およびドライブインターフ
ェイス制御回路16,18に順次送出され、当該バッファ書
込／読出制御回路11は、各制御回路からのアクセス受領
信号37,39,41,43のON/OFFを監視する（ステップ101）。The access permission signals 36, 38, 40 and 42 are sequentially sent to the channel interface control circuits 12 and 14 and the drive interface control circuits 16 and 18, and the buffer write / read control circuit 11 controls access from each control circuit. The ON / OFF of the reception signals 37, 39, 41, 43 is monitored (step 101).
チャネルインターフェイス制御回路12,14およびドラ
イブインターフェイス制御回路16,18の各々は、このア
クセス許可信号36,38,40,42の検出時に、データバッフ
ァ10に対して、書込または読出動作を行う必要がある場
合に、それぞれのアクセス受領信号37,39,41,43をONし
一定時間後にOFFする。Each of the channel interface control circuits 12 and 14 and the drive interface control circuits 16 and 18 need to perform a write or read operation on the data buffer 10 upon detection of the access permission signals 36, 38, 40 and 42. In some cases, the respective access acknowledgment signals 37, 39, 41, and 43 are turned on and turned off after a predetermined time.
いま、アクセス許可信号36を受信した時点で、チャネ
ルインターフェイス制御回路12がチャネル１から磁気テ
ープ装置３への書込データを受領しているとすると、自
身のアクセス受領信号37をONし、一定時間後にOFFする
ことによって応答する。Assuming that the channel interface control circuit 12 has received write data from the channel 1 to the magnetic tape device 3 when the access permission signal 36 is received, the channel interface control circuit 12 turns on its own access reception signal 37 for a certain period of time. Respond by turning it off later.
また、当該チャネルインターフェイス制御回路12は、
アクセス受領信号37を初めてONする前に、データバッフ
ァ10に転送開始アドレスを設定すべく、配下のアドレス
カウンタ回路13にロードアドレスバス信号21を介して開
始アドレスをセットし、アドレスバス23を介して、デー
タバッファ10に転送開始アドレスを送出するとともに、
データバス20に書込データを出力し、さらに、データバ
ッファ10を書込可能状態にするために、バッファ書込／
読出制御回路11へのRD信号53をOFFにする。In addition, the channel interface control circuit 12
Before turning on the access acknowledgment signal 37 for the first time, the start address is set to the subordinate address counter circuit 13 via the load address bus signal 21 to set the transfer start address in the data buffer 10, and is set via the address bus 23. Sends the transfer start address to the data buffer 10,
In order to output write data to the data bus 20 and to make the data buffer 10 writable,
The RD signal 53 to the read control circuit 11 is turned off.
また、この時の書込データが一連の転送データ群の最
終データである場合には、データ転送終了信号54をONに
する。If the write data at this time is the last data of a series of transfer data groups, the data transfer end signal 54 is turned ON.
バッファ書込／読出制御回路11は、前記ステップ101
において、チャネルインターフェイス制御回路12からの
アクセス受領信号37がONになったことを検出すると、指
示されたデータバッファ10のアドレスに基づいて、デー
タ有無フラグFeおよび最終データフラグFfを読み出す
（ステップ104）。The buffer write / read control circuit 11
, When it is detected that the access acknowledgment signal 37 from the channel interface control circuit 12 has been turned on, the data presence flag Fe and the final data flag Ff are read out based on the specified address of the data buffer 10 (step 104). .
これにより、データ有無フラグ信号47,最終データフ
ラグ信号46の各々が、ONまたはOFFになる。As a result, each of the data presence flag signal 47 and the final data flag signal 46 is turned ON or OFF.
この最終データフラグFfおよびデータ有無フラグFeの
読出しは、データバッファ10への書込，読出動作に先立
って、当該データバッファ10の状態を調べるために行わ
れる。The reading of the final data flag Ff and the data presence / absence flag Fe is performed to check the state of the data buffer 10 prior to the writing and reading operations to / from the data buffer 10.
次に、バッファ書込／読出制御回路11は、RD信号53の
ON/OFF状態を調べ（ステップ105）、前述のように、RD
信号53はチャネルインターフェイス制御回路12によって
OFFにされているので、ステップ106へと進み、データ有
無フラグFeがON（“1"）か否（“0"）を調べる。Next, the buffer write / read control circuit 11
Check the ON / OFF status (step 105).
The signal 53 is output by the channel interface control circuit 12.
Since it has been turned off, the process proceeds to step 106, where it is checked whether the data presence flag Fe is ON ("1") or not ("0").
ここで、読み出されたアドレスのデータ有無フラグFe
が“0"であると、すなわちデータ有無フラグ信号47がOF
Fであると、さらに、ステップ107において、データ転送
終了信号54がONか否かを調べる。Here, the data presence flag Fe of the read address is
Is “0”, that is, the data presence / absence flag signal 47
If it is F, it is checked in step 107 whether the data transfer end signal 54 is ON.
データ転送終了信号54がOFFであると、いまだ、チャ
ネル１とのデータ転送が終了していないので、データ有
無フラグ信号47をONし、最終データフラグ信号をOFFに
してデータバッファ10に出力し（ステップ109）、さら
にデータ書込信号44およびフラグ書込信号45をON/OFFす
る（ステップ110）。If the data transfer end signal 54 is OFF, the data transfer with the channel 1 has not been completed yet, so the data presence flag signal 47 is turned ON, the final data flag signal is turned OFF, and the data is output to the data buffer 10 ( Step 109), and further turns ON / OFF the data write signal 44 and the flag write signal 45 (Step 110).
これにより、データバッファ10には、チャネルインタ
ーフェイス制御回路12から送出されたデータが書き込ま
れるとともに、当該データに対応するデータ有無フラグ
Feは“0"から“1"に、また、最終データフラグFfには
“0"に設定される。As a result, the data sent from the channel interface control circuit 12 is written into the data buffer 10, and the data presence / absence flag corresponding to the data is written.
Fe is set from “0” to “1”, and the final data flag Ff is set to “0”.
その後、データ転送終了信号54,ウェイト信号55,オー
バーラン信号56などの制御信号をすべてOFFにする（ス
テップ123）。Thereafter, all control signals such as the data transfer end signal 54, the wait signal 55, and the overrun signal 56 are turned off (step 123).
これにより、チャネルインターフェイス制御回路12
は、カンウトアップ信号22をON/OFFし、次のアドレスに
対する書込動作を行う。Thereby, the channel interface control circuit 12
Turns on / off the count-up signal 22 and performs a write operation to the next address.
バッファ書込／読出制御回路11は、データ転送終了信
号54がONになるまでは、ステップ100,101,104,105,106,
107,109,110,123のループを繰り返す。Until the data transfer end signal 54 is turned ON, the buffer write / read control circuit 11 performs steps 100, 101, 104, 105, 106,
The loop of 107,109,110,123 is repeated.
そして、ある時点で、データ転送終了信号54がONにな
ると、ステップ107からステップ108に進み、データ有無
フラグ信号47および最終データフラグ信号46をONにす
る。When the data transfer end signal 54 is turned on at a certain point, the process proceeds from step 107 to step 108, where the data presence flag signal 47 and the final data flag signal 46 are turned on.
これにより、次のステップ110において、最後のデー
タに対応するデータ有無フラグFeは“0"から“1"に、最
終データフラグEfは“0"から“1"にされ、ステップ123
において、データ転送終了信号54,ウェイト信号55,オー
バーラン信号56などの制御信号をすべてOFFにして、チ
ャネルインターフェイス制御回路12からデータバッファ
10に対する一連のデータの書き込みを終了する。As a result, in the next step 110, the data presence / absence flag Fe corresponding to the last data is changed from “0” to “1” and the final data flag Ef is changed from “0” to “1”.
, Control signals such as the data transfer end signal 54, the wait signal 55, and the overrun signal 56 are all turned off, and the data buffer
The writing of a series of data to 10 ends.
ここで、前記ステップ106においてデータ有無フラグ
信号47がON、すなわちデータ有無フラグFeが“1"の場合
は、データバッファ10内のあるアドレス範囲の記憶領域
を繰り返し使用して、磁気テープ装置３の側への書込デ
ータの転送を行う場合に、データバッファ10に対して以
前に書き込んだデータが、転送先の磁気テープ装置３の
側によって未だ読み出されずに残っていることを意味し
ており、この場合には、ステップ111に進んで、チャネ
ル１によるデータバッファ10へのアクセスか否かを判定
する。Here, if the data presence / absence flag signal 47 is ON in step 106, that is, if the data presence / absence flag Fe is “1”, the storage area of a certain address range in the data buffer 10 is repeatedly used to Means that the data previously written to the data buffer 10 remains unread by the transfer destination magnetic tape device 3 when the write data is transferred to the data buffer 10. In this case, the process proceeds to step 111 to determine whether or not the access to the data buffer 10 by the channel 1 is performed.
いまの場合には、チャネル１の側からのアクセスであ
るので、さらにステップ112に進み、ウェイト信号55をO
Nにする。In this case, since the access is from the channel 1 side, the process further proceeds to step 112, where the wait signal 55 is
N.
チャネルインターフェイス制御回路12は、このウェイ
ト信号55がONになると、データバッファ10に対するアク
セスが保留されたと認識し、アドレスカウンタ回路13の
カンウトアップ信号22をONにしないで、チャネル１から
の次のアクセス要求時には、再度同一のアドレスおよび
データにて応答する。When the wait signal 55 is turned on, the channel interface control circuit 12 recognizes that the access to the data buffer 10 is suspended, and does not turn on the count-up signal 22 of the address counter circuit 13; At the time of request, a response is again made with the same address and data.
これは、当該アドレスに書き込まれているデータが、
転送先の磁気テープ装置３に読み出されることによっ
て、データ有無フラグFeが“1"から“0"に書き換えられ
るまで繰り返される。This means that the data written to the address is
The read operation is repeated until the data presence flag Fe is rewritten from “1” to “0” by being read to the magnetic tape device 3 of the transfer destination.
次に、チャネルインターフェイス制御回路12がデータ
バッファ10にデータを書き込む前述の動作と並行して、
ドライブインターフェイス制御回路16が、既に書き込ま
れたアドレスのデータを読み出して磁気テープ装置３に
送出する動作について説明する。Next, in parallel with the above operation in which the channel interface control circuit 12 writes data to the data buffer 10,
An operation in which the drive interface control circuit 16 reads data at an address already written and sends the data to the magnetic tape device 3 will be described.
バッファ書込／読出制御回路11は、前述のように、チ
ャネルインターフェイス制御回路12に対するのと同様
に、ドライブインターフェイス制御回路16に対してアク
セス許可信号40をON/OFFする。The buffer write / read control circuit 11 turns on / off the access permission signal 40 for the drive interface control circuit 16 in the same manner as for the channel interface control circuit 12, as described above.
ドライブインターフェイス制御回路16は、チャネルイ
ンターフェイス制御回路12がデータバッファ10に書き込
みを開始したアドレスと同じアドレスを、ロードアドレ
スバス信号29によってアドレスカウンタ回路17にセット
し、アドレスバス31によりデータバッファ10からの読出
開始アドレスを指示するとともに、データバッファ10か
らの読み取り動作を示すRD信号53をONにする。The drive interface control circuit 16 sets the same address as the address at which the channel interface control circuit 12 started writing to the data buffer 10 in the address counter circuit 17 by the load address bus signal 29, and sets the address from the data buffer 10 by the address bus 31. A read start address is specified, and an RD signal 53 indicating a read operation from the data buffer 10 is turned ON.
さらに、ドライブインターフェイス制御回路16は、こ
の読出開始アドレスの指示後、アクセス許可信号40に対
して、アクセス受領信号41をONにし、一定時間後OFFに
する。Further, after designating the read start address, the drive interface control circuit 16 turns on the access reception signal 41 in response to the access permission signal 40, and turns it off after a certain time.
これにより、バッファ書込／読出制御回路11は、ステ
ップ100,101,104,105,114と進み、データ有無フラグ信
号47のON/OFFを判定する。Accordingly, the buffer write / read control circuit 11 proceeds to steps 100, 101, 104, 105, and 114, and determines whether the data presence / absence flag signal 47 is ON / OFF.
ステップ114において、データ有無フラグ信号47がON
（当該データのデータ有無フラグFeが“1"）の場合に
は、読み出すべきデータがデータバッファ10に存在する
ことを示しているので、次のステップ115に進んで最終
データフラグ信号46のON/OFFを判定する。In step 114, the data presence / absence flag signal 47 is turned on.
If the data presence / absence flag Fe of the data is “1”, it indicates that the data to be read exists in the data buffer 10, and the process proceeds to the next step 115 to turn on / off the final data flag signal 46. Determine OFF.
そして、いまだ最終データフラグ信号がOFF（当該デ
ータの最終データフラグFfが“0"）の場合には、ステッ
プ117においてデータバッファ10からデータバス28を介
してドライブインターフェイス制御回路16にデータを読
み出し（ステップ117）、ドライブインターフェイス制
御回路16は、ドライブインターフェイス５を介して磁気
テープ装置３に書込データを送出する。If the final data flag signal is still OFF (the final data flag Ff of the data is “0”), data is read from the data buffer 10 to the drive interface control circuit 16 via the data bus 28 in step 117 ( Step 117), the drive interface control circuit 16 sends the write data to the magnetic tape device 3 via the drive interface 5.
この時、バッファ書込／読出制御回路11は、データの
読み出し後、データ有無フラグ信号47をOFFにし（ステ
ップ118）、さらにフラグ書込信号45をON/OFFして（ス
テップ119）、読み出されたデータに対応するデータ有
無フラグFeを“1"から“0"に書き換える。At this time, after reading the data, the buffer write / read control circuit 11 turns off the data presence / absence flag signal 47 (step 118), and turns on / off the flag write signal 45 (step 119) to read the data. The data presence / absence flag Fe corresponding to the set data is rewritten from “1” to “0”.
この時、最終データフラグ信号46は、前記ステップ10
4においてデータバッファ10から読み出された値が送出
されるので、最終データフラグFfは変化しない。At this time, the final data flag signal 46 is set in the step 10
In step 4, the value read from the data buffer 10 is transmitted, so that the final data flag Ff does not change.
その後、ステップ123において、データ転送終了信号5
4,ウェイト信号55,オーバーラン信号56などの制御信号
をすべてOFFにして、次のアドレスの読出動作に移る。Thereafter, in step 123, the data transfer end signal 5
4. The control signals such as the wait signal 55 and the overrun signal 56 are all turned OFF, and the operation proceeds to the next address reading operation.
すなわち、ドライブインターフェイス制御回路16は、
カンウトアップ信号30により、読取アドレスの更新を行
う。That is, the drive interface control circuit 16
The read address is updated by the count-up signal 30.
バッファ書込／読出制御回路11は、ステップ115にお
いて最終データフラグ信号46がONになるまで、すなわ
ち、データバッファ10から読み出されるデータに対応し
た最終データフラグFfが“1"になるまで、ステップ100,
101,104,105,114,115,117,118,119,123の一連の動作を
繰り返す。The buffer writing / reading control circuit 11 continues to operate in step 100 until the final data flag signal 46 is turned on in step 115, that is, until the final data flag Ff corresponding to the data read from the data buffer 10 becomes "1". ,
A series of operations of 101, 104, 105, 114, 115, 117, 118, 119 and 123 is repeated.
そして、前記ステップ115において、最終データフラ
グ信号46がONになったことを検出すると、ステップ115
からステップ116に進み、データ転送終了信号54をONに
し、以降、ステップ117,118,119,123を実行して、デー
タバッファ10からの一連のデータの読み出し動作を終了
する。If it is detected in step 115 that the final data flag signal 46 has been turned on,
Then, the process proceeds to step 116, where the data transfer end signal 54 is turned ON. Thereafter, steps 117, 118, 119, and 123 are executed, and the operation of reading a series of data from the data buffer 10 is completed.
次に、データバッファ10からの読み出しに際して、ス
テップ114において、データ有無フラグ信号47がOFFとな
る場合について説明する。Next, the case where the data presence / absence flag signal 47 is turned off in step 114 when reading from the data buffer 10 will be described.
この場合は、データバッファ10にチャネル１側のチャ
ネルインターフェイス制御回路12からから未だ書き込ま
れていないアドレスのデータを読み出そうとしたことを
意味しており、ステップ120へと進む。In this case, it means that an attempt has been made to read data of an address that has not yet been written from the channel interface control circuit 12 on the channel 1 side into the data buffer 10, and the process proceeds to step 120.
そして、当該ステップ120において、チャネル１の側
からのアクセスか否かを判定するが、この場合には、磁
気テープ装置３の側からのアクセスなので、ステップ12
2に進み、オーバーラン信号56をONにしてドライブイン
ターフェイス制御回路16に送出する。Then, in step 120, it is determined whether or not the access is from the channel 1 side. In this case, since the access is from the magnetic tape device 3, the step 12
Proceeding to 2, the overrun signal 56 is turned on and transmitted to the drive interface control circuit 16.
ドライブインターフェイス制御回路16は、このオーバ
ーラン信号56がONになったことにより、エラーが発生し
たことを認識し、再度、データバッファ10における最初
の読出開始アドレスからのデータの読出動作を行う。The drive interface control circuit 16 recognizes that an error has occurred by turning on the overrun signal 56, and performs the data read operation from the first read start address in the data buffer 10 again.
このような動作により、データバッファ10の書込開始
アドレスA0から書込終了アドレスAnまで、チャネルイン
ターフェイス制御回路12により転送データが書き込まれ
た状態を第３図（ａ）に、ドライブインターフェイス制
御回路16によって当該転送データを読み出した後の状態
を同図（ｂ）に示す。By this operation, from the write start address A 0 of the data buffer 10 to the write end address A n, a state in which the transfer data is written by the channel interface control circuit 12 in FIG. 3 (a), drive interface control The state after the transfer data is read out by the circuit 16 is shown in FIG.
次に、前述の場合とは逆に、磁気テープ装置３におい
て図示しない磁気テープなどの記憶媒体から読み取った
データをチャネル１に送出する場合について説明する。Next, a case where the data read from a storage medium such as a magnetic tape (not shown) in the magnetic tape device 3 is transmitted to the channel 1 in a manner opposite to the above case will be described.
この場合は、前述のチャネルインターフェイス制御回
路12と、ドライブインターフェイス制御回路16の動作が
入れ替わり、ドライブインターフェイス制御回路16がデ
ータバッファ10に対して磁気テープ装置３からの読出デ
ータを書き込み、チャネルインターフェイス制御回路12
が、このデータをデータバッファ10から読み取ってチャ
ネル１に転送する動作を、前述の場合と同様にして行
う。In this case, the operations of the above-described channel interface control circuit 12 and the drive interface control circuit 16 are switched, and the drive interface control circuit 16 writes the read data from the magnetic tape device 3 to the data buffer 10, and 12
However, the operation of reading the data from the data buffer 10 and transferring the data to the channel 1 is performed in the same manner as in the case described above.
前述の動作と異なるのは、磁気テープ装置３の側から
の書込動作時に、第２図のステップ111において、デー
タ有無フラグ信号47がONであると判定された場合には、
ステップ113に進み、オーバーラン信号56をONにすると
ころである。The difference from the above-described operation is that when it is determined in step 111 of FIG. 2 that the data presence / absence flag signal 47 is ON during the writing operation from the magnetic tape device 3 side,
Proceeding to step 113, the overrun signal 56 is to be turned on.
これにより、ドライブインターフェイス制御回路16は
エラーを検出し、再度データバッファ10に対して書込開
始アドレスからの書込動作を行う。As a result, the drive interface control circuit 16 detects the error, and performs the write operation from the write start address to the data buffer 10 again.
また、チャネル１の側からの読出動作時に、ステップ
120において、データ有無フラグ信号47がONであると判
定され場合には、ステップ121においてウェイト信号55
をONにし、チャネルインターフェイス制御回路12のデー
タバッファ10へのアクセスが保留される。Also, in the read operation from the channel 1 side, the step
If it is determined in step 120 that the data presence flag signal 47 is ON, then in step 121 the wait signal 55
Is turned ON, and the access to the data buffer 10 of the channel interface control circuit 12 is suspended.
すなわち、この状態は、データバッファ10に読み出す
べきデータが存在しないことを示しており、ドライブイ
ンターフェイス制御回路16によってデータバッファ10に
データが書き込まれるまで、アクセス保留状態が続き、
データが書き込まれる毎に読み出されていくことにな
る。That is, this state indicates that there is no data to be read in the data buffer 10, and the access pending state continues until data is written in the data buffer 10 by the drive interface control circuit 16,
Each time data is written, it is read.
一方、磁気テープ装置３の側の動作では、当該磁気テ
ープ装置３は、磁気テープなどの記憶媒体に対して一定
の速度でデータの書込／読出動作を行うため、データバ
ッファ10からのデータの読出動作の時点で当該データが
存在しなかったり、データバッファ10への書込動作の時
点で、以前の書込データが残っているために所定の領域
内に書込動作を実行できない状態になるとデータ転送を
待つことができず、オーバーランエラーとなる。On the other hand, in the operation of the magnetic tape device 3, the magnetic tape device 3 writes / reads data to / from a storage medium such as a magnetic tape at a constant speed. When the data does not exist at the time of the read operation, or when the write operation to the data buffer 10 cannot be performed in the predetermined area because the previous write data remains at the time of the write operation. Unable to wait for data transfer, resulting in an overrun error.
通常、チャネル１とデータバッファ10との間のデータ
転送は、データバッファ10と磁気テープ装置３との間の
データを転送よりも充分に速いので、このオーバーラン
エラーは発生しにくい。Normally, the data transfer between the channel 1 and the data buffer 10 is sufficiently faster than the data transfer between the data buffer 10 and the magnetic tape device 3, so that this overrun error hardly occurs.
なお、上記の説明では、チャネル１と磁気テープ装置
３との間におけるデータ転送経路の組み合わせの一例と
して、チャネルインターフェイス4,チャネルインターフ
ェイス制御回路12,データバス20,データバッファ10,デ
ータバス28,ドライブインターフェイス制御回路16,ドラ
イブインターフェイス５の組み合わせを用いて、データ
転送を行わせる場合について説明したが、これらの各々
の対応するチャネルインターフェイス4a,チャネルイン
ターフェイス制御回路14,データバス24,データバッファ
10,データバス32,ドライブインターフェイス制御回路1
8,ドライブインターフェイス5aなどを適宜組み合わせて
得られる４通りのデータ転送経路の何れを用いてもよい
ことは言うまでもない。In the above description, as an example of the combination of the data transfer paths between the channel 1 and the magnetic tape device 3, the channel interface 4, the channel interface control circuit 12, the data bus 20, the data buffer 10, the data bus 28, the drive The case where the data transfer is performed using the combination of the interface control circuit 16 and the drive interface 5 has been described. However, the channel interface 4a, the channel interface control circuit 14, the data bus 24, the data buffer
10, data bus 32, drive interface control circuit 1
8, it goes without saying that any of the four data transfer paths obtained by appropriately combining the drive interface 5a and the like may be used.
その場合の各回路および信号は次のように対応し、動
作する。The circuits and signals in that case correspond and operate as follows.
すなわち、チャネル１の側では、チャネルインターフ
ェイス制御回路12と14、アドレスカウンタ回路13と15、
アクセス許可信号36と38、アクセス受領信号37と39、デ
ータバス20と24、ロードアドレスバス信号21と25、カン
ウトアップ信号22と26、アドレスバス23と27。That is, on the channel 1 side, the channel interface control circuits 12 and 14, the address counter circuits 13 and 15,
Access permission signals 36 and 38, access acknowledgment signals 37 and 39, data buses 20 and 24, load address bus signals 21 and 25, count-up signals 22 and 26, and address buses 23 and 27.
また、磁気テープ装置３の側では、ドライブインター
フェイス制御回路16と18、アドレスカウンタ回路17と1
9、アクセス許可信号40と42、アクセス受領信号41と4
3、データバス28と32、ロードアドレスバス信号29と3
3、カンウトアップ信号30と34、アドレスバス31と35。On the magnetic tape device 3 side, the drive interface control circuits 16 and 18 and the address counter circuits 17 and 1
9, access permission signals 40 and 42, access acknowledgment signals 41 and 4
3, data buses 28 and 32, load address bus signals 29 and 3
3. Count-up signals 30 and 34, address buses 31 and 35.
データ書込信号44,フラグ書込信号45,最終データフラ
グ信号46,データ有無フラグ信号47,RD信号53,データ転
送終了信号54,ウェイト信号55,オーバーラン信号56は、
何れのデータ転送経路の組み合わせにおいても共通に用
いられる。The data write signal 44, flag write signal 45, final data flag signal 46, data presence flag signal 47, RD signal 53, data transfer end signal 54, wait signal 55, and overrun signal 56 are
Commonly used in any combination of data transfer paths.
以上説明したように、本実施例の入出力制御装置によ
れば、データバッファ10におけるデータ有無フラグFeお
よび最終データフラグFfの設定および参照／更新によ
り、当該データバッファ10における書込アドレスや読出
アドレスなどの比較を行うことなく、当該データバッフ
ァ10に対する転送元側からのデータの書き込みと、転送
先によるデータバッファ10からのデータの読出動作と
を、非同期に並行して行わせることができる。As described above, according to the input / output control device of the present embodiment, the setting of the data presence / absence flag Fe and the final data flag Ff in the data buffer 10 and the reference / update thereof cause the write address and the read address Without performing such a comparison, writing of data from the transfer source to the data buffer 10 and reading of data from the data buffer 10 by the transfer destination can be performed asynchronously and in parallel.
この結果、本実施例のように、データバッファ10を介
したデータ転送経路が、たとえば４通り設定できる場
合、従来では４通りの各々の組み合わせについて、アド
レス比較回路や制御回路などが必要であったものが、本
実施例の場合には、アドレス比較回路などが全く不要で
あり、回路規模を大幅に削減でき、データ転送における
動作の信頼性の向上を実現できる。As a result, when the data transfer path via the data buffer 10 can be set, for example, as four as in the present embodiment, conventionally, an address comparison circuit, a control circuit, and the like are required for each of the four combinations. However, in the case of the present embodiment, the address comparison circuit and the like are not required at all, so that the circuit scale can be significantly reduced and the reliability of the operation in data transfer can be improved.
また、データバッファ10に対する転送元からの書き込
みおよび転送先による読み出しに際して、何れか一方の
データ転送経路の動作が先に完了した場合、従来のアド
レス比較では、他方のデータ転送経路の制御のためにア
ドレス値を保持すべく、先に動作を完了したデータ転送
経路を解放することができないが、本実施例の場合に
は、アドレス比較の必要がないので、先に動作を完了し
たデータ転送経路は、直ちに他のデータ転送処理に移行
することが可能となり、複数のデータ転送経路をより有
効に活用することができる。In addition, when writing to the data buffer 10 from the transfer source and reading by the transfer destination, if the operation of one of the data transfer paths is completed first, in the conventional address comparison, it is necessary to control the other data transfer path. In order to retain the address value, the data transfer path that has completed the operation cannot be released. However, in the case of the present embodiment, since the address comparison is not necessary, the data transfer path that has completed the operation is Then, it is possible to immediately shift to another data transfer process, and a plurality of data transfer paths can be more effectively utilized.
これにより、回路規模の増大や制御動作の複雑化を生
じることなく、チャネル１などの上位処理装置と磁気テ
ープ装置３などの入出力装置の間におけるデータバッフ
ァ10を介したデータ転送における信頼性およびデータ転
送経路の増加によるスループットの向上を実現すること
ができる。As a result, the reliability and the reliability of the data transfer via the data buffer 10 between the host processor such as the channel 1 and the input / output device such as the magnetic tape device 3 can be improved without increasing the circuit scale and complicating the control operation. Throughput can be improved by increasing the number of data transfer paths.
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。Although the invention made by the inventor has been specifically described based on the embodiments, the present invention is not limited to the embodiments, and it is needless to say that various changes can be made without departing from the gist of the invention. Nor.
たとえば、データバッファを備えた磁気テープ制御装
置の構成および各制御信号は、前記実施例に例示したも
のに限らず、同様の機能および作用を実現できるもので
あれば、他の構成であってもよい。For example, the configuration of the magnetic tape control device including the data buffer and each control signal are not limited to those illustrated in the above-described embodiment, and other configurations may be used as long as the same function and operation can be realized. Good.
本願において開示される発明のうち、代表的なものに
よって得られる効果を簡単に説明すれば、以下のとおり
である。The effects obtained by typical aspects of the invention disclosed in the present application will be briefly described as follows.
すなわち、本発明は、上位処理装置と入出力装置との
間に介在し、両者間におけるデータの授受を制御すると
ともに、前記データが一時的に格納されるデータバッフ
ァを備えた入出力制御装置において、前記データバッフ
ァに対する前記データの所望の書込単位毎に、当該書込
単位の読出完了を識別する第１のフラグと、当該書込単
位が最終データか否かを識別する第２のフラグとを設定
し、この第１および第２のフラグの参照および更新によ
り、前記上位装置と前記入出力制御装置および前記入出
力制御装置と前記入出力装置との間における前記データ
の授受を並行して行うよう制御するので、たとえば、転
送元側から、データバッファに、あるアドレスから順に
データを書き込む場合には、当該データとともに第１の
フラグは“1"を、第２のフラグは当該データが最終デー
タとなるまでは“0"を、最終データの時は“1"を書き込
み、転送先による当該データの読み出しに際しては、第
１のフラグおよび第２のフラグを参照し、第１のフラグ
が“1"の場合には当該データの読み出しを行うとともに
当該第１のフラグを“1"から“0"に書き換えて次の書込
動作に備えて次のアドレスの読み出しを行い、第１のフ
ラグが“0"の場合には、データ未書き込みの状態である
ので、データが書き込まれるまでデータの読み出しを待
ち、データ読出動作中に第２のフラグが“1"であること
を検出したら、その時点でデータの読み出しを終了し、
一連の読出動作を完了するという制御動作を行うことに
より、上位装置と入出力制御装置および入出力制御装置
と入出力装置との間におけるデータの授受を並行して行
うことができる。That is, the present invention relates to an input / output control device that is interposed between a higher-level processing device and an input / output device, controls transmission and reception of data between the two, and includes a data buffer in which the data is temporarily stored. A first flag identifying completion of reading of the write unit for each desired write unit of the data in the data buffer, and a second flag identifying whether the write unit is the last data. By referring to and updating the first and second flags, the transmission and reception of the data between the host device and the input / output control device and between the input / output control device and the input / output device are performed in parallel. For example, when data is written from a transfer source side to a data buffer sequentially from a certain address, the first flag is set to “1” together with the data, and Is written as "0" until the data becomes final data, and "1" is written when the data is final data. When the data is read by the transfer destination, the first and second flags are referred to. When the first flag is "1", the data is read out, and the first flag is rewritten from "1" to "0" to read the next address in preparation for the next write operation. When the first flag is “0”, the data has not yet been written. Therefore, data reading is waited until the data is written, and the second flag is “1” during the data reading operation. When that is detected, the data reading ends at that point,
By performing a control operation of completing a series of read operations, data transmission and reception between the host device and the input / output control device and between the input / output control device and the input / output device can be performed in parallel.
これにより、データバッファに接続されるデータ転送
経路の数が増加しても、たとえば書込アドレスと読出ア
ドレスとの比較などによる回路規模の増大や制御動作の
複雑化を生じることなく、上位処理装置と入出力装置の
間におけるデータバッファを介したデータ転送における
信頼性およびスループットの向上を実現することができ
る。As a result, even when the number of data transfer paths connected to the data buffer increases, the host processor does not increase the circuit scale or complicate the control operation, for example, by comparing the write address with the read address. It is possible to improve the reliability and throughput in data transfer between the input and output devices via the data buffer.
第１図は、本発明の一実施例である入出力制御装置を備
えた磁気テープサブシステムの構成の一部を詳細に示す
ブロック図、 第２図は、その制御動作の一例を示す流れ図、 第３図（ａ）および（ｂ）はデータ転送中におけるデー
タバッファの内部の変化の一例を示す概念図、 第４図は、本発明の一実施例である入出力制御装置を備
えた磁気テープサブシステムの構成の一例を示すブロッ
ク図である。 １……チャネル（上位処理装置）、２……磁気テープ制
御装置（入出力制御装置）、３……磁気テープ装置（入
出力装置）、4,4a……チャネルインターフェイス、5,5a
……ドライブインターフェイス、10……データバッフ
ァ、A0……書込開始アドレス、An……書込終了アドレ
ス、11……バッファ書込／読出制御回路、12,14……チ
ャネルインターフェイス制御回路、13,15……アドレス
カウンタ回路、16,18……ドライブインターフェイス制
御回路、20,24,28,32……データバス、17,19……アドレ
スカウンタ回路、21,25,29,33……ロードアドレスバス
信号、22,26,30,34……カンウトアップ信号、23,27,31,
35……アドレスバス、36,38,40,42……アクセス許可信
号、37,39,41,43……アクセス受領信号、44……データ
書込信号、45……フラグ書込信号、46……最終データフ
ラグ信号、47……データ有無フラグ信号、53……RD信
号、54……データ転送終了信号、55……ウェイト信号、
56……オーバーラン信号、Fe……データ有無フラグ（第
１のフラグ）、Ff……最終データフラグ（第２のフラ
グ）、100〜123……データ転送制御方式の作用の一例を
示す処理ステップ。FIG. 1 is a block diagram showing in detail a part of the configuration of a magnetic tape subsystem having an input / output control device according to an embodiment of the present invention. FIG. 2 is a flowchart showing an example of the control operation. 3 (a) and 3 (b) are conceptual diagrams showing an example of changes inside a data buffer during data transfer. FIG. 4 is a magnetic tape provided with an input / output control device according to an embodiment of the present invention. FIG. 3 is a block diagram illustrating an example of a configuration of a subsystem. 1 channel (upper processing unit) 2 magnetic tape control device (input / output control device) 3 magnetic tape device (input / output device) 4,4a channel interface 5,5a
… Drive interface, 10… Data buffer, A 0 … Write start address, An … Write end address, 11… Buffer write / read control circuit, 12, 14… Channel interface control circuit, 13,15 ... Address counter circuit, 16,18 ... Drive interface control circuit, 20,24,28,32 ... Data bus, 17,19 ... Address counter circuit, 21,25,29,33 ... Load Address bus signal, 22, 26, 30, 34 ... Count-up signal, 23, 27, 31,
35 ... address bus, 36, 38, 40, 42 ... access permission signal, 37, 39, 41, 43 ... access reception signal, 44 ... data write signal, 45 ... flag write signal, 46 ... ... final data flag signal, 47 ... data presence / absence flag signal, 53 ... RD signal, 54 ... data transfer end signal, 55 ... wait signal,
56... Overrun signal, Fe... Data presence / absence flag (first flag), Ff... Last data flag (second flag), 100 to 123. .
Claims (3)
し、両者間におけるデータの授受を制御するとともに、
前記データが一時的に格納されるデータバッファを備え
た入出力制御装置であって、前記データバッファに対す
る前記データの所望の書込単位毎に、当該書込単位の読
出完了を識別する第１のフラグと、当該書込単位が最終
データか否かを識別する第２のフラグとを設定し、この
第１および第２のフラグの参照および更新により、前記
上位処理装置と前記入出力制御装置および前記入出力制
御装置と前記入出力装置との間における前記データの授
受を並行して行うよう制御することを特徴とする入出力
制御装置。An intervening system is provided between a host processor and an input / output device to control data transfer between the two.
An input / output control device including a data buffer in which the data is temporarily stored, wherein for each desired writing unit of the data to the data buffer, a first identification unit for identifying completion of reading of the writing unit. A flag and a second flag for identifying whether or not the write unit is the last data are set, and by referring to and updating the first and second flags, the upper processing device, the input / output control device, An input / output control device that controls transmission and reception of the data between the input / output control device and the input / output device in parallel.
書込単位の前記データバッファに対するデータ書き込み
に際して、前記第１および第２のフラグを設定する手段
と、当該第１および第２のフラグに基づいて、転送先が
読み出すべきデータの有無および最終データの位置を認
識する手段と、この認識結果により、前記第１のフラグ
の更新および前記データバッファを介したデータ転送を
制御する手段とを備えるようにした請求項１記載の入出
力制御装置。2. An apparatus according to claim 1, wherein said input / output control unit sets said first and second flags when data is written from said transfer source to said data buffer in said write unit, and said first and second flags are set. Means for recognizing the presence / absence of data to be read by the transfer destination and the position of final data based on the flag, and means for controlling updating of the first flag and data transfer via the data buffer based on the recognition result. The input / output control device according to claim 1, further comprising:
の間、および当該入出力制御装置と前記入出力装置との
間には、それぞれ複数の上位データ転送経路および複数
の下位データ転送経路が設けられ、当該上位データ転送
経路の任意の一つと下位データ転送経路の任意の一つと
を組み合わせて、前記上位処理装置と前記入出力装置と
の間における前記データの授受を行うようにした請求項
１または２記載の入出力制御装置。3. A plurality of upper data transfer paths and a plurality of lower data transfer paths between the upper processing device and the input / output control device and between the input / output control device and the input / output device, respectively. Wherein any one of the upper data transfer path and any one of the lower data transfer paths are combined to transfer the data between the upper processing device and the input / output device. Item 3. The input / output control device according to item 1 or 2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6934390A JP2892429B2 (en) | 1990-03-19 | 1990-03-19 | I / O controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6934390A JP2892429B2 (en) | 1990-03-19 | 1990-03-19 | I / O controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03268153A JPH03268153A (en) | 1991-11-28 |
| JP2892429B2 true JP2892429B2 (en) | 1999-05-17 |
Family
ID=13399809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10030158A1 (en) * | 2000-06-20 | 2002-01-03 | Bayerische Motoren Werke Ag | Control unit with a main microprocessor and with a processor interface to a bus transceiver |
-
1990
- 1990-03-19 JP JP6934390A patent/JP2892429B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03268153A (en) | 1991-11-28 |
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