JPH0115900B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、情報処理装置において、特に同一番
地へ頻繁な書き込みおよび読み出しの行なわれる
ような使い方をされる記憶装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a storage device used in an information processing apparatus, particularly in such a manner that frequent writing and reading are performed to the same location.

最近、情報処理装置の高度化に伴つて、主記憶
装置においても、その内部に本来の情報の記憶機
能以外に、この記憶装置に複数個接続される中央
処理装置間の通信機能の一部を設置する例が多く
見うけられる。このような機能の一例としてよく
用いられているものに、記憶装置の内部にメール
ボツクスを設けて、プロセツサ間の通信用に供す
る方式がある。これは主記憶装置内の特定番地を
メールボツクスに定め、この番地にプロセツサが
通信相手との通信に必要な通信情報を格納する方
法がある。 Recently, as information processing devices have become more sophisticated, the main memory also has a part of the communication function between multiple central processing units connected to this storage device, in addition to its original information storage function. There are many examples of installation. A commonly used example of such a function is a system in which a mailbox is provided inside the storage device and used for communication between processors. One method is to set a specific address in the main memory as a mailbox, and store communication information necessary for the processor to communicate with the communication partner at this address.

情報処理装置の動作の過程で、このような通信
が、ある一定時間、頻繁に行なわれることがあ
る。例えば、一方の系のプロセツサからは、上記
主記憶装置内のメールボツクスに相当する番地に
通信情報を書き込み、他方の系のプロセツサは上
記番地の通信情報を読みとるという動作が何回か
くり返される。この場合、従来の例では、主記憶
装置内の記憶素子への書き込みおよび読み出しを
行なうため、同一番地への書き込みや読み出しで
あるにもかかわらず、読み出しアクセスタイムが
記憶素子の能力以上には上がらないという問題が
あつた。この問題は、従来は情報処理装置の全体
の動作からみれば占める割合が少ないので顕在化
しなかつたが、前述のように最近の情報処理装置
の高度化に伴い、無視できなくなつてきた。 During the operation of the information processing device, such communication may occur frequently for a certain period of time. For example, one system's processor writes communication information to the address corresponding to the mailbox in the main memory, and the other system's processor reads the communication information at the address, which is repeated several times. . In this case, in the conventional example, writing to and reading from the memory element in the main memory device is performed, so the read access time does not exceed the capacity of the memory element even though the writing and reading are to the same location. There was a problem that there was no. In the past, this problem did not become apparent because it accounted for a small proportion of the overall operation of the information processing device, but as described above, with the recent advancement of information processing devices, it has become impossible to ignore it.

本発明の目的は、以上の問題点を解決するため
に、同一番地への書き込みおよび読み出し動作の
場合に、特に読み出し時のアクセスタイムを高速
にすることのできる情報処理装置における記憶装
置を提供するにある。 SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, it is an object of the present invention to provide a storage device for an information processing device that can speed up the access time particularly when reading from and writing to the same location. It is in.

本発明によれば、データを記憶する記憶モジユ
ールと、書込データレジスタと、読出データレジ
スタと、前のサイクルのコマンドを記憶する少な
くとも１個のコマンド履歴レジスタと、前のサイ
クルの番地情報を記録する少なくとも１個のアド
レス履歴レジスタと、新しいサイクルの開始にあ
たつて、入力した番地情報と前記アドレス履歴レ
ジスタの内容とを比較する比較回路と、読出し出
力データを少なくとも異なつた２種類の時間で送
出するためのタイミング切替回路と、読出データ
レジスタ、または書込データレジスタの内容を切
替により送出する出力データセレクタとを備え、
読出サイクルにおいて受信した番地情報が前記ア
ドレス履歴レジスタの内容と一致した場合にの
み、前記タイミング切替回路により前記記憶モジ
ユールの読出データを送出するよりも短い時間
で、前記コマンド履歴レジスタの内容に従つて前
記出力データレジスタを介し前記書込データレジ
スタ、または読出データレジスタの内容を読出す
ようにしたことを特徴とする記憶装置が得られ
る。 According to the present invention, a storage module for storing data, a write data register, a read data register, at least one command history register for storing commands of a previous cycle, and address information of a previous cycle are provided. a comparator circuit that compares the input address information with the contents of the address history register at the start of a new cycle; It is equipped with a timing switching circuit for sending out, and an output data selector that sends out the contents of the read data register or the write data register by switching,
Only when the address information received in the read cycle matches the contents of the address history register, the timing switching circuit reads out the read data of the storage module according to the contents of the command history register in a shorter time. There is obtained a storage device characterized in that the contents of the write data register or the read data register are read out via the output data register.

次に、本発明について実施例を挙げ、図面を参
照して詳細に説明する。 Next, the present invention will be described in detail by way of examples and with reference to the drawings.

第１図は本発明による実施例の構成を示すブロ
ツク図である。この図において、１は主として記
憶素子から構成される記憶モジユール、２は書込
みデータレジスタ、３はアドレスデータレジス
タ、４はコマンドレジスタ、５はタイミング発生
回路、６は読出データレジスタ、７はアドレス履
歴レジスタ、８はコマンド履歴レジスタ、９は比
較回路、１０は出力データセレクタ、１１はアン
ドゲート回路、１２はタイミング切替回路、２９
はナンドゲート回路、３０，３１はアンドゲート
回路である。また、第２図は第１図における主記
憶装置の動作を示すタイムチヤートである。この
チヤートにおいて、項目名の括弧のなかの数字は
対応する信号を導く信号線の記号を示している。
さて、この主記憶装置の動作は、スタート信号線
１３からのスタート信号をうけて開始される。タ
イミング発生回路５は上記のスタート信号と、コ
マンドレジスタ４からのリードライト信号を信号
線３２から受けると、線２２から各種の内部動作
タイミング信号、線２３から出力タイミング信号
Ａ、線２４から出力タイミング信号Ｂ、線２５か
らメモリスタートタイミング信号および線２６か
ら読出データレジスタセツトタイミング信号をそ
れぞれ出力する。ここで、線２３，２４の出力タ
イミング信号Ａ，Ｂおよび線２６の読出データレ
ジスタセツトタイミング信号は読出し動作時にの
み出力するように、タイミング発生回路５内で制
御されている。スタート信号とともに中央処理装
置から送られてきた信号線１４のコマンドデー
タ、信号線１５の書込データ（ただし書込動作の
場合のみ）、および信号線１６のアドレスデータ
はそれぞれ信号線２２からの内部動作タイミング
信号の制御によつてコマンドレジスタ４、アドレ
スレジスタ３、および書込データレジスタ２（た
だし書込動作の場合のみ）へ格納される。内部動
作タイミング信号の詳細は、第２図において記号
ｅおよびｆにより示されている。かくして、コマ
ンドレジスタ４、アドレスレジスタ３、および書
込データレジスタ２の出力は、第２図のｇ，ｈ、
およびｉで、それぞれ示されているように確定さ
れ、比較回路９は前のサイクルの動作で指定され
たアドレス情報が格納されているアドレス履歴レ
ジスタ７と今回のサイクルで送られてきたアドレ
ス情報の格納されているアドレスレジスタ３との
内容を比較する。もし、比較の結果、一致がとれ
れば、線１８に出力される比較一致信号は第２図
ｎで示すように“１”となる。逆に一致がとれな
ければ、その出力はｎの破線で示すように“０”
となる。 FIG. 1 is a block diagram showing the configuration of an embodiment according to the present invention. In this figure, 1 is a storage module mainly composed of storage elements, 2 is a write data register, 3 is an address data register, 4 is a command register, 5 is a timing generation circuit, 6 is a read data register, and 7 is an address history register. , 8 is a command history register, 9 is a comparison circuit, 10 is an output data selector, 11 is an AND gate circuit, 12 is a timing switching circuit, 29
is a NAND gate circuit, and 30 and 31 are AND gate circuits. Further, FIG. 2 is a time chart showing the operation of the main memory device in FIG. 1. In this chart, the numbers in parentheses in the item names indicate the symbols of the signal lines that lead to the corresponding signals.
Now, the operation of this main memory device is started upon receiving a start signal from the start signal line 13. When the timing generation circuit 5 receives the above-mentioned start signal and the read/write signal from the command register 4 from the signal line 32, it generates various internal operation timing signals from the line 22, output timing signal A from the line 23, and output timing from the line 24. Signal B outputs a memory start timing signal from line 25 and a read data register set timing signal from line 26, respectively. Here, the output timing signals A and B on lines 23 and 24 and the read data register set timing signal on line 26 are controlled within the timing generation circuit 5 so that they are output only during a read operation. The command data on the signal line 14, the write data on the signal line 15 (only in the case of a write operation), and the address data on the signal line 16 sent from the central processing unit along with the start signal are internally transmitted from the signal line 22. The data is stored in the command register 4, address register 3, and write data register 2 (only in the case of a write operation) under the control of the operation timing signal. Details of the internal operating timing signals are indicated by symbols e and f in FIG. Thus, the outputs of command register 4, address register 3, and write data register 2 are as shown in g, h, and g in FIG.
and i, respectively, are determined as shown, and the comparator circuit 9 compares the address history register 7 storing the address information specified in the operation of the previous cycle with the address information sent in the current cycle. The contents are compared with the stored address register 3. If a match is found as a result of the comparison, the comparison match signal outputted to line 18 becomes "1" as shown in FIG. 2n. On the other hand, if there is no match, the output is “0” as shown by the dashed line of n.
becomes.

ここで、主記憶装置への動作指定が書き込み動
作の場合には、次に説明するように、従来のもの
と何ら異なつた動作は行なわない。つまり、書込
データレジスタ２の書込データおよびアドレスデ
ータレジスタ３の出力は、それぞれ記憶モジユー
ル１に供給される。また、コマンドレジスタ４か
ら得られる信号線３２の出力は書込動作の場合は
“０”となり、リード・ライト信号としてタイミ
ング発生回路５およびゲート回路２９に与えられ
る。タイミング発生回路５は信号線１３からスタ
ート信号を受信してスタートしているが、上記リ
ード・ライト信号に書込指定（“０”）を受けて、
線２３の出力タイミング信号Ａ、線２４の出力タ
イミング信号Ｂ、および線２６の読出データレジ
スタセツトタイミング信号を抑止し、線２２の内
部動作タイミング信号のうちの書込動作のために
のみ必要な信号と、線２５のメモリスタートタイ
ミング信号のみを発生する。ゲート回路３０およ
び３１はそれぞれ読出データレジスタ６のセツト
信号および記憶モジユール１のスタート信号を制
御するものであるが、書込動作の場合には前述の
ように線３２のリード・ライト信号が“０”であ
ることからナンドゲート回路２９の出力が“１”
となり、従つて、タイミング発生回路５が発生し
たメモリスタートタイミング信号のみをメモリス
タート信号として線２７を介し記憶モジユール１
へ供給する。ゲート回路３０は線２６の読出デー
タレジスタセツトタイミング信号を通過させるこ
とができる状態にあるが、前述のようにタイミン
グ発生回路５がこの読出データレジスタセツトタ
イミング信号を発生させないので、その信号は線
２８へは導出されず、従つて読出データレジスタ
６の内容も更新されない。また、前述のように、
出力タイミング信号ＡおよびＢはともに発生しな
いから、タイミング切替回路１２の出力線２０に
はデータ同期信号が発生しないし、出力データ線
２１へも出力データは発生しない。以上のよう
に、書込動作の場合は従来の記憶装置と同じ動作
を行なう。 Here, if the operation designation for the main memory is a write operation, no operation different from the conventional one is performed, as will be explained next. That is, the write data of the write data register 2 and the output of the address data register 3 are each supplied to the storage module 1. Further, the output of the signal line 32 obtained from the command register 4 becomes "0" in the case of a write operation, and is applied to the timing generation circuit 5 and the gate circuit 29 as a read/write signal. The timing generation circuit 5 starts by receiving a start signal from the signal line 13, but upon receiving a write designation (“0”) in the read/write signal,
The output timing signal A on line 23, the output timing signal B on line 24, and the read data register set timing signal on line 26 are suppressed, and the internal operation timing signal on line 22 is used only for the write operation. Then, only the memory start timing signal on line 25 is generated. The gate circuits 30 and 31 control the set signal of the read data register 6 and the start signal of the storage module 1, respectively, but in the case of a write operation, the read/write signal on the line 32 is set to "0" as described above. ”, the output of the NAND gate circuit 29 is “1”.
Therefore, only the memory start timing signal generated by the timing generation circuit 5 is sent to the memory module 1 via the line 27 as a memory start signal.
supply to Gating circuit 30 is in a state where it is able to pass the read data register set timing signal on line 26, but as mentioned above timing generation circuit 5 does not generate this read data register set timing signal, so that signal is passed on line 28. Therefore, the contents of the read data register 6 are not updated. Also, as mentioned above,
Since neither output timing signals A nor B are generated, no data synchronization signal is generated on the output line 20 of the timing switching circuit 12, and no output data is generated on the output data line 21. As described above, in the case of a write operation, the same operation as a conventional storage device is performed.

次に、本発明の特長となる読出し動作について
詳細に説明しよう。まず、第１に直前のサイクル
が書込動作であつた場合には、第２図においてｒ
で示すように、コマンド履歴レジスタ８およびア
ドレス履歴レジスタ７は常にサイクルの終りにお
いてコマンドレジスタ４およびアドレスレジスタ
３の内容が格納されるようにレジスタセツト信号
が供給される。従つて、サイクルの始めにおける
コマンド履歴レジスタ８およびアドレス履歴レジ
スタ７には常にその直前のサイクルの内容が格納
されている。そこで、いま、新しい読出しサイク
ルの開始において、コマンドレジスタ４およびア
ドレスデータレジスタ３がセツトされると、前に
も述べたように、比較回路９によつてアドレスデ
ータレジスタ３とアドレス履歴レジスタ７とのデ
ータ内容が比較され、一致がとれれば比較一致信
号が“１”となる。同時に、コマンド履歴レジス
タ８の内容も参照し、もし、前のサイクルが書込
動作であればリードライト履歴信号は“０”、す
なわち書込動作を示す。従つて、ゲート回路１１
はコマンド履歴レジスタ８からのリードライト履
歴信号の偽、すなわち、“０”と、比較一致信号
の真、すなわち“１”とでアンド条件が成立し、
信号線１９の出力データセレクト信号を“１”と
する。これにより、出力データセレクタ１０は書
込データレジスタ２の内容を送出するように選択
を行ない、かつタイミング切替回路１２は比較一
致信号の一致信号“１”を受けて出力タイミング
信号Ａ、すなわち速いタイミング信号を選択し、
中央処理装置に出力信号線２０を介してデータ同
期信号を送出すると同時に、出力データ線２１に
もデータを出力するよう出力データセレクタ１０
を制御する。この動作は第２図のｎ，ｏおよびｑ
でも示されている。 Next, the read operation, which is a feature of the present invention, will be explained in detail. First, if the previous cycle was a write operation, then r
As shown, command history register 8 and address history register 7 are always supplied with a register set signal so that the contents of command register 4 and address register 3 are stored at the end of the cycle. Therefore, the command history register 8 and address history register 7 at the beginning of a cycle always store the contents of the immediately preceding cycle. Therefore, when the command register 4 and the address data register 3 are set at the start of a new read cycle, the comparison circuit 9 compares the address data register 3 and the address history register 7 as described above. The data contents are compared, and if a match is found, the comparison match signal becomes "1". At the same time, the contents of the command history register 8 are also referred to, and if the previous cycle was a write operation, the read/write history signal is "0", ie, indicates a write operation. Therefore, the gate circuit 11
The AND condition is satisfied when the read/write history signal from the command history register 8 is false, i.e., “0”, and the comparison match signal is true, i.e., “1”.
The output data select signal of the signal line 19 is set to "1". As a result, the output data selector 10 selects to send the contents of the write data register 2, and the timing switching circuit 12 receives the match signal "1" of the comparison match signal and outputs the output timing signal A, that is, the fast timing. Select the signal and
The output data selector 10 outputs data to the output data line 21 at the same time as sending a data synchronization signal to the central processing unit via the output signal line 20.
control. This operation is similar to n, o and q in Figure 2.
But it is shown.

一方、もし比較回路９によるアドレスデータの
比較一致がとれなかつた場合は、比較一致信号は
“０”となり、従つてゲート回路２９の出力は
“１”となるから、線２７のメモリスタート信号、
線２８の読出データレジスタセツト信号がともに
供給され、記憶モジユール１が動作して通常の読
み出し動作を行ない、読出データレジスタ６にデ
ータがセツトされる。また、ゲート回路１１は比
較一致信号が“０”のため、線１９の出力が
“０”となり、従つて出力データセレクタ１０が
読出データレジスタ６の内容を送出せしめるよう
に働く。さらに、タイミング切替回路１２は同様
に線１８の比較一致信号が“０”のため、出力タ
イミング信号Ｂ、すなわち、遅いタイミング信号
を出力するように働き、中央処理装置にデータ同
期信号を遅いタイミングで送出すると共に、出力
データ線２１にも遅いタイミングでデータを送出
するように働く。この場合の動作は、第２図にお
いてｊ，ｋ，ｌ，ｍ，ｐおよびｑで示されてい
る。すなわち、通常のメモリ読出し動作である。 On the other hand, if the comparison circuit 9 fails to find a match in the address data comparison, the comparison match signal becomes "0" and the output of the gate circuit 29 becomes "1".
The read data register set signal on line 28 is also applied and the storage module 1 operates to perform a normal read operation and set the data in the read data register 6. Furthermore, since the comparison match signal is "0", the output of the gate circuit 11 on the line 19 becomes "0", so that the output data selector 10 operates to send out the contents of the read data register 6. Furthermore, since the comparison match signal on the line 18 is "0", the timing switching circuit 12 works to output an output timing signal B, that is, a slow timing signal, and sends a data synchronization signal to the central processing unit at a slow timing. At the same time, it also works to send data to the output data line 21 at a late timing. The operations in this case are indicated by j, k, l, m, p and q in FIG. That is, it is a normal memory read operation.

第２に、直前のサイクルが読出し動作であつた
場合には、コマンド履歴レジスタ８には読出し指
定、すなわち“１”が格納されている。まず、比
較回路９によつてアドレスデータの比較の結果一
致がとれたとすると、前と同様な動作により線１
８の比較一致信号は“１”、線１７のリードライ
ト履歴信号は“１”であるから、ゲート回路２９
の出力は“０”となり、従つて線２７のメモリス
タート信号および線２８の読出データレジスタセ
ツト信号は供給されない。ゲート回路１１は線１
７のリードライト履歴信号が“１”であるから、
その出力は“０”となり、従つて出力データセレ
クタ１０が読出データレジスタ６の内容を送出せ
しめるように働く。タイミング切替回路１２は、
同様に上記比較一致信号が“１”であるから、線
２３の出力タイミング信号Ａを選択するように動
作し、従つて中央処理装置へは速いタイミングで
データ同期信号を信号線２０から送出すると同時
に、出力データセレクタ１０が同じタイミング
で、前記のように出力線２１から読出しデータレ
ジスタ６のデータを送出せしめる。この場合の動
作は、第２図において、ｎ，ｏおよびｑで示され
る。 Second, if the previous cycle was a read operation, the command history register 8 stores a read designation, that is, "1". First, if the comparing circuit 9 finds a match as a result of comparing the address data, then the line 1
Since the comparison match signal of line 8 is "1" and the read/write history signal of line 17 is "1", gate circuit 29
The output of will be "0" and therefore the memory start signal on line 27 and the read data register set signal on line 28 will not be provided. Gate circuit 11 is line 1
Since the read/write history signal of 7 is “1”,
Its output becomes "0", and therefore the output data selector 10 operates to send out the contents of the read data register 6. The timing switching circuit 12 is
Similarly, since the comparison match signal is "1", it operates to select the output timing signal A on the line 23, and therefore simultaneously sends the data synchronization signal from the signal line 20 to the central processing unit at a fast timing. , the output data selector 10 causes the data in the read data register 6 to be sent out from the output line 21 at the same timing as described above. The operations in this case are indicated by n, o and q in FIG.

一方、もし比較回路９によるアドレスデータの
比較一致がとれなかつた場合は、比較一致信号は
“０”となり、ゲート回路２９の出力は“１”、ゲ
ート回路１１の出力は“０”、そして、タイミン
グ切替回路１２は線２４からの出力タイミング信
号Ｂを選択するように動作する。従つて、記憶モ
ジユール１に対して線２７からメモリスタート信
号が供給され、読出データレジスタ６には線２８
から読出データレジスタセツト信号が供給され
る。そして、出力データセレクタ１０は線２４の
出力タイミング信号Ｂによる遅いタイミングで読
出データレジスタ６に格納された記憶モジユール
１の読出データを送出するように働く。この場合
の動作は、第２図においてｊ，ｋ，ｌ，ｍ，ｎ，
ｐおよびｑにより示されている。 On the other hand, if the comparison circuit 9 fails to find a match between the address data, the comparison match signal becomes "0", the output of the gate circuit 29 becomes "1", the output of the gate circuit 11 becomes "0", and Timing switching circuit 12 operates to select output timing signal B from line 24. Therefore, a memory start signal is supplied to the storage module 1 on line 27, and a memory start signal is supplied to the read data register 6 on line 28.
A read data register set signal is supplied from. The output data selector 10 operates to send out the read data of the storage module 1 stored in the read data register 6 at a late timing according to the output timing signal B on the line 24. The operation in this case is j, k, l, m, n,
Denoted by p and q.

以上の説明により明らかなように、本発明によ
れば、新しいサイクルの読出動作において入力ア
ドレスデータと直前のサイクルでのアドレスデー
タとを比較し、両者が一致していれば、記憶モジ
ユールのメモリ番地データを読み出すかわりに、
直前のサイクルが書込み動作であれば書込データ
レジスタの内容を、読出し動作であれば読出デー
タレジスタの内容を送出することによつて、高速
度のデータの読み出しが可能となつた。これによ
つて、本発明の記憶装置を、特に同一番地への書
込み、読み出しが連続して行なわれるような情報
処理装置に適用して、その処理性能を向上すべく
大きな効果が得られる。 As is clear from the above description, according to the present invention, in the read operation of a new cycle, the input address data is compared with the address data of the immediately previous cycle, and if the two match, the memory address of the storage module is Instead of reading the data,
High-speed data reading is now possible by sending out the contents of the write data register if the immediately preceding cycle is a write operation, or by sending out the contents of the read data register if it is a read operation. As a result, the storage device of the present invention can be applied particularly to an information processing device in which writing and reading from the same location are performed continuously, and a great effect can be obtained to improve the processing performance thereof.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明による実施例の構成を示すブロ
ツク図、第２図は、第１図の実施例における動作
を示すタイムチヤートである。図において、１は
記憶モジユール、２は書込データレジスタ、３は
アドレスデータレジスタ、４はコマンドレジス
タ、５はタイミング発生回路、６は読出データレ
ジスタ、７はアドレス履歴レジスタ、８はコマン
ド履歴レジスタ、９は比較回路、１０は出力デー
タセレクタ、１１はゲート回路、１２はタイミン
グ切替回路、２９はナンドゲート回路、３０，３
１はアンドゲート回路である。 FIG. 1 is a block diagram showing the configuration of an embodiment according to the present invention, and FIG. 2 is a time chart showing the operation of the embodiment of FIG. In the figure, 1 is a storage module, 2 is a write data register, 3 is an address data register, 4 is a command register, 5 is a timing generation circuit, 6 is a read data register, 7 is an address history register, 8 is a command history register, 9 is a comparison circuit, 10 is an output data selector, 11 is a gate circuit, 12 is a timing switching circuit, 29 is a NAND gate circuit, 30, 3
1 is an AND gate circuit.

Claims (1)

【特許請求の範囲】 １ データを記憶する記憶モジユールと、書込デ
ータレジスタと、読出データレジスタと、前のサ
イクルのコマンドを記憶する少なくとも１個のコ
マンド履歴レジスタと、前のサイクルの番地情報
を記録する少なくとも１個のアドレス履歴レジス
タと、新しいサイクルの開始にあたつて、入力し
た番地情報と前記アドレス履歴レジスタの内容と
を比較する比較回路と、読出サイクルの開始時点
から予め定めた第１の時間を経過した時点で第１
のタイミング信号を送出するかまたは該開始時点
から該第１の時間より長い第２の時間を経過した
時点で第２のタイミング信号を送出するタイミン
グ切替回路と、前記読出データレジスタまたは書
込データレジスタの内容を切替により送出する出
力データセレクタとを備え、 読出サイクルにおいて、 受信した番地情報が前記アドレス履歴レジスタ
の内容と一致しない場合には前記第２のタイミン
グ信号に応答して前記記憶モジユールの内容を読
出し、 前記受信した番地情報が前記アドレス履歴レジ
スタの内容と一致した場合には、前記コマンド履
歴レジスタ内のコマンドが書込動作を指定してい
るときには前記出力データセレクタに前記書込デ
ータレジスタを選択させ、また、前記コマンド履
歴レジスタ内のコマンドが読出動作を指定してい
るときには前記出力データセレクタに前記読出デ
ータレジスタを選択させ、該選択されたレジスタ
の内容を前記第１のタイミング信号に応答して読
み出すことを特徴とする記憶装置。[Claims] 1. A storage module for storing data, a write data register, a read data register, at least one command history register for storing commands of the previous cycle, and address information of the previous cycle. at least one address history register for recording; a comparison circuit for comparing input address information with the contents of the address history register at the start of a new cycle; When the time has elapsed, the first
a timing switching circuit that sends out a timing signal or sends out a second timing signal at a time point when a second time period longer than the first time period has elapsed from the start point; and the read data register or the write data register. an output data selector that transmits the contents of the storage module by switching, and in a read cycle, if the received address information does not match the contents of the address history register, the contents of the storage module are output in response to the second timing signal. and when the received address information matches the contents of the address history register, if the command in the command history register specifies a write operation, the write data register is sent to the output data selector. and when a command in the command history register specifies a read operation, causes the output data selector to select the read data register, and transmits the contents of the selected register in response to the first timing signal. A storage device characterized in that it is read by reading data.