JP2890980B2 - 階調電源回路 - Google Patents
階調電源回路Info
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- JP2890980B2 JP2890980B2 JP4163682A JP16368292A JP2890980B2 JP 2890980 B2 JP2890980 B2 JP 2890980B2 JP 4163682 A JP4163682 A JP 4163682A JP 16368292 A JP16368292 A JP 16368292A JP 2890980 B2 JP2890980 B2 JP 2890980B2
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- Japan
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- analog switch
- resistor
- voltage
- adder
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Direct Current Feeding And Distribution (AREA)
Description
【０００１】
【産業上の利用分野】本発明は階調電源回路に関し、特
に半導体基板上に形成される階調電源回路に関する。
に半導体基板上に形成される階調電源回路に関する。
【０００２】
【従来の技術】従来この階調電源回路は、図５に示すよ
うに第１の抵抗４１の一端をグランドに接続し、他端を
第１のボルテージフォロア４６の入力に接続し、第２の
抵抗４２の一端を前記第１のボルテージフォロア４６の
入力に接続している。同様にして、第（ｎ−１）番目の
抵抗４３の一端を第（ｎ−１）番目のボルテージフォロ
ア４７の入力に接続し、第ｎ番目の抵抗４４の一端を前
記第（ｎ−１）番目のボルテージフォロア４７の入力に
接続し、その他端を定電圧回路４５の出力に接続してい
る。なおｎは整数を表している。
うに第１の抵抗４１の一端をグランドに接続し、他端を
第１のボルテージフォロア４６の入力に接続し、第２の
抵抗４２の一端を前記第１のボルテージフォロア４６の
入力に接続している。同様にして、第（ｎ−１）番目の
抵抗４３の一端を第（ｎ−１）番目のボルテージフォロ
ア４７の入力に接続し、第ｎ番目の抵抗４４の一端を前
記第（ｎ−１）番目のボルテージフォロア４７の入力に
接続し、その他端を定電圧回路４５の出力に接続してい
る。なおｎは整数を表している。
【０００３】第ｉ番目のボルテージフォロアの出力は、
前記定電圧回路４５の出力電圧を前記第１の抵抗４１か
ら前記第ｎ番目の抵抗４４により比例配分された分圧電
圧となっている。
前記定電圧回路４５の出力電圧を前記第１の抵抗４１か
ら前記第ｎ番目の抵抗４４により比例配分された分圧電
圧となっている。
【０００４】
【発明が解決しようとする課題】この従来の階調電源回
路は、例えば液晶パネルの駆動用に適用されると、前記
第１の抵抗４１から前記第ｎ番目の抵抗４４までの抵抗
値が決ってしまうと、その階調電圧にあった液晶パネル
しか使えず、別種の液晶パネルを駆動する場合に抵抗値
の設定をやり直さなければならないという問題があっ
た。
路は、例えば液晶パネルの駆動用に適用されると、前記
第１の抵抗４１から前記第ｎ番目の抵抗４４までの抵抗
値が決ってしまうと、その階調電圧にあった液晶パネル
しか使えず、別種の液晶パネルを駆動する場合に抵抗値
の設定をやり直さなければならないという問題があっ
た。
【０００５】
【課題を解決するための手段】本発明の要旨は、定電圧
回路と、該定電圧回路の出力と定電圧源との間に接続さ
れ複数の分圧電圧を発生する抵抗列と、該複数の分圧電
圧に基づき階調電圧を発生させる階調電圧発生回路とを
備えた階調電源回路において、上記定電圧回路と上記定
電圧源との間に接続され複数の補助分圧電圧を発生する
補助抵抗列を備え、上記階調電圧発生回路は上記複数の
分圧電圧に上記複数の補助分圧電圧を選択的に加算して
出力する複数の加算バッファ回路で構成されたことであ
る。
回路と、該定電圧回路の出力と定電圧源との間に接続さ
れ複数の分圧電圧を発生する抵抗列と、該複数の分圧電
圧に基づき階調電圧を発生させる階調電圧発生回路とを
備えた階調電源回路において、上記定電圧回路と上記定
電圧源との間に接続され複数の補助分圧電圧を発生する
補助抵抗列を備え、上記階調電圧発生回路は上記複数の
分圧電圧に上記複数の補助分圧電圧を選択的に加算して
出力する複数の加算バッファ回路で構成されたことであ
る。
【０００６】
【発明の作用】上記構成に係る階調電源回路は複数の分
圧電圧のそれぞれに補助分圧電圧の１つを加算して階調
電圧を形成できるだけでなく、複数の分圧電圧のそれぞ
れに補助分圧電圧の他の１つを加算すると、階調電圧を
抵抗列を変更することなく変化させることができる。
圧電圧のそれぞれに補助分圧電圧の１つを加算して階調
電圧を形成できるだけでなく、複数の分圧電圧のそれぞ
れに補助分圧電圧の他の１つを加算すると、階調電圧を
抵抗列を変更することなく変化させることができる。
【０００７】
【実施例】次に本発明の実施例に付いて図面を参照して
説明する。図１は本発明の第１実施例を示す回路図であ
る。
説明する。図１は本発明の第１実施例を示す回路図であ
る。
【０００８】第１の加算器抵抗１は一端を第１の入力と
し、その他端が第１の演算増幅器５の反転入力に接続し
ている。第２の加算器抵抗２は一端を第２の入力とし、
その他端は第１のアナログスイッチ６の一端に接続して
いる。前記第１のアナログスイッチ６の他端は前記第１
の演算増幅器５の反転入力に接続している。第３の加算
器抵抗３は一端を第３の入力とし、その他端は第２のア
ナログスイッチ７の一端に接続している。前記第２のア
ナログスイッチ７の他端は前記第１の演算増幅器５の反
転入力に接続している。第４の加算器抵抗４は一端を前
記第１の演算増幅器５の反転入力に接続し、その他端は
前記第１の演算増幅器５の出力に接続している。前記第
１の演算増幅器５の正相入力は接地されている。
し、その他端が第１の演算増幅器５の反転入力に接続し
ている。第２の加算器抵抗２は一端を第２の入力とし、
その他端は第１のアナログスイッチ６の一端に接続して
いる。前記第１のアナログスイッチ６の他端は前記第１
の演算増幅器５の反転入力に接続している。第３の加算
器抵抗３は一端を第３の入力とし、その他端は第２のア
ナログスイッチ７の一端に接続している。前記第２のア
ナログスイッチ７の他端は前記第１の演算増幅器５の反
転入力に接続している。第４の加算器抵抗４は一端を前
記第１の演算増幅器５の反転入力に接続し、その他端は
前記第１の演算増幅器５の出力に接続している。前記第
１の演算増幅器５の正相入力は接地されている。
【０００９】前記第１のアナログスイッチ６及び前記第
２のアナログスイッチ７は、制御回路８により選択的に
オン・オフされる。
２のアナログスイッチ７は、制御回路８により選択的に
オン・オフされる。
【００１０】第１のバッファ抵抗９の一端を前記第１の
演算増幅器５の出力に接続し、その他端は第２の演算増
幅器１１の反転入力に接続している。第２のバッファ抵
抗１０の一端は前記第２の演算増幅器１１の反転入力に
接続し、その他端は前記第２の演算増幅器１１の出力に
接続している。前記第２の演算増幅器１１の正相入力は
接地されている。
演算増幅器５の出力に接続し、その他端は第２の演算増
幅器１１の反転入力に接続している。第２のバッファ抵
抗１０の一端は前記第２の演算増幅器１１の反転入力に
接続し、その他端は前記第２の演算増幅器１１の出力に
接続している。前記第２の演算増幅器１１の正相入力は
接地されている。
【００１１】加算器バッファ１２は前記第１の演算増幅
器５による加算回路と前記第２の演算増幅器１１による
反転バッファにより構成されている。
器５による加算回路と前記第２の演算増幅器１１による
反転バッファにより構成されている。
【００１２】第１の抵抗１４は一端をグランドに接続
し、その他端は第１の加算器バッファ１２から第（ｎ−
１）番目の加算器バッファ１３までの第２の入力に接続
している。第２の抵抗１５は一端を前記第一の加算器バ
ッファ１２から第（ｎ−１）番目の加算器バッファ１３
までの第２入力に接続し、その他端は前記第１の加算器
バッファ１２から前記第（ｎ−１）番目の加算器バッフ
ァ１３までの第３の入力に接続している。第３の抵抗１
６は一端を前記第１の加算器バッファ１２から前記第
（ｎ−１）番目の加算器バッファ１３までの第３の入力
に接続し、その他端は定電圧回路１７の出力に接続して
いる。
し、その他端は第１の加算器バッファ１２から第（ｎ−
１）番目の加算器バッファ１３までの第２の入力に接続
している。第２の抵抗１５は一端を前記第一の加算器バ
ッファ１２から第（ｎ−１）番目の加算器バッファ１３
までの第２入力に接続し、その他端は前記第１の加算器
バッファ１２から前記第（ｎ−１）番目の加算器バッフ
ァ１３までの第３の入力に接続している。第３の抵抗１
６は一端を前記第１の加算器バッファ１２から前記第
（ｎ−１）番目の加算器バッファ１３までの第３の入力
に接続し、その他端は定電圧回路１７の出力に接続して
いる。
【００１３】第４の抵抗１８は一端を接地され、その他
端は前記第１の加算器バッファ１２の第１の入力に接続
し、第５の抵抗１９は一端を前記第１の加算器バッファ
１２の第１の入力に接続している。第（ｎ−１）番目の
抵抗２０の一端は前記第（ｎ−１）番目の加算器バッフ
ァ１３の第１の入力に接続し、第ｎ番目の抵抗２１の一
端は前記第（ｎ−１）番目の加算器バッファ１３の第１
の入力に接続し、その他端は前記定電圧回路１７の出力
に接続している。なお、ｎは５以上の整数；ｋ＝ｎ−４
である。
端は前記第１の加算器バッファ１２の第１の入力に接続
し、第５の抵抗１９は一端を前記第１の加算器バッファ
１２の第１の入力に接続している。第（ｎ−１）番目の
抵抗２０の一端は前記第（ｎ−１）番目の加算器バッフ
ァ１３の第１の入力に接続し、第ｎ番目の抵抗２１の一
端は前記第（ｎ−１）番目の加算器バッファ１３の第１
の入力に接続し、その他端は前記定電圧回路１７の出力
に接続している。なお、ｎは５以上の整数；ｋ＝ｎ−４
である。
【００１４】前記第１の加算器抵抗１から前記第４の加
算器抵抗４の抵抗値をＲ１、前記第１のバッファ抵抗９
と前記第２のバッファ抵抗１０の抵抗値をＲ２とする
と、前記第１の加算器バッファ１２から前記第（ｎ−
１）番目の加算器バッファ１３までの出力電圧は、前記
定電圧回路１７の出力電圧を前記第４の抵抗１８から前
記第ｎ番目の抵抗２１による分圧電圧に前記第１の抵抗
１４から前記第３の抵抗１６による電圧を選択的に加算
した電圧となる。
算器抵抗４の抵抗値をＲ１、前記第１のバッファ抵抗９
と前記第２のバッファ抵抗１０の抵抗値をＲ２とする
と、前記第１の加算器バッファ１２から前記第（ｎ−
１）番目の加算器バッファ１３までの出力電圧は、前記
定電圧回路１７の出力電圧を前記第４の抵抗１８から前
記第ｎ番目の抵抗２１による分圧電圧に前記第１の抵抗
１４から前記第３の抵抗１６による電圧を選択的に加算
した電圧となる。
【００１５】本実施例の階調電圧回路は各加算器バッフ
ァ１２〜１３の出力電圧を制御回路８でアナログスイッ
チ６，７を選択的に制御することにより変更できる。し
たがって、この階調電圧回路は複数種類の液晶パネルに
適用可能であり、階調電圧回路の共通化を図れるという
利点がある。
ァ１２〜１３の出力電圧を制御回路８でアナログスイッ
チ６，７を選択的に制御することにより変更できる。し
たがって、この階調電圧回路は複数種類の液晶パネルに
適用可能であり、階調電圧回路の共通化を図れるという
利点がある。
【００１６】図２は本発明の第２実施例を示す回路図で
ある。第１実施例と同一構成部分には同一符号を付し、
説明を省略する。
ある。第１実施例と同一構成部分には同一符号を付し、
説明を省略する。
【００１７】第２実施例は各加算器バッファ１２〜１３
の具体的構成が異なっており、以下説明する。第１のア
ナログスイッチ２２は一端を第１の入力とし、その他端
は第１の容量３１の下部電極に接続する。第２のアナロ
グスイッチ２３は一端を前記第１の容量３１の下部電極
に接続し、その他端は接地されている。第３のアナログ
スイッチ２４は一端を第２の入力とし、その他端は第２
の容量３２の下部電極に接続している。第４のアナログ
スイッチ２５は一端を前記第２の容量３２の下部電極に
接続し、その他端は接地されている。第５のアナログス
イッチ２６は一端を第３の入力としその他端は第３の容
量３３の下部電極に接続している。第６のアナログスイ
ッチ２７は一端を前記容量第３の容量３３の下部電極に
接続し、その他端は接地されている。第７のアナログス
イッチ２８は一端を第１の演算増幅器３５の出力に接続
し、その他端は第４の容量３４の下部電極に接続してい
る。第８のアナログスイッチ２９は一端を前記第４の容
量３４の下部電極に接続し、その他端は接地されてい
る。前記第１の容量３１から前記第４の容量３４の上部
電極は前記第１の演算増幅器３５の逆相入力に接続して
いる。第９のアナログスイッチ３０は一端を前記第１の
演算増幅器３５の出力に接続し、その他端を前記第１の
演算増幅器３５の逆相入力に接続している。前記第１の
演算増幅器３５の正相入力は接地されている。第１０の
アナログスイッチ３６の一端は前記演算増幅器３５の出
力に接続し、その他端は第２の演算増幅器３８の正相入
力に接続している。第５の容量３７の上部電極は前記第
R>２の演算増幅器３８の正相入力に接続し、その下部電
極は接地されている。前記第２の演算増幅器３８の逆相
入力は出力と接続している。
の具体的構成が異なっており、以下説明する。第１のア
ナログスイッチ２２は一端を第１の入力とし、その他端
は第１の容量３１の下部電極に接続する。第２のアナロ
グスイッチ２３は一端を前記第１の容量３１の下部電極
に接続し、その他端は接地されている。第３のアナログ
スイッチ２４は一端を第２の入力とし、その他端は第２
の容量３２の下部電極に接続している。第４のアナログ
スイッチ２５は一端を前記第２の容量３２の下部電極に
接続し、その他端は接地されている。第５のアナログス
イッチ２６は一端を第３の入力としその他端は第３の容
量３３の下部電極に接続している。第６のアナログスイ
ッチ２７は一端を前記容量第３の容量３３の下部電極に
接続し、その他端は接地されている。第７のアナログス
イッチ２８は一端を第１の演算増幅器３５の出力に接続
し、その他端は第４の容量３４の下部電極に接続してい
る。第８のアナログスイッチ２９は一端を前記第４の容
量３４の下部電極に接続し、その他端は接地されてい
る。前記第１の容量３１から前記第４の容量３４の上部
電極は前記第１の演算増幅器３５の逆相入力に接続して
いる。第９のアナログスイッチ３０は一端を前記第１の
演算増幅器３５の出力に接続し、その他端を前記第１の
演算増幅器３５の逆相入力に接続している。前記第１の
演算増幅器３５の正相入力は接地されている。第１０の
アナログスイッチ３６の一端は前記演算増幅器３５の出
力に接続し、その他端は第２の演算増幅器３８の正相入
力に接続している。第５の容量３７の上部電極は前記第
R>２の演算増幅器３８の正相入力に接続し、その下部電
極は接地されている。前記第２の演算増幅器３８の逆相
入力は出力と接続している。
【００１８】加算器バッファは前記第１の演算増幅器３
５による加算回路と前記第２の演算増幅器３８によるサ
ンプルホールド回路により構成している。
５による加算回路と前記第２の演算増幅器３８によるサ
ンプルホールド回路により構成している。
【００１９】前記第１のアナログスイッチ２２、前記第
８のアナログスイッチ２９、及び前記第９のアナログス
イッチ３０はクロックφ１によりオンする。
８のアナログスイッチ２９、及び前記第９のアナログス
イッチ３０はクロックφ１によりオンする。
【００２０】一方、前記第２のアナログスイッチ２３、
前記第７のアナログスイッチ２８、及び前記第１０のア
ナログスイッチ３６はクロックφ２によりオンする。
前記第７のアナログスイッチ２８、及び前記第１０のア
ナログスイッチ３６はクロックφ２によりオンする。
【００２１】前記第１の容量３１から前記第５の容量３
７の容量値をＣとする。前記第３のアナログスイッチ２
４と前記第４のアナログスイッチ２５、前記第５のアナ
ログスイッチ２６と前記第６のアナログスイッチ２７の
クロック駆動を停止した場合、加算は行わない。したが
って、図３のようなクロックを入力した場合、加算を行
い、図４のようなクロックで駆動した場合、減算を行
う。
７の容量値をＣとする。前記第３のアナログスイッチ２
４と前記第４のアナログスイッチ２５、前記第５のアナ
ログスイッチ２６と前記第６のアナログスイッチ２７の
クロック駆動を停止した場合、加算は行わない。したが
って、図３のようなクロックを入力した場合、加算を行
い、図４のようなクロックで駆動した場合、減算を行
う。
【００２２】本実施例では前記第３のアナログスイッチ
２４と前記第４のアナログスイッチ２５、前記第５のア
ナログスイッチ２６と前記第６のアナログスイッチ２７
のクロックシーケンスにより加減算を行うことができ、
各加算器バッファ１２〜１３の出力は抵抗１８〜２１に
よる分圧配圧に抵抗１４〜１６の電圧を選択的に加減し
た値となる。
２４と前記第４のアナログスイッチ２５、前記第５のア
ナログスイッチ２６と前記第６のアナログスイッチ２７
のクロックシーケンスにより加減算を行うことができ、
各加算器バッファ１２〜１３の出力は抵抗１８〜２１に
よる分圧配圧に抵抗１４〜１６の電圧を選択的に加減し
た値となる。
【００２３】
【発明の効果】以上説明したように本発明は、バッファ
の入力に電圧を加算する手段備えているので、階調電圧
を抵抗を変更することなく変化させることができ、必要
とされる階調電圧が異なる多種の液晶パネルに対応でき
るという効果を有する。
の入力に電圧を加算する手段備えているので、階調電圧
を抵抗を変更することなく変化させることができ、必要
とされる階調電圧が異なる多種の液晶パネルに対応でき
るという効果を有する。
【図１】本発明の第１実施例を示す回路図である。
【図２】本発明の第２実施例を示す回路図である。
【図３】第２実施例の加算動作時の駆動波形を示す波形
図である。
図である。
【図４】第２実施例の減算動作時の駆動波形を示す波形
図である。
図である。
【図５】従来の階調電源回路の回路図である。
１ 第１の加算器抵抗 ２ 第２の加算器抵抗 ３ 第３の加算器抵抗 ４ 第４の加算器抵抗 ５ 第１の演算増幅器 ６ 第１のアナログスイッチ ７ 第２のアナログスイッチ ８ 制御回路 ９ 第１のバッファ抵抗 １０ 第２のバッファ抵抗 １１ 第２の演算増幅器 １２ 第１の加算器バッファ １３ 第（ｎ−１）番目の加算器バッファ １４ 第１の抵抗 １５ 第２の抵抗 １６ 第３の抵抗 １７ 定電圧回路 １８ 第４の抵抗 １９ 第５の抵抗 ２０ 第（ｎ−１）番目の抵抗 ２１ 第ｎ番目の抵抗 ２２ 第１のアナログスイッチ ２３ 第２のアナログスイッチ ２４ 第３のアナログスイッチ ２５ 第４のアナログスイッチ ２６ 第５のアナログスイッチ ２７ 第６のアナログスイッチ ２８ 第７のアナログスイッチ ２９ 第８のアナログスイッチ ３０ 第９のアナログスイッチ ３１ 第１の容量 ３２ 第２の容量 ３３ 第３の容量 ３４ 第４の容量 ３５ 第１の演算増幅器 ３６ 第１０のアナログスイッチ ３７ 第５の容量 ３８ 第２の演算増幅器 ４１ 第１の抵抗 ４２ 第２の抵抗 ４３ 第（ｎ−１）番目の抵抗 ４４ 第ｎ番目の抵抗 ４５ 定電圧回路 ４６ 第１のボルテージフォロア ４７ 第（ｎ−１）番目のボルテージフォロア
Claims (1)
- 【請求項１】 定電圧回路と、該定電圧回路の出力と定
電圧源との間に接続され複数の分圧電圧を発生する抵抗
列と、該複数の分圧電圧に基づき階調電圧を発生させる
階調電圧発生回路とを備えた階調電源回路において、上
記定電圧回路と上記定電圧源との間に接続され複数の補
助分圧電圧を発生する補助抵抗列を備え、上記階調電圧
発生回路は上記複数の分圧電圧に上記複数の補助分圧電
圧を選択的に加算して出力する複数の加算バッファ回路
で構成されたことを特徴とする階調電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163682A JP2890980B2 (ja) | 1992-05-29 | 1992-05-29 | 階調電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163682A JP2890980B2 (ja) | 1992-05-29 | 1992-05-29 | 階調電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05333807A JPH05333807A (ja) | 1993-12-17 |
| JP2890980B2 true JP2890980B2 (ja) | 1999-05-17 |
Family
ID=15778601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4163682A Expired - Lifetime JP2890980B2 (ja) | 1992-05-29 | 1992-05-29 | 階調電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2890980B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4674790B2 (ja) * | 2004-03-31 | 2011-04-20 | シャープ株式会社 | 表示装置および電子情報機器 |
| CN105676948A (zh) * | 2014-11-21 | 2016-06-15 | 鸿富锦精密工业(武汉)有限公司 | 电源调节电路及具有该电源调节电路的电脑一体机 |
-
1992
- 1992-05-29 JP JP4163682A patent/JP2890980B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05333807A (ja) | 1993-12-17 |
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