JP2005057171A - 半導体装置とその製造方法 - Google Patents
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Abstract
【課題】 NPN型バイポーラトランジスタの外部ベースにはP+ポリシリコンが用いられるため、そのベース抵抗が下げられないという問題があった。
【解決手段】 NPN型バイポーラトランジスタの外部ベース36にN+ポリシリコンを用いることにより、内部ベース38との間にトンネル接合24を形成する。これにより、ベース抵抗の低減を実現することができる。内部ベース38はSiGeからなることが好ましく、SiGeCからなることが好ましい。
【選択図】 図1
【解決手段】 NPN型バイポーラトランジスタの外部ベース36にN+ポリシリコンを用いることにより、内部ベース38との間にトンネル接合24を形成する。これにより、ベース抵抗の低減を実現することができる。内部ベース38はSiGeからなることが好ましく、SiGeCからなることが好ましい。
【選択図】 図1
Description
本発明は、外部ベース構造を有するバイポーラトランジスタに関する。
近年、バイポーラトランジスタをMOSトランジスタと同じ基板上に形成し高集積化するBiCMOS・LSI技術が注目を集めている。BiCMOS技術によって高性能アナログ回路と高性能デジタル回路の混載化が可能となるため、部品数およびチップ面積の削減が可能となり、低コストでかつ小さなサイズのチップ製作が実現できる。また最近では、ベース層をSiGe層により構成したSi/SiGe系ヘテロバイポーラトランジスタ(HBT)をSi基板上に集積化する技術が注目を集めている(例えば非特許文献1参照)。
SiGe層は、Geの組成を変化させることでそのバンドギャップを連続的に変化させることが可能であり、これを応用することで優れた高周波特性を示すことから、大きな関心を集めている。
バイポーラトランジスタにはNPN型とPNP型があるが、優れた性能の素子を小面積で製作できる点からNPN型が広く用いられている。また、高性能NPN型バイポーラトランジスタでは、コレクタ容量を最小にするためにP型内部ベースからP+ポリシリコンを用いてベースを引き出す、外部ベース構造が用いられている(例えば非特許文献2参照)。
以下、図9を用いてSiGeベース層を用いたNPN型バイポーラトランジスタの従来技術に関して説明する。
Si基板10内には、エピタキシャル成長法あるいはイオン注入法によって形成されたN型不純物を含むバイポーラトランジスタのコレクタ層11が形成されている。このコレクタ層11のN型不純物濃度は1×1017cm-3程度に調整されている。素子分離領域は、第2の絶縁体15(ノンドープポリシリコン)および第1の絶縁体14(酸化シリコン)を埋め込んで形成された深さ約2μmのディープトレンチ分離と、第3の絶縁体13(酸化シリコン)を埋め込んで形成された深さ約0.35μmのシャロートレンチ分離から形成されている。さらに、ディープトレンチ分離の下方に位置する領域には、チャネルストッパ用の分離用P+領域12が設けられている。
また、Si基板10内にはコレクタ層12の電極を取るためのN+コレクタ引き出し層16が形成されている。コレクタ層11の上方には厚さが約30nmの第4の絶縁層19が設けられており、不純物濃度が1×1020cm-3程度のP+型Si1-xGex内部ベース38およびSi層39が形成されている。P+型Si1-xGex内部ベース38およびSi層39の堆積にはUHV−CVD(Ultra High Vacuum Chemical Vapor Deposition)装置を用いる。コレクタ層上方では単結晶(SiGe内部ベース38、Si層39)が、第4の絶縁層19上方では多結晶(SiGe外部ベース40、Si外部ベース41)が堆積される。外部ベースは不純物濃度が1×1020cm-3程度の高濃度にP型ドーピングされている。
Si層39上方には高濃度のN型不純物がドープされたN+ポリシリコンエミッタ28が設けられている。N+ポリシリコンエミッタ28の周囲にはサイドウォール25および第7の絶縁体26が設けられており、外部ベースとN+ポリシリコンエミッタ28を電気的に絶縁している。Si層39は、N+ポリシリコンエミッタ層28からの不純物拡散によってN型にドープされており、このSi層39がNPNバイポーラトランジスタのエミッタとして機能する。
N+コレクタ引き出し層16、外部ベース、N+ポリシリコンエミッタ層28の表面は、低抵抗化のために厚さ約25nmのTiシリサイド層29が形成されている。。
そして、Tiシリサイド層29の上には層間絶縁膜30が設けられ、この層間絶縁膜30を貫通し、それぞれ内部ベース38、N+ポリシリコンエミッタ28、およびコレクタ層11に電気的に接続しているベース電極31、エミッタ電極32、およびコレクタ電極33が形成されている。
T. Sakai, Y. Kobayashi, H. Yamauchi, M. Sato, T. Makino, "High speed bipolar ICs using super self-aligned process technology", Jpn. J. Appl. Phys., 20, Suppl. 20-1, pp.155-159 (1980). T. Sakai, Y. Kobayashi, H. Yamauchi, M. Sato, T. Makino, "High speed bipolar ICs using super self-aligned process technology", Jpn. J. Appl. Phys., 20, Suppl. 20-1, pp.155-159 (1980).
T. Sakai, Y. Kobayashi, H. Yamauchi, M. Sato, T. Makino, "High speed bipolar ICs using super self-aligned process technology", Jpn. J. Appl. Phys., 20, Suppl. 20-1, pp.155-159 (1980). T. Sakai, Y. Kobayashi, H. Yamauchi, M. Sato, T. Makino, "High speed bipolar ICs using super self-aligned process technology", Jpn. J. Appl. Phys., 20, Suppl. 20-1, pp.155-159 (1980).
バイポーラトランジスタでは、ベース抵抗Rbの低減がトランジスタの性能を向上させる重要な課題となっている。これは、外部から与えているエミッタ・ベース間の印可電圧VBEに対して、内部のエミッタ・ベース接合間に印可されている電圧はベース抵抗Rbとベース注入電流Ibの積、すなわちRb・Ibの電圧降下の分だけ小さくなってしまうためである。また、バイポーラトランジスタの最大発振周波数(Fmax)に注目すると、Fmaxはバイポーラトランジスタの遮断周波数(Ft)、コレクタ容量(Cjc)、ベース抵抗(Rb)を用いて、
Fmax=(Ft/(8π・Cjc・Rb))1/2
で与えられる。従ってベース抵抗Rbの低減により、Fmaxを向上させることが可能となる。
Fmax=(Ft/(8π・Cjc・Rb))1/2
で与えられる。従ってベース抵抗Rbの低減により、Fmaxを向上させることが可能となる。
このようにベース抵抗Rbを低減させるため、外部ベース構造を有するNPN型のバイポーラトランジスタにおいては、十分高濃度にB(ホウ素)をドーピングしたP+ポリシリコンを外部ベースとして用いている。しかしながら、Si内には固溶限界以上のホウ素をドーピングできないため、さらなるベース抵抗の低減ができないというのが現状であった。
そこで本発明では、NPN型のバイポーラトランジスタの外部ベースにN+型に不純物ドーピングされた層(N+ポリシリコン)を使用する。正孔ベース注入電流Ibは、N+型外部ベースから、P型内部ベース層へトンネル電流によって注入される。N+ポリシリコンはP+ポリシリコンに対して伝導率が2倍程度と大きいため、低ベース抵抗化が実現可能となる。
本発明によりベース抵抗の低減が可能となるため、高性能なNPN型バイポーラトランジスタの製作が可能となる。
本発明は外部ベース抵抗を低減するために、NPN型のバイポーラトランジスタの外部ベースにN+ポリシリコンを使用することで低抵抗化を実現する。
(第1の実施の形態)
まず、本実施の形態に係るバイポーラトランジスタ製造方法について、図4〜図7を用いて説明する。ここでは、SiGe層をベース層とするHBT(ヘテロバイポーラトランジスタ)を例に挙げて、その製造方法を説明する。
(第1の実施の形態)
まず、本実施の形態に係るバイポーラトランジスタ製造方法について、図4〜図7を用いて説明する。ここでは、SiGe層をベース層とするHBT(ヘテロバイポーラトランジスタ)を例に挙げて、その製造方法を説明する。
図4(a)
まずSi基板10に、イオン注入法によってN型不純物を含むバイポーラトランジスタのコレクタ層11を形成する。注入種には、P(燐)もしくはAs(砒素)を用い、N型不純物濃度は1×1017cm-3程度に調整されている。また、N型コレクタ層11はエピタキシャル成長法を用いて形成しても良い。この場合、エピタキシャル成長中にドーピングを行っても良い。次に、DTI(ディープトレンチアイソレーション)により素子分離を形成する。ドライエッチングにより深さ約2μm程度の溝を形成した後、溝の底部にチャネルストッパとなる分離用P+領域12のB(ホウ素)注入を行う。溝内壁に第1の絶縁体14を形成した後、溝の内部を第2の絶縁体15で埋め込む。第2の絶縁体14には酸化シリコンを用いると良い。酸化シリコンを用いる場合、熱酸化により溝内壁シリコン部分を酸化させても良い。また、第1の絶縁体15にはノンドープポリシリコンを用いると良い。ノンドープポリシリコンを用いる場合、CVD法を用いれば溝の内部を隙間無く埋めることが可能である。
まずSi基板10に、イオン注入法によってN型不純物を含むバイポーラトランジスタのコレクタ層11を形成する。注入種には、P(燐)もしくはAs(砒素)を用い、N型不純物濃度は1×1017cm-3程度に調整されている。また、N型コレクタ層11はエピタキシャル成長法を用いて形成しても良い。この場合、エピタキシャル成長中にドーピングを行っても良い。次に、DTI(ディープトレンチアイソレーション)により素子分離を形成する。ドライエッチングにより深さ約2μm程度の溝を形成した後、溝の底部にチャネルストッパとなる分離用P+領域12のB(ホウ素)注入を行う。溝内壁に第1の絶縁体14を形成した後、溝の内部を第2の絶縁体15で埋め込む。第2の絶縁体14には酸化シリコンを用いると良い。酸化シリコンを用いる場合、熱酸化により溝内壁シリコン部分を酸化させても良い。また、第1の絶縁体15にはノンドープポリシリコンを用いると良い。ノンドープポリシリコンを用いる場合、CVD法を用いれば溝の内部を隙間無く埋めることが可能である。
図4(b)
次に、STI(シャロートレンチアイソレーション)により、ベース・エミッタ形成領域34とコレクタ引き出し領域35を分離する。STIは第3の絶縁体13を埋め込んで形成されており、深さは約0.35μmである。第3の絶縁体13には酸化シリコンを用いると良い。次にコレクタ引き出し領域35にAs(砒素)もしくはP(燐)を高濃度(2x1020cm-3程度)にイオン注入し、N+コレクタ引き出し層16を形成する。このとき、ベース・エミッタ形成領域34の幅をW1とする。
次に、STI(シャロートレンチアイソレーション)により、ベース・エミッタ形成領域34とコレクタ引き出し領域35を分離する。STIは第3の絶縁体13を埋め込んで形成されており、深さは約0.35μmである。第3の絶縁体13には酸化シリコンを用いると良い。次にコレクタ引き出し領域35にAs(砒素)もしくはP(燐)を高濃度(2x1020cm-3程度)にイオン注入し、N+コレクタ引き出し層16を形成する。このとき、ベース・エミッタ形成領域34の幅をW1とする。
図4(c)
さらに、厚さ約30nmの第4の絶縁層19を堆積する。第4の絶縁層19の材料としては、CVD法などにより酸化シリコンを堆積すればよい。次にドライエッチングもしくはウェットエッチングにより、ベース・エミッタ形成領域34に開口を形成する。
さらに、厚さ約30nmの第4の絶縁層19を堆積する。第4の絶縁層19の材料としては、CVD法などにより酸化シリコンを堆積すればよい。次にドライエッチングもしくはウェットエッチングにより、ベース・エミッタ形成領域34に開口を形成する。
図4(d)
上記Si基板10の全面に、Si1-xGex層20(0<x≦0.3)、Si層21を順次堆積する。堆積にはUHV−CVD(Ultra High Vacuum Chemical Vapor Deposition)装置を用いる。このように開口を設けた基板に結晶成長を行うことによって、ベース・エミッタ形成領域34上には単結晶膜が形成され(単結晶領域17)、第3の絶縁体13および第4の絶縁層19上には多結晶膜(多結晶領域18)が形成される。Si1-xGex層20の膜厚は30nm〜60nm程度、Si層21の厚さは10nm〜40nm程度に設定する。また、Si1-xGex層20には結晶成長中にB(ホウ素)を1×1019cm-3程度にP型ドーピングする。このときSi層21はアンドープにする。単結晶領域17のSi1-xGex層20はHBTの内部ベースとして機能し、多結晶領域18のSi1-xGex層20は外部ベースとして機能する。このように、HBTのベース部分にSiGe/Si積層構造を利用することで、高周波特性の向上が可能であることが知られている。
上記Si基板10の全面に、Si1-xGex層20(0<x≦0.3)、Si層21を順次堆積する。堆積にはUHV−CVD(Ultra High Vacuum Chemical Vapor Deposition)装置を用いる。このように開口を設けた基板に結晶成長を行うことによって、ベース・エミッタ形成領域34上には単結晶膜が形成され(単結晶領域17)、第3の絶縁体13および第4の絶縁層19上には多結晶膜(多結晶領域18)が形成される。Si1-xGex層20の膜厚は30nm〜60nm程度、Si層21の厚さは10nm〜40nm程度に設定する。また、Si1-xGex層20には結晶成長中にB(ホウ素)を1×1019cm-3程度にP型ドーピングする。このときSi層21はアンドープにする。単結晶領域17のSi1-xGex層20はHBTの内部ベースとして機能し、多結晶領域18のSi1-xGex層20は外部ベースとして機能する。このように、HBTのベース部分にSiGe/Si積層構造を利用することで、高周波特性の向上が可能であることが知られている。
また、Si1-xGex層20の代わりにSi1-x―yGexCy層(0<x≦0.3、0<y≦0.02)を用いても良い。Si1-x―yGexCy層を用いることで、ベース部分のB(ホウ素)がエミッタおよびコレクタ領域に拡散し、ベース幅が増大することを抑制することができる。
図5(a)
次に、上記Si基板10の全面に、第5の絶縁層22および第6の絶縁層23を順次堆積する。第5の絶縁層22には厚さ30nm程度の酸化シリコンを用いれば良く、第6の絶縁層23には厚さ50〜100nm程度の窒化シリコンを用いれば良い。第5の絶縁層22の酸化シリコン膜は、エミッタ開口形成時にエッチストッパとして機能する。次に、ドライエッチングを用いて第5の絶縁層22および第6の絶縁層23をメサ状に加工する。第5の絶縁層22および第6の絶縁層23の幅をW2とすると、W2<W1を満足するようにW2を設定すると良い。
次に、上記Si基板10の全面に、第5の絶縁層22および第6の絶縁層23を順次堆積する。第5の絶縁層22には厚さ30nm程度の酸化シリコンを用いれば良く、第6の絶縁層23には厚さ50〜100nm程度の窒化シリコンを用いれば良い。第5の絶縁層22の酸化シリコン膜は、エミッタ開口形成時にエッチストッパとして機能する。次に、ドライエッチングを用いて第5の絶縁層22および第6の絶縁層23をメサ状に加工する。第5の絶縁層22および第6の絶縁層23の幅をW2とすると、W2<W1を満足するようにW2を設定すると良い。
ドライエッチングガスとしては、テトラフルオロメタン(CF4)、トリフルオロメタン(CHF3)、水素(H2)の混合ガスを用いれば、Si層21をほとんどエッチングすることなく、第5の絶縁層22および第6の絶縁層23の加工が可能である。
図5(b)
この後、上記Si基板10にAs(砒素)もしくはP(燐)をイオン注入する。このとき、第5の絶縁層22および第6の絶縁層23が注入マスクとして機能し、単結晶領域17のSi層39およびSi1-xGex内部ベース38にはイオン注入されないため、多結晶領域18がN型にドーピングされる。従って、N+型Si1-xGex外部ベース36およびN+型Si外部ベース37が形成されることになる。いうまでもなく、Si1-xGex外部ベース36はSiGe層20に由来し、N+型Si外部ベース37はSi層21に由来する。このとき、3x1020cm-3程度に高濃度にN型ドーピングすることで、トンネル接合24が形成される。なお、Si層39は、最終的にはエミッタ層として機能する。
この後、上記Si基板10にAs(砒素)もしくはP(燐)をイオン注入する。このとき、第5の絶縁層22および第6の絶縁層23が注入マスクとして機能し、単結晶領域17のSi層39およびSi1-xGex内部ベース38にはイオン注入されないため、多結晶領域18がN型にドーピングされる。従って、N+型Si1-xGex外部ベース36およびN+型Si外部ベース37が形成されることになる。いうまでもなく、Si1-xGex外部ベース36はSiGe層20に由来し、N+型Si外部ベース37はSi層21に由来する。このとき、3x1020cm-3程度に高濃度にN型ドーピングすることで、トンネル接合24が形成される。なお、Si層39は、最終的にはエミッタ層として機能する。
図5(c)
トンネル接合24を形成した後、上記Si基板10の全面に酸化シリコンもしくは窒化シリコンからなる絶縁体を堆積し、全面エッチバックすることで、サイドウォール25を形成する。
トンネル接合24を形成した後、上記Si基板10の全面に酸化シリコンもしくは窒化シリコンからなる絶縁体を堆積し、全面エッチバックすることで、サイドウォール25を形成する。
図5(d)
上記基板全面に厚さ100nm程度の第7の絶縁体26を堆積する。第6の絶縁体26にはシリコン酸化膜を用いれば良い。
上記基板全面に厚さ100nm程度の第7の絶縁体26を堆積する。第6の絶縁体26にはシリコン酸化膜を用いれば良い。
図6(a)
図6(a)および図6(b)では2段階に分けてエミッタ開口27を形成する。まず、ドライエッチングにより第7の絶縁体26の一部および第6の絶縁層23の一部を除去し、エミッタ開口27を形成する。エミッタ開口の幅をW3とすると、W3<W2を満足するように設定すると良い。
図6(a)および図6(b)では2段階に分けてエミッタ開口27を形成する。まず、ドライエッチングにより第7の絶縁体26の一部および第6の絶縁層23の一部を除去し、エミッタ開口27を形成する。エミッタ開口の幅をW3とすると、W3<W2を満足するように設定すると良い。
図6(b)
次にウェットエッチングにより、第5の絶縁層22を除去する。第5の絶縁層22にシリコン酸化膜を用いた場合、エッチング液にはフッ酸もしくはバッファードフッ酸を用いれば良い。このようにウェットエッチングを用いることで、Si層39にエッチングダメージが入ることを回避することが可能である。
次にウェットエッチングにより、第5の絶縁層22を除去する。第5の絶縁層22にシリコン酸化膜を用いた場合、エッチング液にはフッ酸もしくはバッファードフッ酸を用いれば良い。このようにウェットエッチングを用いることで、Si層39にエッチングダメージが入ることを回避することが可能である。
図6(c)
上記Si基板10に、高濃度のN型不純物がドープされたN+ポリシリコンを堆積する。N+ポリシリコンはCVD法を用いて堆積され、エミッタ開口27を埋め込むように堆積される。次に、ドライエッチングを用いてN+ポリシリコンエミッタ28を形成する。ドライエッチングガスとしては、塩素(Cl2)、臭素水素(HBr)、アルゴン(Ar)などからなる混合ガスを用いることで、ポリシリコンのみを選択的に加工することができる。N+ポリシリコンエミッタ28から不純物拡散によってSi層39をN型にドープすることにより、NPN型ヘテロバイポーラトランジスタのエミッタを形成する。
上記Si基板10に、高濃度のN型不純物がドープされたN+ポリシリコンを堆積する。N+ポリシリコンはCVD法を用いて堆積され、エミッタ開口27を埋め込むように堆積される。次に、ドライエッチングを用いてN+ポリシリコンエミッタ28を形成する。ドライエッチングガスとしては、塩素(Cl2)、臭素水素(HBr)、アルゴン(Ar)などからなる混合ガスを用いることで、ポリシリコンのみを選択的に加工することができる。N+ポリシリコンエミッタ28から不純物拡散によってSi層39をN型にドープすることにより、NPN型ヘテロバイポーラトランジスタのエミッタを形成する。
図6(d)
ドライエッチングにより第7の絶縁体26を加工し、外部ベース領域40を表面に露出させる。
ドライエッチングにより第7の絶縁体26を加工し、外部ベース領域40を表面に露出させる。
図7(a)
ドライエッチングによりSi層21、Si1-xGex層20、第4の絶縁層19を加工し、N+コレクタ引き出し層16を表面に露出させる。
ドライエッチングによりSi層21、Si1-xGex層20、第4の絶縁層19を加工し、N+コレクタ引き出し層16を表面に露出させる。
図7(b)
N+ポリシリコンエミッタ28、N+コレクタ引き出し層16、N+ポリシリコン外部ベース層27の表面に厚さ約25nmのTiシリサイド層29を形成する。
N+ポリシリコンエミッタ28、N+コレクタ引き出し層16、N+ポリシリコン外部ベース層27の表面に厚さ約25nmのTiシリサイド層29を形成する。
図7(c)
層間絶縁膜30を堆積し、コンタクトホールを形成した後、ベース電極31、エミッタ電極32、コレクタ電極33を形成してデバイスが完成する。
層間絶縁膜30を堆積し、コンタクトホールを形成した後、ベース電極31、エミッタ電極32、コレクタ電極33を形成してデバイスが完成する。
尚、本製造方法においては、図5(b)の工程において、サイドウォール25の形成前にN型不純物のイオン注入を行ったが、サイドウォール25の形成後にN型不純物のイオン注入を行っても良い。サイドウォール25の形成後にN型不純物のイオン注入を行った場合、完成したNPN型バイポーラトランジスタの構造は図8のようになる。図7(c)と比較すると、トンネル接合24がサイドウォール25の幅程度だけ、内部ベースから離れたところ(外側)に形成されることになる。このように、トンネル接合を内部ベースから若干遠ざけることで、N+外部ベースとNエミッタが短絡する危険性を回避することができる。
次にトンネル接合に関して図2を用いて説明する。本発明によれば、図1に示すように、P+型Si1-xGex内部ベース38とN+型Si1-xGex外部ベース36との間にトンネル接合24が発生する。
図2(a)は接合前のエネルギーバンド構造を示している。高濃度に不純物がドーピングされた半導体においては、図2(a)に示すようにフェルミ準位Efが許容帯の中に入り、縮退状態になることが知られている。
次に、このように高濃度にドーピングされたP+型半導体とN+型半導体のP+N+接合エネルギーバンド構造を図2(b)に示す。電圧を印可しない状態においても、トンネル効果によりN+型半導体の伝導帯からP+型半導体の価電子帯へ電子が通り抜ける。
次に、逆方向に電圧を印可した場合のエネルギーバンド構造を図2(c)に示す。逆方向バイアス印可時においてはP+N+接合の空乏層幅が狭くなるため、接合に掛かる電界が増加し、トンネル電流が流れ易くなる。
次に順方向に電圧を印可した場合を図2(d)に示す。順方向電圧印可では、トンネル電流が流れ難くなるため電流値が減少する。
さらに順方向電圧を印可した場合を図2(e)に示す。順方向電圧が高くなると、拡散電流が流れ始めるため、電流値が増加する。このように、電圧印可に伴いエネルギーバンドが変化するため、トンネルダイオードは図2(f)に示すような電流電圧特性を示す。
注目すべき点は、電圧0ボルト付近および逆方向印可時において、トンネルダイオードは低抵抗性を示す点である。本発明においては、この特性をうまく利用している。
次に、トンネル接合ベースを用いたバイポーラトランジスタの動作について図3を用いて説明する。図中のN、Pは半導体の極性を表している。一般に、バイポーラトランジスタはエミッタ接地で用いられる。図3(a)は、一般的なバイポーラトランジスタのエミッタ接地動作における電圧関係である。ベース・エミッタ間に順方向バイアスが印可した状態でトランジスタが動作する。外部ベースはP+型で形成されているためベース抵抗Rbが大きい。
図3(b)に、本発明におけるバイポーラトランジスタのエミッタ接地動作における電圧関係を示す。外部ベースはN+型で形成されているためベース抵抗Rbが小さい。外部ベースと内部ベースとの間にトンネル接合があり、このトンネル接合が逆方向にバイアスが印可されることがわかる。先に説明したように、トンネル接合は逆方向電圧においてトンネル電流により電流が流れる。
従って本発明によれば、高濃度に不純物ドーピングされたN+型外部ベースを用いることで、従来のP+型外部ベースに対してベース抵抗を2分の1程度まで激的に下げることが可能となる。図10に、最大発振周波数Fmaxとコレクタ電流Icの関係を示す。本発明のベース抵抗低減効果により、Fmaxは2〜3割程度増加させることができる。
尚、説明ではSi1-xGexベースを用いたNPN型ヘテロバイポーラトランジスタを例に挙げたが、Siベース(すなわち、Si1-xGexベースにおいてx=0)を用いたNPN型バイポーラトランジスタにおいても、同様のベース抵抗低減効果が得られることは明らかである。ただし、後述する第2の実施の形態を考慮すれば、内部ベースはSiGeまたはSiGeCからなることが好ましく、SiGeCからなることがさらに好ましい。
(第2の実施の形態)
次に、請求項3に対応する第2の実施の形態に関して説明する。本実施の形態においては、N+外部ベースの材料として、高濃度にN型にドーピングされた多結晶Si1-x-yGexCy層(1≧x>0、 1≧y≧0)を用いる。
(第2の実施の形態)
次に、請求項3に対応する第2の実施の形態に関して説明する。本実施の形態においては、N+外部ベースの材料として、高濃度にN型にドーピングされた多結晶Si1-x-yGexCy層(1≧x>0、 1≧y≧0)を用いる。
量子力学におけるトンネル確率Ttは以下の(数1)で与えられる。
(数1)
Tt=exp[−25/2m1/2Eg3/2/3heE]
ここでmは有効質量、Egは材料のバンドギャップ、hはプランク定数、eは電荷素量、Eは接合にかかる電界である。
(数1)
Tt=exp[−25/2m1/2Eg3/2/3heE]
ここでmは有効質量、Egは材料のバンドギャップ、hはプランク定数、eは電荷素量、Eは接合にかかる電界である。
Egに着目すると、Egが小さい材料を用いることでトンネル確率を高め、トンネル接合24のトンネル電流を効率的に流すことが可能であることが分かる。多結晶Si1-x-yGexCyは一般的に用いられている多結晶Siに対して、
多結晶SiのEg > 多結晶Si1-x-yGexCy層のEg
の関係が成り立つため、N+外部ベースを多結晶Si1-x-yGexCy層で製作することが有効であることがわかる。
(その他の実施形態)
シングルポリシリコンタイプだけではなく、図11に示すように、ダブルポリシリコンタイプにも適用可能である。この場合、N型第2ポリシリコンとSi1-xGex内部ベース38との間にトンネル結合24が形成される。
多結晶SiのEg > 多結晶Si1-x-yGexCy層のEg
の関係が成り立つため、N+外部ベースを多結晶Si1-x-yGexCy層で製作することが有効であることがわかる。
(その他の実施形態)
シングルポリシリコンタイプだけではなく、図11に示すように、ダブルポリシリコンタイプにも適用可能である。この場合、N型第2ポリシリコンとSi1-xGex内部ベース38との間にトンネル結合24が形成される。
また、N型ドーパントである砒素(As)はP型ドーパントであるホウ素(B)よりも低温で活性化しやすく、その点でも本構造がベース抵抗の低減に有効である。
本発明によりベース抵抗の低減が可能となるため、高性能なNPN型バイポーラトランジスタの製作が可能となる。
10 Si基板
11 コレクタ層
12 分離用P+領域
13 第3の絶縁体
14 第1の絶縁体
15 第2の絶縁体
16 N+コレクタ引き出し層
17 単結晶領域
18 多結晶領域
19 第4の絶縁層
20 Si1-xGex層
21 Si層
22 第5の絶縁層
23 第6の絶縁層
24 トンネル接合
25 サイドウォール
26 第7の絶縁体
27 エミッタ開口
28 N+ポリシリコンエミッタ
29 Tiシリサイド
30 層間絶縁膜
31 ベース電極
32 エミッタ電極
33 コレクタ電極
34 ベース・エミッタ形成領域
35 コレクタ引き出し領域
36 N+型Si1-xGex外部ベース
37 N+型Si外部ベース
38 P+型Si1-xGex内部ベース
39 Si層
40 外部ベース領域
41 P+型Si1-xGex外部ベース
42 P+型Si外部ベース
11 コレクタ層
12 分離用P+領域
13 第3の絶縁体
14 第1の絶縁体
15 第2の絶縁体
16 N+コレクタ引き出し層
17 単結晶領域
18 多結晶領域
19 第4の絶縁層
20 Si1-xGex層
21 Si層
22 第5の絶縁層
23 第6の絶縁層
24 トンネル接合
25 サイドウォール
26 第7の絶縁体
27 エミッタ開口
28 N+ポリシリコンエミッタ
29 Tiシリサイド
30 層間絶縁膜
31 ベース電極
32 エミッタ電極
33 コレクタ電極
34 ベース・エミッタ形成領域
35 コレクタ引き出し領域
36 N+型Si1-xGex外部ベース
37 N+型Si外部ベース
38 P+型Si1-xGex内部ベース
39 Si層
40 外部ベース領域
41 P+型Si1-xGex外部ベース
42 P+型Si外部ベース
Claims (3)
- バイポーラトランジスタのコレクタとして機能する第1伝導型の第1の半導体層を有する基板と、
上記基板の第1の半導体層上に設けられ、バイポーラトランジスタのベースとして機能する第2伝導型の第2の半導体層と、
上記第2の半導体層上に設けられ、バイポーラトランジスタのエミッタとして機能する第1伝導型の第3の半導体層と、
上記第2の半導体層に接続するように具備された外部ベース層を備えるバイポーラトランジスタにおいて、
上記外部ベース層が第1伝導型であることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
上記基板はSi層であり、
上記第1の半導体層はSi層であり、
上記第2の半導体層はSi1-x-yGexCy層(1≧x>0、 1≧y≧0)であり、
上記第3の半導体層はSi層であることを特徴とする半導体装置。 - 請求項1および2に記載の半導体装置において、
上記外部ベース層はn型にドーピングされた多結晶Si1-x-yGexCy層(1≧x>0、 1≧y≧0)であることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003288704A JP2005057171A (ja) | 2003-08-07 | 2003-08-07 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003288704A JP2005057171A (ja) | 2003-08-07 | 2003-08-07 | 半導体装置とその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005057171A true JP2005057171A (ja) | 2005-03-03 |
Family
ID=34367274
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003288704A Pending JP2005057171A (ja) | 2003-08-07 | 2003-08-07 | 半導体装置とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005057171A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2023383A2 (en) | 2007-08-08 | 2009-02-11 | NEC Electronics Corporation | Heterojunction bipolar transistor and method for manufacturing same |
DE102008001535B4 (de) * | 2007-06-01 | 2013-01-31 | Infineon Technologies Ag | Bipolartransistor und Verfahren zur Herstellung desselben |
CN104409486A (zh) * | 2014-12-08 | 2015-03-11 | 沈阳工业大学 | 低亚阈值摆幅高耐压绝缘栅隧穿晶体管及其制造方法 |
CN104409489A (zh) * | 2014-12-08 | 2015-03-11 | 沈阳工业大学 | 高集成凹槽绝缘栅隧穿双极增强晶体管及其制造方法 |
-
2003
- 2003-08-07 JP JP2003288704A patent/JP2005057171A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102008001535B4 (de) * | 2007-06-01 | 2013-01-31 | Infineon Technologies Ag | Bipolartransistor und Verfahren zur Herstellung desselben |
EP2023383A2 (en) | 2007-08-08 | 2009-02-11 | NEC Electronics Corporation | Heterojunction bipolar transistor and method for manufacturing same |
US7728358B2 (en) | 2007-08-08 | 2010-06-01 | Nec Electronics Corporation | Semiconductor device and method for manufacturing same |
US8058124B2 (en) | 2007-08-08 | 2011-11-15 | Renesas Electronics Corporation | Method of manufacturing a semiconductor device |
CN104409486A (zh) * | 2014-12-08 | 2015-03-11 | 沈阳工业大学 | 低亚阈值摆幅高耐压绝缘栅隧穿晶体管及其制造方法 |
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