JP2888405B2 - サイクリックデータ制御方法 - Google Patents
サイクリックデータ制御方法Info
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- JP2888405B2 JP2888405B2 JP19886993A JP19886993A JP2888405B2 JP 2888405 B2 JP2888405 B2 JP 2888405B2 JP 19886993 A JP19886993 A JP 19886993A JP 19886993 A JP19886993 A JP 19886993A JP 2888405 B2 JP2888405 B2 JP 2888405B2
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Description
【０００１】
【産業上の利用分野】この発明は、制御用データの送受
信をループ状伝送路と外部制御装置とに接続された複数
のステーションで制御する機能を有した分散処理システ
ムに関し、特にループ状伝送路を伝送するサイクリック
データの変化を検出しサイクリックデータを制御するサ
イクリックデータ制御方法に関するものである。
信をループ状伝送路と外部制御装置とに接続された複数
のステーションで制御する機能を有した分散処理システ
ムに関し、特にループ状伝送路を伝送するサイクリック
データの変化を検出しサイクリックデータを制御するサ
イクリックデータ制御方法に関するものである。
【０００２】
【従来の技術】図１５は、プロトコルを実現するための
従来の制御用データウェイのステーションの一構成例を
示すブロック図である。図１５において、１９はステー
ションである。回線１１に接続された回線接続部１２に
は、メディアアクセス部１３が接続されている。メディ
アアクセス部１３とデータの送受を行なうバッファメモ
リ１４は送信バッファメモリ１４ａと受信バッファメモ
リ１４ｂを有する。ステーション１９には、この他にＤ
ＭＡ転送制御部１５、サイクリックメモリ１６及びイベ
ント伝送制御部１７が設けられ、外部制御装置８が接続
されている。
従来の制御用データウェイのステーションの一構成例を
示すブロック図である。図１５において、１９はステー
ションである。回線１１に接続された回線接続部１２に
は、メディアアクセス部１３が接続されている。メディ
アアクセス部１３とデータの送受を行なうバッファメモ
リ１４は送信バッファメモリ１４ａと受信バッファメモ
リ１４ｂを有する。ステーション１９には、この他にＤ
ＭＡ転送制御部１５、サイクリックメモリ１６及びイベ
ント伝送制御部１７が設けられ、外部制御装置８が接続
されている。
【０００３】図１７には、フレームの構成図を示す。図
１７（ａ）はトークンフレーム２０の構成を示すもので
あり、（１０−ＳＤ）は開始デリミタ、（１０−ＦＣ）
はフレーム制御、（１０−ＥＤ）は終了デリミタであ
る。
１７（ａ）はトークンフレーム２０の構成を示すもので
あり、（１０−ＳＤ）は開始デリミタ、（１０−ＦＣ）
はフレーム制御、（１０−ＥＤ）は終了デリミタであ
る。
【０００４】また図１７（ｂ）はデータフレーム２１の
構成を示す図であり、（１１−ＳＤ）は開始デリミタ、
（１１−ＦＣ）はフレーム制御、（１１−ＤＡ）は宛先
アドレス、（１１−ＳＡ）は送信元アドレス、（１１−
ＩＮＦＯ）は情報エリア、（１１−ＦＣＳ）はフレーム
チェックシーケンス、（１１−ＥＤ）は終了デリミタ、
（１１−ＦＳ）はフレームステータスである。さらに、
サイクリックデータを送信するデータフレームの場合、
（１１−ＩＮＦＯ）はさらに送信制御情報２２とサイク
リックデータ２３に分割され、送信制御情報２２は、ア
ドレスオフセット情報（１２−ＯＦＦＳＥＴ）と送信デ
ータ量（１２−ＬＥＮＧＴＨ）から構成される。
構成を示す図であり、（１１−ＳＤ）は開始デリミタ、
（１１−ＦＣ）はフレーム制御、（１１−ＤＡ）は宛先
アドレス、（１１−ＳＡ）は送信元アドレス、（１１−
ＩＮＦＯ）は情報エリア、（１１−ＦＣＳ）はフレーム
チェックシーケンス、（１１−ＥＤ）は終了デリミタ、
（１１−ＦＳ）はフレームステータスである。さらに、
サイクリックデータを送信するデータフレームの場合、
（１１−ＩＮＦＯ）はさらに送信制御情報２２とサイク
リックデータ２３に分割され、送信制御情報２２は、ア
ドレスオフセット情報（１２−ＯＦＦＳＥＴ）と送信デ
ータ量（１２−ＬＥＮＧＴＨ）から構成される。
【０００５】図１６は上記ステーションを用いて構成し
た制御データウェイ（分散処理システム）の全体概要図
である。この図１６においては、ループ状伝送路２５に
は複数のステーション１９ａ，１９ｂ，１９ｃが接続さ
れ、各ステーション１９ａ，１９ｂ，１９ｃにはそれぞ
れ前記図１５にも示すように、メディアアクセス部１
３、サイクリックメモリ１６およびイベント伝送制御部
１７が設けられ、外部制御装置１８ａ，１８ｂ，１８ｃ
が接続されている。
た制御データウェイ（分散処理システム）の全体概要図
である。この図１６においては、ループ状伝送路２５に
は複数のステーション１９ａ，１９ｂ，１９ｃが接続さ
れ、各ステーション１９ａ，１９ｂ，１９ｃにはそれぞ
れ前記図１５にも示すように、メディアアクセス部１
３、サイクリックメモリ１６およびイベント伝送制御部
１７が設けられ、外部制御装置１８ａ，１８ｂ，１８ｃ
が接続されている。
【０００６】次に、本従来例の動作について説明する。
ループ状伝送路２５に接続されたステーション１９が図
１７（ａ）に示した構成のトークンフレーム２０を獲得
すると、該ステーション１９は同図（ｂ）に示された構
成のデータフレーム２１を送信する権利を獲得する。こ
のデータフレーム２１には、自ステーションが送信する
ように設定されたサイクリックメモリのエリアのデータ
を載せて送信する。つまり、送信制御情報２２のアドレ
スオフセット情報（１２−ＯＦＦＳＥＴ）に送信するサ
イクリックデータブロックのサイクリックメモリ先頭か
らのオフセットアドレスを、送信データ量（１２−ＬＥ
ＮＧＴＨ）には送信するサイクリックデータブロックの
ワード数を載せ、サイクリックデータ２３には送信エリ
アに従ったサイクリックメモリ上の実際のデータを載せ
て送信する。
ループ状伝送路２５に接続されたステーション１９が図
１７（ａ）に示した構成のトークンフレーム２０を獲得
すると、該ステーション１９は同図（ｂ）に示された構
成のデータフレーム２１を送信する権利を獲得する。こ
のデータフレーム２１には、自ステーションが送信する
ように設定されたサイクリックメモリのエリアのデータ
を載せて送信する。つまり、送信制御情報２２のアドレ
スオフセット情報（１２−ＯＦＦＳＥＴ）に送信するサ
イクリックデータブロックのサイクリックメモリ先頭か
らのオフセットアドレスを、送信データ量（１２−ＬＥ
ＮＧＴＨ）には送信するサイクリックデータブロックの
ワード数を載せ、サイクリックデータ２３には送信エリ
アに従ったサイクリックメモリ上の実際のデータを載せ
て送信する。
【０００７】さらにこのデータフレーム２１の宛先アド
レス（１１−ＤＡ）はすべてのステーションが受信でき
るようにブロードキャストアドレスとして送信する（図
１８参照）。また送信元アドレスは、送信ステーション
の個別アドレスが設定される。このデータフレーム２１
を受信したステーションでは受信した送信制御情報２２
のアドレスオフセット情報（１２−ＯＦＦＳＥＴ）で示
されたオフセットアドレス分サイクリックメモリの先頭
から隔たったアドレスから送信データ量（１２−ＬＥＮ
ＧＴＨ）に示されたデータ長だけ受信したサイクリック
データ２３を展開する（図１６参照）。
レス（１１−ＤＡ）はすべてのステーションが受信でき
るようにブロードキャストアドレスとして送信する（図
１８参照）。また送信元アドレスは、送信ステーション
の個別アドレスが設定される。このデータフレーム２１
を受信したステーションでは受信した送信制御情報２２
のアドレスオフセット情報（１２−ＯＦＦＳＥＴ）で示
されたオフセットアドレス分サイクリックメモリの先頭
から隔たったアドレスから送信データ量（１２−ＬＥＮ
ＧＴＨ）に示されたデータ長だけ受信したサイクリック
データ２３を展開する（図１６参照）。
【０００８】トークンは伝送路上の接続順序に従って全
ステーションにパスされるため、トークン獲得時に自己
のサイクリックデータフレームを送信することにより、
すべてのステーションがもつサイクリックメモリの内容
はある遅延時間をもって同一に保たれる。従って、外部
制御装置１８ａ，１８ｂ，１８ｃがサイクリックメモリ
１６内の自己の接続ステーションの送信エリアにデータ
を書き込むとある時間遅延を経てループに接続された全
ステーション１９ａ，１９ｂ，１９ｃのサイクリックメ
モリ１６の同一エリアに書き込み内容が反映さる。これ
を外部制御装置１８ａ，１８ｂ、１８ｃが読むことによ
って外部制御装置間のサイクリックメモリ１６を介した
データ伝送がおこなえる。
ステーションにパスされるため、トークン獲得時に自己
のサイクリックデータフレームを送信することにより、
すべてのステーションがもつサイクリックメモリの内容
はある遅延時間をもって同一に保たれる。従って、外部
制御装置１８ａ，１８ｂ，１８ｃがサイクリックメモリ
１６内の自己の接続ステーションの送信エリアにデータ
を書き込むとある時間遅延を経てループに接続された全
ステーション１９ａ，１９ｂ，１９ｃのサイクリックメ
モリ１６の同一エリアに書き込み内容が反映さる。これ
を外部制御装置１８ａ，１８ｂ、１８ｃが読むことによ
って外部制御装置間のサイクリックメモリ１６を介した
データ伝送がおこなえる。
【０００９】こうしたサイクリックデータ伝送におい
て、ある外部制御装置が任意のアドレスのサイクリック
データの変化を検出するためには、外部制御装置が変化
検出したいサイクリックデータを定期的にリードし、前
回値と比較し、最新値を前回値に格納するといったソフ
トウェアによるポーリング方式がとられていた。
て、ある外部制御装置が任意のアドレスのサイクリック
データの変化を検出するためには、外部制御装置が変化
検出したいサイクリックデータを定期的にリードし、前
回値と比較し、最新値を前回値に格納するといったソフ
トウェアによるポーリング方式がとられていた。
【００１０】
【発明が解決しようとする課題】従来の分散処理システ
ムにおいてサイクリックデータ伝送方法とサイクリック
データの変化検出方法は以上のような構成により行なわ
れているが、しかしながら、ソフトウェアによるポーリ
ング方式であるため、サイクリックデータの変化検出を
速やかに行なうことができず、また、外部制御装置の負
荷増加を招くという問題点があった。
ムにおいてサイクリックデータ伝送方法とサイクリック
データの変化検出方法は以上のような構成により行なわ
れているが、しかしながら、ソフトウェアによるポーリ
ング方式であるため、サイクリックデータの変化検出を
速やかに行なうことができず、また、外部制御装置の負
荷増加を招くという問題点があった。
【００１１】この発明は上記のような問題点を解消する
ためになされたもので、サイクリックデータの変化の検
出を外部制御装置で行なわずに、各ステーションの転送
制御部で行なうようにすることにより、外部制御装置の
負荷を減少させ、また、サイクリックデータの変化検出
を速やかに行なうことができるサイクリックデータ制御
方法を提供することを目的とする。
ためになされたもので、サイクリックデータの変化の検
出を外部制御装置で行なわずに、各ステーションの転送
制御部で行なうようにすることにより、外部制御装置の
負荷を減少させ、また、サイクリックデータの変化検出
を速やかに行なうことができるサイクリックデータ制御
方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】請求項１の発明において
は、変化検出制御回路９は、最新のサイクリックデータ
受信時に一旦このデータを最新値レジスタ５ａに格納
し、最新値サイクリックメモリ４ａにデータを書き込む
のと同じサイクルで、前回値サイクリックメモリ４ｂか
ら前回値を、論理和回路６ｂの出力によって検定し、該
出力が無意であれば最新サイクリックデータの受信を継
続し、該出力が有意であれば割り込み信号生成回路７に
より外部に対して割り込み信号を生成させるとともに最
新値レジスタ５ａに格納されている最新サイクリックデ
ータを前回値サイクリックメモリ４ｂの同一アドレスに
書き込み、その後最新サイクリックデータの受信を継続
するが、外部から変化検出ロック解除されるまでは最新
値サイクリックメモリ４ａに最新サイクリックデータを
書き込むのみとする制御を行なうことを特徴とするもの
である。
は、変化検出制御回路９は、最新のサイクリックデータ
受信時に一旦このデータを最新値レジスタ５ａに格納
し、最新値サイクリックメモリ４ａにデータを書き込む
のと同じサイクルで、前回値サイクリックメモリ４ｂか
ら前回値を、論理和回路６ｂの出力によって検定し、該
出力が無意であれば最新サイクリックデータの受信を継
続し、該出力が有意であれば割り込み信号生成回路７に
より外部に対して割り込み信号を生成させるとともに最
新値レジスタ５ａに格納されている最新サイクリックデ
ータを前回値サイクリックメモリ４ｂの同一アドレスに
書き込み、その後最新サイクリックデータの受信を継続
するが、外部から変化検出ロック解除されるまでは最新
値サイクリックメモリ４ａに最新サイクリックデータを
書き込むのみとする制御を行なうことを特徴とするもの
である。
【００１３】請求項２の発明においては、請求項１の構
成を有し、更にサイクリックデータの変化が検出された
サイクリックメモリのアドレスと排他的論理和回路６ａ
の出力を格納するレジスタ５ｂ，５ｄをそれぞれ設け、
外部からレジスタ５ｂ，５ｂの内容を読み出す外部イン
タフェース回路８を備えたことを特徴とするものであ
る。
成を有し、更にサイクリックデータの変化が検出された
サイクリックメモリのアドレスと排他的論理和回路６ａ
の出力を格納するレジスタ５ｂ，５ｄをそれぞれ設け、
外部からレジスタ５ｂ，５ｂの内容を読み出す外部イン
タフェース回路８を備えたことを特徴とするものであ
る。
【００１４】請求項３の発明においては、変化検出制御
回路９は、最新のサイクリックデータ受信時に一旦この
データを最新値レジスタ５ａに格納し、最新値サイクリ
ックメモリ４ａにデータを書き込むのと同じサイクル
で、前回値サイクリックメモリ４ｂから前回値を、変化
検出マスクメモリ４ｃからマスクデータを読み出し、論
理和回路６ｂの出力を検定し、該出力が無意であれば最
新サイクリックデータの受信を継続し、該出力が有意で
あれば割り込み信号生成回路７により外部に対して割り
込み信号を生成させるとともに最新値レジスタ５ａに格
納されている最新サイクリックデータを前回値サイクリ
ックメモリ４ｂの同一アドレスに書き込み、その後最新
サイクリックデータの受信を継続するが、外部から変化
検出ロックが解除されるまでは最新値サイクリックメモ
リ４ａに最新サイクリックデータを書き込むのみとする
制御を行なうことを特徴とするものである。
回路９は、最新のサイクリックデータ受信時に一旦この
データを最新値レジスタ５ａに格納し、最新値サイクリ
ックメモリ４ａにデータを書き込むのと同じサイクル
で、前回値サイクリックメモリ４ｂから前回値を、変化
検出マスクメモリ４ｃからマスクデータを読み出し、論
理和回路６ｂの出力を検定し、該出力が無意であれば最
新サイクリックデータの受信を継続し、該出力が有意で
あれば割り込み信号生成回路７により外部に対して割り
込み信号を生成させるとともに最新値レジスタ５ａに格
納されている最新サイクリックデータを前回値サイクリ
ックメモリ４ｂの同一アドレスに書き込み、その後最新
サイクリックデータの受信を継続するが、外部から変化
検出ロックが解除されるまでは最新値サイクリックメモ
リ４ａに最新サイクリックデータを書き込むのみとする
制御を行なうことを特徴とするものである。
【００１５】請求項４の発明においては、請求項３の構
成を有し、サイクリックデータの変化が検出されたサイ
クリックメモリのアドレスと論理積回路６ｃの出力を格
納するレジスタ５ｂ，５ｄをそれぞれ設け、外部から読
み出す外部インタフェース回路８を備えたことを特徴と
するものである。
成を有し、サイクリックデータの変化が検出されたサイ
クリックメモリのアドレスと論理積回路６ｃの出力を格
納するレジスタ５ｂ，５ｄをそれぞれ設け、外部から読
み出す外部インタフェース回路８を備えたことを特徴と
するものである。
【００１６】請求項５の発明においては、変化検出制御
回路９は、最新のサイクリックデータ受信時に一旦この
データを最新値レジスタ５ａに格納し、最新値サイクリ
ックメモリ４ａにデータを書き込むのと同じサイクル
で、前回値サイクリックメモリ４ｂから前回値を、オン
変化検出マスクメモリ４ｄからオン変化変化検出マスク
データを、オフ変化検出マスクメモリ４ｅからオフ変化
検出マスクデータを読み出し、論理和回路６ｈの出力を
検定し、該出力が無意であれば最新サイクリックデータ
の受信を継続し、該出力が有意であれば上記割り込み信
号生成回路７により外部に対して割り込み信号を生成さ
せるとともに最新値レジスタ５ａに格納されている最新
サイクリックデータを前回値サイクリックメモリ４ｂの
同一アドレスに書き込み、その後最新サイクリックデー
タの受信を継続するが、外部から変化検出ロックが解除
されるまでは最新値サイクリックメモリ４ａに最新サイ
クリックデータを書き込むのみとする制御を行なうこと
を特徴とするものである。
回路９は、最新のサイクリックデータ受信時に一旦この
データを最新値レジスタ５ａに格納し、最新値サイクリ
ックメモリ４ａにデータを書き込むのと同じサイクル
で、前回値サイクリックメモリ４ｂから前回値を、オン
変化検出マスクメモリ４ｄからオン変化変化検出マスク
データを、オフ変化検出マスクメモリ４ｅからオフ変化
検出マスクデータを読み出し、論理和回路６ｈの出力を
検定し、該出力が無意であれば最新サイクリックデータ
の受信を継続し、該出力が有意であれば上記割り込み信
号生成回路７により外部に対して割り込み信号を生成さ
せるとともに最新値レジスタ５ａに格納されている最新
サイクリックデータを前回値サイクリックメモリ４ｂの
同一アドレスに書き込み、その後最新サイクリックデー
タの受信を継続するが、外部から変化検出ロックが解除
されるまでは最新値サイクリックメモリ４ａに最新サイ
クリックデータを書き込むのみとする制御を行なうこと
を特徴とするものである。
【００１７】請求項６の発明においては、請求項５の構
成を有し、更に、サイクリックデータ変化検出されたサ
イクリックメモリのアドレスとオン変化論理積回路６ｅ
の出力を格納するレジスタ５ｂ，５ｇと、オフ変化論理
積回路６ｇの出力を格納するレジスタ５ｈとをそれぞれ
設け、上記レジスタの内容を外部から読み出す外部イン
タフェース回路８を備えたことを特徴とするものであ
る。
成を有し、更に、サイクリックデータ変化検出されたサ
イクリックメモリのアドレスとオン変化論理積回路６ｅ
の出力を格納するレジスタ５ｂ，５ｇと、オフ変化論理
積回路６ｇの出力を格納するレジスタ５ｈとをそれぞれ
設け、上記レジスタの内容を外部から読み出す外部イン
タフェース回路８を備えたことを特徴とするものであ
る。
【００１８】
【作用】請求項１の発明においては、最新のサイクリッ
クデータを受信すると、このデータは一旦最新値レジス
タ５ａに格納される。前回値サイクリックメモリ４ｂか
らの前回値は、最新値サイクリックメモリ４ａにデータ
を書き込むのと同じサイクルで、論理和回路６ｂの出力
によって検定される。該出力が無意であれば最新サイク
リックデータの受信が継続され、該出力が有意であれば
割り込み信号生成回路７により外部に対して割り込み信
号が生成される。また、最新値レジスタ５ａに格納され
ている最新サイクリックデータは前回値サイクリックメ
モリ４ｂの同一アドレスに書き込まれ、その後、最新サ
イクリックデータの受信は継続するが、外部から変化検
出ロックが解除されるまでは最新値サイクリックメモリ
４ａに最新サイクリックデータが書き込まれる。
クデータを受信すると、このデータは一旦最新値レジス
タ５ａに格納される。前回値サイクリックメモリ４ｂか
らの前回値は、最新値サイクリックメモリ４ａにデータ
を書き込むのと同じサイクルで、論理和回路６ｂの出力
によって検定される。該出力が無意であれば最新サイク
リックデータの受信が継続され、該出力が有意であれば
割り込み信号生成回路７により外部に対して割り込み信
号が生成される。また、最新値レジスタ５ａに格納され
ている最新サイクリックデータは前回値サイクリックメ
モリ４ｂの同一アドレスに書き込まれ、その後、最新サ
イクリックデータの受信は継続するが、外部から変化検
出ロックが解除されるまでは最新値サイクリックメモリ
４ａに最新サイクリックデータが書き込まれる。
【００１９】請求項２の発明においては、レジスタ５ｂ
には、サイクリックデータの変化が検出されたサイクリ
ックメモリのアドレスが格納され、レジスタ５ｄには排
他的論理和回路６ａの出力が格納される。外部インタフ
ェース回路８は外部からレジスタ５ｂ，５ｄの内容を読
み出す。
には、サイクリックデータの変化が検出されたサイクリ
ックメモリのアドレスが格納され、レジスタ５ｄには排
他的論理和回路６ａの出力が格納される。外部インタフ
ェース回路８は外部からレジスタ５ｂ，５ｄの内容を読
み出す。
【００２０】請求項３の発明においては、最新のサイク
リックデータの受信時に、このデータは一旦最新値レジ
スタ５ａに格納され、最新値サイクリックメモリ４ａに
データを書き込むのと同じサイクルで、前回値サイクリ
ックメモリ４ｂから前回値が読み出され、変化検出マス
クメモリ４ｃからマスクデータが読み出され、論理和回
路６ｂの出力が検定される。該出力が無意であれば最新
サイクリックデータの受信が継続され、該出力が有意で
あれば割り込み信号生成回路７により外部に対して割り
込み信号が生成される。また、最新値レジスタ５ａに格
納されている最新サイクリックデータは前回値サイクリ
ックメモリ４ｂの同一アドレスに書き込まれ、その後、
最新サイクリックデータの受信は継続するが、外部から
変化検出ロックが解除されるまでは最新値サイクリック
メモリ４ａに最新サイクリックデータが書き込まれる。
リックデータの受信時に、このデータは一旦最新値レジ
スタ５ａに格納され、最新値サイクリックメモリ４ａに
データを書き込むのと同じサイクルで、前回値サイクリ
ックメモリ４ｂから前回値が読み出され、変化検出マス
クメモリ４ｃからマスクデータが読み出され、論理和回
路６ｂの出力が検定される。該出力が無意であれば最新
サイクリックデータの受信が継続され、該出力が有意で
あれば割り込み信号生成回路７により外部に対して割り
込み信号が生成される。また、最新値レジスタ５ａに格
納されている最新サイクリックデータは前回値サイクリ
ックメモリ４ｂの同一アドレスに書き込まれ、その後、
最新サイクリックデータの受信は継続するが、外部から
変化検出ロックが解除されるまでは最新値サイクリック
メモリ４ａに最新サイクリックデータが書き込まれる。
【００２１】請求項４の発明においては、レジスタ５ｂ
には、サイクリックデータの変化が検出されたサイクリ
ックメモリのアドレスが格納され、レジスタ５ｄには論
理積回路６ｃの出力が格納される。外部インタフェース
回路８は外部からレジスタ５ｂ，５ｄの内容を読み出
す。
には、サイクリックデータの変化が検出されたサイクリ
ックメモリのアドレスが格納され、レジスタ５ｄには論
理積回路６ｃの出力が格納される。外部インタフェース
回路８は外部からレジスタ５ｂ，５ｄの内容を読み出
す。
【００２２】請求項５の発明においては、最新のサイク
リックデータの受信時に、このデータは最新値レジスタ
５ａに格納され、最新値サイクリックメモリ４ａにデー
タを書き込むのと同じサイクルで、前回値サイクリック
メモリ４ｂから前回値が読み出され、オン変化検出マス
クメモリ４ｄからオン変化検出マスクデータが読み出さ
れ、オフ変化検出マスクメモリ４ｅからオフ変化検出マ
スクデータが読み出される。そして論理和回路６ｈの出
力が検定され、該出力が無意であれば最新サイクリック
データの受信が継続され、該出力が有意であれば割り込
み信号生成回路７により外部に対して割り込み信号が生
成される。また、最新値レジスタ５ａに格納されている
最新サイクリックデータは前回値サイクリックメモリ４
ｂの同一アドレスに書き込まれ、その後最新サイクリッ
クデータの受信は継続するが、外部から変化検出ロック
が解除されるまでは、最新値サイクリックメモリ４ａに
最新サイクリックデータが書き込まれる。
リックデータの受信時に、このデータは最新値レジスタ
５ａに格納され、最新値サイクリックメモリ４ａにデー
タを書き込むのと同じサイクルで、前回値サイクリック
メモリ４ｂから前回値が読み出され、オン変化検出マス
クメモリ４ｄからオン変化検出マスクデータが読み出さ
れ、オフ変化検出マスクメモリ４ｅからオフ変化検出マ
スクデータが読み出される。そして論理和回路６ｈの出
力が検定され、該出力が無意であれば最新サイクリック
データの受信が継続され、該出力が有意であれば割り込
み信号生成回路７により外部に対して割り込み信号が生
成される。また、最新値レジスタ５ａに格納されている
最新サイクリックデータは前回値サイクリックメモリ４
ｂの同一アドレスに書き込まれ、その後最新サイクリッ
クデータの受信は継続するが、外部から変化検出ロック
が解除されるまでは、最新値サイクリックメモリ４ａに
最新サイクリックデータが書き込まれる。
【００２３】請求項６の発明においては、レジスタ５ｂ
には、サイクリックデータが変化検出されたサイクリッ
クメモリのアドレスが格納され、レジスタ５ｇにはオン
変化論理積回路６ｅの出力が格納される。外部インタフ
ェース回路８は外部からレジスタ５ｂ，５ｇの内容を読
み出す。
には、サイクリックデータが変化検出されたサイクリッ
クメモリのアドレスが格納され、レジスタ５ｇにはオン
変化論理積回路６ｅの出力が格納される。外部インタフ
ェース回路８は外部からレジスタ５ｂ，５ｇの内容を読
み出す。
【００２４】
【実施例】実施例１（請求項１，２）．図１は、本発明
の実施例１の構成を示すブロック図である。図１は、従
来例のＤＭＡ転送制御部１５の内容を改良した実施例１
としてのＤＭＡ転送制御部の構成を示している。図１に
おいて、サイクリックデータ受信回路１にアドレスバス
２とデータバス３ａを介して、最新値サイクリックメモ
リ４ａが接続されている。さらに、データバス３ａには
最新値レジスタ５ａが接続され、アドレスバス２にはア
ドレスレジスタ５ｂが接続されている。前回値サイクリ
ックメモリ４ｂは、アドレス入力にアドレスバス２が接
続され、データ入出力にはデータバス３ｂが接続されて
いる。データバス３ｂには最新値レジスタ５ａと前回値
レジスタ５ｃが接続されている。排他的論理和回路６ａ
のＡ入力には、最新値レジスタ５ａの出力が、Ｂ入力に
は前回値レジスタ５ｃの出力が接続されている。排他的
論理和回路６ａの出力には、変化ビットレジスタ５ｄと
論理和回路６ｂが接続され、論理和回路６ｂの出力に
は、割り込み信号生成回路７が接続されている。アドレ
スレジスタ５ｂと変化ビットレジスタ５ｄの出力は、外
部インタフェース回路８に接続されている。そして、上
記の各構成要素を制御するために変化検出制御回路９が
ある。
の実施例１の構成を示すブロック図である。図１は、従
来例のＤＭＡ転送制御部１５の内容を改良した実施例１
としてのＤＭＡ転送制御部の構成を示している。図１に
おいて、サイクリックデータ受信回路１にアドレスバス
２とデータバス３ａを介して、最新値サイクリックメモ
リ４ａが接続されている。さらに、データバス３ａには
最新値レジスタ５ａが接続され、アドレスバス２にはア
ドレスレジスタ５ｂが接続されている。前回値サイクリ
ックメモリ４ｂは、アドレス入力にアドレスバス２が接
続され、データ入出力にはデータバス３ｂが接続されて
いる。データバス３ｂには最新値レジスタ５ａと前回値
レジスタ５ｃが接続されている。排他的論理和回路６ａ
のＡ入力には、最新値レジスタ５ａの出力が、Ｂ入力に
は前回値レジスタ５ｃの出力が接続されている。排他的
論理和回路６ａの出力には、変化ビットレジスタ５ｄと
論理和回路６ｂが接続され、論理和回路６ｂの出力に
は、割り込み信号生成回路７が接続されている。アドレ
スレジスタ５ｂと変化ビットレジスタ５ｄの出力は、外
部インタフェース回路８に接続されている。そして、上
記の各構成要素を制御するために変化検出制御回路９が
ある。
【００２５】図２にこの実施例１における典型的な処理
の流れを時系列的に示す。また、図３，図４にこの処理
のフローチャートを示す。図１〜図４を用いて本実施例
１の動作を説明する。変化検出制御回路９は、最新のサ
イクリックデータ受信時に一旦このデータを最新値レジ
スタ５ａに格納し（ステップ３１）、最新値サイクリッ
クメモリ４ａにデータを書き込む（ステップ３２）のと
同じサイクルで、前回値サイクリックメモリ４ｂから前
回値を読み出す（ステップ３３）。このとき、最新値サ
イクリックメモリ４ａと前回値サイクリックメモリ４ｂ
は同じアドレスバス２に接続されているため、同一アド
レスオフセットをもつデータをアクセスする。データバ
ス３ｂ経由で前回値データは前回値レジスタ５ｃにセッ
トされる。その後、最新値レジスタ５ａの出力と前回値
レジスタ５ｃの出力は排他的論理和回路６ａでビット毎
に排他的論理和演算が行なわれる（ステップ３４）。も
し、前回値と最新値に相違があると、変化のあったビッ
トは有意になる。排他的論理和回路６ａのビット毎の出
力全てを論理和回路６ｂで論理和演算を行なう。もし、
いずれかのビットが有意である場合（ステップ３５）、
つまり、いずれかのビットで前回値と最新値に相違があ
ると、この論理和回路６ｂの出力は有意になる。
の流れを時系列的に示す。また、図３，図４にこの処理
のフローチャートを示す。図１〜図４を用いて本実施例
１の動作を説明する。変化検出制御回路９は、最新のサ
イクリックデータ受信時に一旦このデータを最新値レジ
スタ５ａに格納し（ステップ３１）、最新値サイクリッ
クメモリ４ａにデータを書き込む（ステップ３２）のと
同じサイクルで、前回値サイクリックメモリ４ｂから前
回値を読み出す（ステップ３３）。このとき、最新値サ
イクリックメモリ４ａと前回値サイクリックメモリ４ｂ
は同じアドレスバス２に接続されているため、同一アド
レスオフセットをもつデータをアクセスする。データバ
ス３ｂ経由で前回値データは前回値レジスタ５ｃにセッ
トされる。その後、最新値レジスタ５ａの出力と前回値
レジスタ５ｃの出力は排他的論理和回路６ａでビット毎
に排他的論理和演算が行なわれる（ステップ３４）。も
し、前回値と最新値に相違があると、変化のあったビッ
トは有意になる。排他的論理和回路６ａのビット毎の出
力全てを論理和回路６ｂで論理和演算を行なう。もし、
いずれかのビットが有意である場合（ステップ３５）、
つまり、いずれかのビットで前回値と最新値に相違があ
ると、この論理和回路６ｂの出力は有意になる。
【００２６】論理和回路６ｂの出力を、該出力が無意で
あれば変化検出制御回路９は次のサイクリックデータの
受信を継続し、変化検出処理はここでキャンセルされ
る。該出力が有意であれば割り込み信号生成回路７は外
部に対して割り込み信号を生成させる（ステップ３
７）。このとき、変化検出制御回路９は最新値レジスタ
５ａに格納されている最新サイクリックデータを前回値
サイクリックメモリ４ｂのアドレスレジスタ５ｂに格納
されているアドレスに書き込み（ステップ３６）、その
後最新サイクリックデータの受信を継続する。
あれば変化検出制御回路９は次のサイクリックデータの
受信を継続し、変化検出処理はここでキャンセルされ
る。該出力が有意であれば割り込み信号生成回路７は外
部に対して割り込み信号を生成させる（ステップ３
７）。このとき、変化検出制御回路９は最新値レジスタ
５ａに格納されている最新サイクリックデータを前回値
サイクリックメモリ４ｂのアドレスレジスタ５ｂに格納
されているアドレスに書き込み（ステップ３６）、その
後最新サイクリックデータの受信を継続する。
【００２７】外部からは、外部インタフェース回路８を
通じてアドレスレジスタ５ｂと変化ビットレジスタ５ｄ
の値を任意の時点で読むことが可能である。
通じてアドレスレジスタ５ｂと変化ビットレジスタ５ｄ
の値を任意の時点で読むことが可能である。
【００２８】ただし、サイクリックデータ変化検出後、
連続してサイクリックデータ変化検出処理を行なうと、
外部から外部インタフェース回路８を通じてアドレスレ
ジスタ５ｂと変化ビットレジスタ５ｄの値を読む前に、
新たなサイクリックデータ変化検出が発生し新規のデー
タで上書きされる可能性があるため、これを避けるた
め、外部から外部インタフェース回路８を経由して変化
検出ロック（ステップ３８）が解除されるまでは（ステ
ップ３９）、最新値サイクリックメモリに最新サイクリ
ックデータを書き込む（ステップ４０，４１）のみとし
上記の変化検出処理は行なわない。
連続してサイクリックデータ変化検出処理を行なうと、
外部から外部インタフェース回路８を通じてアドレスレ
ジスタ５ｂと変化ビットレジスタ５ｄの値を読む前に、
新たなサイクリックデータ変化検出が発生し新規のデー
タで上書きされる可能性があるため、これを避けるた
め、外部から外部インタフェース回路８を経由して変化
検出ロック（ステップ３８）が解除されるまでは（ステ
ップ３９）、最新値サイクリックメモリに最新サイクリ
ックデータを書き込む（ステップ４０，４１）のみとし
上記の変化検出処理は行なわない。
【００２９】実施例２（請求項３，４対応）．図５，図
６は、本発明の実施例２を示す図である。図５，図６
は、従来例のＤＭＡ転送制御部１５の内容を改良した実
施例２としてのＤＭＡ転送制御部の構成を示している。
図５，図６において、サイクリックデータ受信回路１に
アドレスバス２とデータバス３ａを介して、最新値サイ
クリックメモリ４ａが接続されている。さらに、データ
バス３ａには、最新値レジスタ５ａが、アドレスバス２
にはアドレスレジスタ５ｂが接続されている。前回値サ
イクリックメモリ４ｂは、アドレス入力にアドレスバス
２が接続され、データ入出力にはデータバス３ｂが接続
されている。変化検出マスクメモリ４ｃは、アドレス入
力にアドレスバス３が接続され、データ入出力にはデー
タバス３ｃが接続されている。データバス３ｂには最新
値レジスタ５ａと前回値レジスタ５ｃが接続されてい
る。データバス３ｂには変化検出マスクレジスタ５ｄが
接続されている。排他的論理和回路６ａのＡ入力には、
最新値レジスタ５ａの出力が、Ｂ入力には前回値レジス
タ５ｂの出力が接続されている。論理積回路６ｃのＡ入
力には排他的論理和回路６ａの出力が、Ｂ入力には変化
検出マスクレジスタ５ｄの出力が接続されている。論理
積回路６ｃの出力には、変化ビットレジスタ５ｄと論理
和回路６ｂが接続され、論理和回路６ｂの出力には、割
り込み信号生成回路７が接続されている。アドレスレジ
スタ５ｂと変化ビットレジスタ５ｄの出力は、外部イン
タフェース回路８に接続されている。そして、上記の各
構成要素を制御するために変化検出制御回路９がある。
６は、本発明の実施例２を示す図である。図５，図６
は、従来例のＤＭＡ転送制御部１５の内容を改良した実
施例２としてのＤＭＡ転送制御部の構成を示している。
図５，図６において、サイクリックデータ受信回路１に
アドレスバス２とデータバス３ａを介して、最新値サイ
クリックメモリ４ａが接続されている。さらに、データ
バス３ａには、最新値レジスタ５ａが、アドレスバス２
にはアドレスレジスタ５ｂが接続されている。前回値サ
イクリックメモリ４ｂは、アドレス入力にアドレスバス
２が接続され、データ入出力にはデータバス３ｂが接続
されている。変化検出マスクメモリ４ｃは、アドレス入
力にアドレスバス３が接続され、データ入出力にはデー
タバス３ｃが接続されている。データバス３ｂには最新
値レジスタ５ａと前回値レジスタ５ｃが接続されてい
る。データバス３ｂには変化検出マスクレジスタ５ｄが
接続されている。排他的論理和回路６ａのＡ入力には、
最新値レジスタ５ａの出力が、Ｂ入力には前回値レジス
タ５ｂの出力が接続されている。論理積回路６ｃのＡ入
力には排他的論理和回路６ａの出力が、Ｂ入力には変化
検出マスクレジスタ５ｄの出力が接続されている。論理
積回路６ｃの出力には、変化ビットレジスタ５ｄと論理
和回路６ｂが接続され、論理和回路６ｂの出力には、割
り込み信号生成回路７が接続されている。アドレスレジ
スタ５ｂと変化ビットレジスタ５ｄの出力は、外部イン
タフェース回路８に接続されている。そして、上記の各
構成要素を制御するために変化検出制御回路９がある。
【００３０】次に、図５〜図９を参照して本実施例２の
動作について説明する。図７に本実施例２の典型的な処
理の流れを時系列的に示す。図８，図９にその処理のフ
ローチャートを示す。図５，図６において、変化検出制
御回路９は、最新のサイクリックデータ受信時に一旦こ
のデータを最新値レジスタ５ａに格納し（ステップ６
１）、最新値サイクリックメモリ４ａにデータを書き込
む（ステップ６２）のと同じサイクルで、前回値サイク
リックメモリ４ｂから前回値を（ステップ６３）、変化
検出マスクメモリ４ｃから変化検出マスクデータを読み
出す（ステップ６４）。このとき、最新値サイクリック
メモリ４ａと前回値サイクリックメモリ４ｂと変化検出
マスクメモリ４ｃは同じアドレスバス２に接続されてい
るため、同一アドレスオフセットもつデータをアクセス
する。データバス３ｂ経由で前回値データは前回値レジ
スタ５ｃにセットされる。また、データバス３ｃ経由で
変化検出マスクデータは変化検出マスクレジスタ５ｄに
セットされる。
動作について説明する。図７に本実施例２の典型的な処
理の流れを時系列的に示す。図８，図９にその処理のフ
ローチャートを示す。図５，図６において、変化検出制
御回路９は、最新のサイクリックデータ受信時に一旦こ
のデータを最新値レジスタ５ａに格納し（ステップ６
１）、最新値サイクリックメモリ４ａにデータを書き込
む（ステップ６２）のと同じサイクルで、前回値サイク
リックメモリ４ｂから前回値を（ステップ６３）、変化
検出マスクメモリ４ｃから変化検出マスクデータを読み
出す（ステップ６４）。このとき、最新値サイクリック
メモリ４ａと前回値サイクリックメモリ４ｂと変化検出
マスクメモリ４ｃは同じアドレスバス２に接続されてい
るため、同一アドレスオフセットもつデータをアクセス
する。データバス３ｂ経由で前回値データは前回値レジ
スタ５ｃにセットされる。また、データバス３ｃ経由で
変化検出マスクデータは変化検出マスクレジスタ５ｄに
セットされる。
【００３１】その後、最新値レジスタ５ａの出力と前回
値レジスタ５ｃの出力は排他的論理和回路６ａでビット
毎に排他的論理和演算が行なわれる（ステップ６５）。
もし、前回値と最新値に相違があると、変化のあったビ
ットは有意になる。排他的論理和回路６ａの出力は、変
化検出マスクレジスタ５ｄの出力と、論理積回路６ｃで
ビット毎に論理積がとられる。前回値と最新値に相違が
あっても、変化検出マスクデータの該当ビットは有意で
なければ（ステップ６６）、論理積の結果は有意にはな
らない。論理積回路６ｃのビット毎の出力全てを論理和
回路６ｂで論理和演算を行なう。もし、いずれかのビッ
トが有意である場合、つまり、いずれかのビットで前回
値と最新値に相違があり変化検出マスクされていない場
合、この論理和回路６ｂの出力は有意になる。
値レジスタ５ｃの出力は排他的論理和回路６ａでビット
毎に排他的論理和演算が行なわれる（ステップ６５）。
もし、前回値と最新値に相違があると、変化のあったビ
ットは有意になる。排他的論理和回路６ａの出力は、変
化検出マスクレジスタ５ｄの出力と、論理積回路６ｃで
ビット毎に論理積がとられる。前回値と最新値に相違が
あっても、変化検出マスクデータの該当ビットは有意で
なければ（ステップ６６）、論理積の結果は有意にはな
らない。論理積回路６ｃのビット毎の出力全てを論理和
回路６ｂで論理和演算を行なう。もし、いずれかのビッ
トが有意である場合、つまり、いずれかのビットで前回
値と最新値に相違があり変化検出マスクされていない場
合、この論理和回路６ｂの出力は有意になる。
【００３２】論理和回路６ｂの出力を、該出力が無意で
あれば変化検出制御回路９は次のサイクリックデータの
受信を継続し、変化検出処理はここでキャンセルされ
る。該出力が有意であれば割り込み信号生成回路７は外
部に対して割り込み信号を生成させる（ステップ６
８）。このとき、変化検出制御回路９は最新値レジスタ
５ａに格納されている最新サイクリックデータを前回値
サイクリックメモリ４ｂのアドレスレジスタ５ｂに格納
されているアドレスに書き込み（ステップ６７）、その
後最新サイクリックデータの受信を継続する。外部から
は、外部インタフェース回路８を通じてアドレスレジス
タ５ｂと変化ビットレジスタ５ｄの値を任意の時点で読
むことが可能である。
あれば変化検出制御回路９は次のサイクリックデータの
受信を継続し、変化検出処理はここでキャンセルされ
る。該出力が有意であれば割り込み信号生成回路７は外
部に対して割り込み信号を生成させる（ステップ６
８）。このとき、変化検出制御回路９は最新値レジスタ
５ａに格納されている最新サイクリックデータを前回値
サイクリックメモリ４ｂのアドレスレジスタ５ｂに格納
されているアドレスに書き込み（ステップ６７）、その
後最新サイクリックデータの受信を継続する。外部から
は、外部インタフェース回路８を通じてアドレスレジス
タ５ｂと変化ビットレジスタ５ｄの値を任意の時点で読
むことが可能である。
【００３３】ただし、サイクリックデータ変化検出後、
連続してサイクリックデータ変化検出処理を行なうと、
外部から外部インタフェース回路８を通じてアドレスレ
ジスタ５ｂと変化ビットレジスタ５ｄの値を読む前に、
新たなサイクリックデータ変化検出が発生し新規のデー
タで上書きされる可能性があるため、これを避けるた
め、外部から外部インタフェース回路８を経由して変化
検出ロック（ステップ６９）が解除されるまでは（ステ
ップ７０）、最新値サイクリックメモリに最新サイクリ
ックデータを書き込む（ステップ７１，７２）のみとし
上記の変化検出処理は行なわない。
連続してサイクリックデータ変化検出処理を行なうと、
外部から外部インタフェース回路８を通じてアドレスレ
ジスタ５ｂと変化ビットレジスタ５ｄの値を読む前に、
新たなサイクリックデータ変化検出が発生し新規のデー
タで上書きされる可能性があるため、これを避けるた
め、外部から外部インタフェース回路８を経由して変化
検出ロック（ステップ６９）が解除されるまでは（ステ
ップ７０）、最新値サイクリックメモリに最新サイクリ
ックデータを書き込む（ステップ７１，７２）のみとし
上記の変化検出処理は行なわない。
【００３４】実施例３（請求項５，６対応）．図１０，
図１１は、本発明の実施例３を示す図である。図１０，
図１１は、従来例のＤＭＡ転送制御部１５の内容を改良
した実施例３としてのＤＭＡ転送制御部の構成を示して
いる。図１０，図１１において、サイクリックデータ受
信回路１にアドレスバス２とデータバス３ａを介して、
最新値サイクリックメモリ４ａが接続されている。さら
に、データバス３ａには、最新値レジスタ５ａが、アド
レスバス２にはアドレスレジスタ５ｂが接続されてい
る。前回値サイクリックメモリ４ｂは、アドレス入力に
アドレスバス２が接続され、データ入出力にはデータバ
ス３ｂが接続されている。オン変化検出マスクメモリ４
ｄは、アドレス入力にアドレスバス２が接続され、デー
タ入出力にはデータバス３ｄが接続されている。オフ変
化検出マスクメモリ４ｅは、アドレス入力にアドレスバ
ス２が接続され、データ入出力にはデータバス３ｅが接
続されている。データバス３ｂには最新値レジスタ５ａ
と前回値レジスタ５ｃが接続されている。データバス３
ｄにはオン変化検出マスクレジスタ５ｅが接続されてい
る。
図１１は、本発明の実施例３を示す図である。図１０，
図１１は、従来例のＤＭＡ転送制御部１５の内容を改良
した実施例３としてのＤＭＡ転送制御部の構成を示して
いる。図１０，図１１において、サイクリックデータ受
信回路１にアドレスバス２とデータバス３ａを介して、
最新値サイクリックメモリ４ａが接続されている。さら
に、データバス３ａには、最新値レジスタ５ａが、アド
レスバス２にはアドレスレジスタ５ｂが接続されてい
る。前回値サイクリックメモリ４ｂは、アドレス入力に
アドレスバス２が接続され、データ入出力にはデータバ
ス３ｂが接続されている。オン変化検出マスクメモリ４
ｄは、アドレス入力にアドレスバス２が接続され、デー
タ入出力にはデータバス３ｄが接続されている。オフ変
化検出マスクメモリ４ｅは、アドレス入力にアドレスバ
ス２が接続され、データ入出力にはデータバス３ｅが接
続されている。データバス３ｂには最新値レジスタ５ａ
と前回値レジスタ５ｃが接続されている。データバス３
ｄにはオン変化検出マスクレジスタ５ｅが接続されてい
る。
【００３５】データバス３ｅにはオフ変化検出マスクレ
ジスタ５ｆが接続されている。前回値レジスタ５ｂの出
力には前回値反転回路６ｄが接続され、オン変化論理積
回路６ｅのＡ入力には該前回値反転回路６ｄの出力が、
Ｂ入力には最新値レジスタ５ａの出力が接続されてい
る。最新値レジスタ５ａの出力には最新値反転回路６ｆ
が接続され、オフ変化論理積回路６ｇのＡ入力には該最
新値反転回路６ｆの出力が、Ｂ入力には前回値レジスタ
５ｂの出力が接続されている。オン変化論理積回路６ｅ
の出力には、オン変化ビットレジスタ５ｇが接続され、
オフ変化論理積回路６ｇの出力には、オフ変化ビットレ
ジスタ５ｈが接続されている。オン変化ビットレジスタ
５ｇの出力とオフ変化ビットレジスタ５ｈの出力の全ビ
ットの論理和をとる論理和回路６ｈが接続され、該論理
和回路６ｈの出力には、割り込み信号生成回路７が接続
されている。アドレスレジスタ５ｂとオン変化ビットレ
ジスタ５ｇとオフ変化ビットレジスタ５ｈの出力は、外
部インタフェース回路８に接続されている。そして、上
記の各構成要素を制御するために変化検出制御回路９が
ある。
ジスタ５ｆが接続されている。前回値レジスタ５ｂの出
力には前回値反転回路６ｄが接続され、オン変化論理積
回路６ｅのＡ入力には該前回値反転回路６ｄの出力が、
Ｂ入力には最新値レジスタ５ａの出力が接続されてい
る。最新値レジスタ５ａの出力には最新値反転回路６ｆ
が接続され、オフ変化論理積回路６ｇのＡ入力には該最
新値反転回路６ｆの出力が、Ｂ入力には前回値レジスタ
５ｂの出力が接続されている。オン変化論理積回路６ｅ
の出力には、オン変化ビットレジスタ５ｇが接続され、
オフ変化論理積回路６ｇの出力には、オフ変化ビットレ
ジスタ５ｈが接続されている。オン変化ビットレジスタ
５ｇの出力とオフ変化ビットレジスタ５ｈの出力の全ビ
ットの論理和をとる論理和回路６ｈが接続され、該論理
和回路６ｈの出力には、割り込み信号生成回路７が接続
されている。アドレスレジスタ５ｂとオン変化ビットレ
ジスタ５ｇとオフ変化ビットレジスタ５ｈの出力は、外
部インタフェース回路８に接続されている。そして、上
記の各構成要素を制御するために変化検出制御回路９が
ある。
【００３６】次に、図１０〜図１４を用いて本実施例３
の動作について説明する。図１２に本実施例３の典型的
な処理の流れを時系列的に示す。図１３，図１４にその
処理のフローチャートを示す。図１０，図１１におい
て、変化検出制御回路９は、最新のサイクリックデータ
受信時に一旦このデータを最新値レジスタ５ａに格納し
（ステップ９１）、最新値サイクリックメモリ４ａにデ
ータを書き込む（ステップ９２）のと同じサイクルで、
前回値サイクリックメモリ４ｂから前回値を（ステップ
９３）、オン変化検出マスクメモリ４ｄからオン変化検
出マスクデータを（ステップ９４）、オフ変化検出マス
クメモリ４ｅからオフ変化検出マスクデータを読み出す
（ステップ９５）。このとき、最新値サイクリックメモ
リ４ａと前回値サイクリックメモリ４ｂとオン変化検出
マスクメモリ４ｄとオフ変化検出マスクメモリ４ｅは同
じアドレスバス２に接続されているため、同一アドレス
オフセットをもつデータをアクセスする。データバス３
ｂ経由で前回値データは前回値レジスタ５ｃにセットさ
れる。また、データバス３ｄ経由でオン変化検出マスク
データはオン変化検出マスクレジスタ５ｅにセットさ
れ、データバス３ｅ経由でオフ変化検出マスクデータは
オフ変化検出マスクレジスタ５ｆにセットされる。
の動作について説明する。図１２に本実施例３の典型的
な処理の流れを時系列的に示す。図１３，図１４にその
処理のフローチャートを示す。図１０，図１１におい
て、変化検出制御回路９は、最新のサイクリックデータ
受信時に一旦このデータを最新値レジスタ５ａに格納し
（ステップ９１）、最新値サイクリックメモリ４ａにデ
ータを書き込む（ステップ９２）のと同じサイクルで、
前回値サイクリックメモリ４ｂから前回値を（ステップ
９３）、オン変化検出マスクメモリ４ｄからオン変化検
出マスクデータを（ステップ９４）、オフ変化検出マス
クメモリ４ｅからオフ変化検出マスクデータを読み出す
（ステップ９５）。このとき、最新値サイクリックメモ
リ４ａと前回値サイクリックメモリ４ｂとオン変化検出
マスクメモリ４ｄとオフ変化検出マスクメモリ４ｅは同
じアドレスバス２に接続されているため、同一アドレス
オフセットをもつデータをアクセスする。データバス３
ｂ経由で前回値データは前回値レジスタ５ｃにセットさ
れる。また、データバス３ｄ経由でオン変化検出マスク
データはオン変化検出マスクレジスタ５ｅにセットさ
れ、データバス３ｅ経由でオフ変化検出マスクデータは
オフ変化検出マスクレジスタ５ｆにセットされる。
【００３７】その後、前回値レジスタ５ｃの出力は前回
値反転回路６ｄでビット毎に反転演算が行なわれ、該前
回値反転回路６ｄの出力と最新値レジスタ５ａの出力は
オン変化論理積回路６ｅでビット毎に論理積演算が行な
われる（ステップ９６）。もし、前回値が無意で最新値
が有意であると、変化のあったビットは有意になる。該
オン変化論理積回路６ｅの出力は、オン変化ビットレジ
スタ５ｇでラッチされる。上記オン変化検出動作と同時
に、最新値レジスタ５ａの出力は最新値反転回路６ｆで
ビット毎に反転演算が行なわれ、該最新値反転回路６ｆ
の出力と前回値レジスタ５ｃの出力はオフ変化論理積回
路６ｇでビット毎に論理積演算が行なわれる（ステップ
９７）。もし、最新値が無意で前回値が有意であると、
変化のあったビットは有意になる。該オフ変化論理積回
路６ｇの出力は、オフ変化ビットレジスタ５ｈでラッチ
される。
値反転回路６ｄでビット毎に反転演算が行なわれ、該前
回値反転回路６ｄの出力と最新値レジスタ５ａの出力は
オン変化論理積回路６ｅでビット毎に論理積演算が行な
われる（ステップ９６）。もし、前回値が無意で最新値
が有意であると、変化のあったビットは有意になる。該
オン変化論理積回路６ｅの出力は、オン変化ビットレジ
スタ５ｇでラッチされる。上記オン変化検出動作と同時
に、最新値レジスタ５ａの出力は最新値反転回路６ｆで
ビット毎に反転演算が行なわれ、該最新値反転回路６ｆ
の出力と前回値レジスタ５ｃの出力はオフ変化論理積回
路６ｇでビット毎に論理積演算が行なわれる（ステップ
９７）。もし、最新値が無意で前回値が有意であると、
変化のあったビットは有意になる。該オフ変化論理積回
路６ｇの出力は、オフ変化ビットレジスタ５ｈでラッチ
される。
【００３８】オン変化論理積回路６ｅとオフ変化ビット
レジスタ５ｈの出力のビット毎の出力全てを論理和回路
６ｈで論理和演算を行なう（ステップ９８）。もし、い
ずれかのビットが有意である場合（ステップ９９）、つ
まり、いずれかのビットで前回値と最新値に相違があ
り、オン変化検出マスクあるいはオフ変化検出マスクさ
れていない場合、この論理和回路６ｈの出力は有意にな
る。論理和回路６ｈの出力が無意であれば変化検出制御
回路９は次のサイクリックデータの受信を継続し、変化
検出処理はここでキャンセルされる。該出力が有意であ
れば割り込み信号生成回路７は外部に対して割り込み信
号を生成させる（ステップ１０１）。このとき、変化検
出制御回路９は最新値レジスタ５ａに格納されている最
新サイクリックデータを前回値サイクリックメモリ４ｂ
のアドレスレジスタ５ｂに格納されているアドレスに書
き込み（ステップ１００）、その後最新サイクリックデ
ータの受信を継続する。外部からは、外部インタフェー
ス回路８を通じてアドレスレジスタ５ｂとオン変化ビッ
トレジスタ５ｇとオフ変化ビットレジスタ５ｈの値を任
意の時点で読むことが可能である。
レジスタ５ｈの出力のビット毎の出力全てを論理和回路
６ｈで論理和演算を行なう（ステップ９８）。もし、い
ずれかのビットが有意である場合（ステップ９９）、つ
まり、いずれかのビットで前回値と最新値に相違があ
り、オン変化検出マスクあるいはオフ変化検出マスクさ
れていない場合、この論理和回路６ｈの出力は有意にな
る。論理和回路６ｈの出力が無意であれば変化検出制御
回路９は次のサイクリックデータの受信を継続し、変化
検出処理はここでキャンセルされる。該出力が有意であ
れば割り込み信号生成回路７は外部に対して割り込み信
号を生成させる（ステップ１０１）。このとき、変化検
出制御回路９は最新値レジスタ５ａに格納されている最
新サイクリックデータを前回値サイクリックメモリ４ｂ
のアドレスレジスタ５ｂに格納されているアドレスに書
き込み（ステップ１００）、その後最新サイクリックデ
ータの受信を継続する。外部からは、外部インタフェー
ス回路８を通じてアドレスレジスタ５ｂとオン変化ビッ
トレジスタ５ｇとオフ変化ビットレジスタ５ｈの値を任
意の時点で読むことが可能である。
【００３９】ただし、サイクリックデータ変化検出後、
連続してサイクリックデータ変化検出処理を行なうと、
外部から外部インタフェース回路８を通じてアドレスレ
ジスタ５ｂとオン変化ビットレジスタ５ｇとオフ変化ビ
ットレジスタ５ｆの値を読む前に、新たなサイクリック
データ変化検出が発生し新規のデータで上書きされる可
能性があるため、これを避けるため、外部から外部イン
タフェース回路８を経由して変化検出ロックが解除され
るまでは（ステップ１０３）、最新値サイクリックメモ
リに最新サイクリックデータを書き込むのみ（ステップ
１０４，１０５）とし上記の変化検出処理は行なわな
い。
連続してサイクリックデータ変化検出処理を行なうと、
外部から外部インタフェース回路８を通じてアドレスレ
ジスタ５ｂとオン変化ビットレジスタ５ｇとオフ変化ビ
ットレジスタ５ｆの値を読む前に、新たなサイクリック
データ変化検出が発生し新規のデータで上書きされる可
能性があるため、これを避けるため、外部から外部イン
タフェース回路８を経由して変化検出ロックが解除され
るまでは（ステップ１０３）、最新値サイクリックメモ
リに最新サイクリックデータを書き込むのみ（ステップ
１０４，１０５）とし上記の変化検出処理は行なわな
い。
【００４０】以上のように上記実施例１によれば、外部
制御装置が、ポーリング方式によるサイクリックデータ
の変化検出を行なう必要がなく、検出の高速性が得ら
れ、また、外部制御装置の負荷が低減できる。
制御装置が、ポーリング方式によるサイクリックデータ
の変化検出を行なう必要がなく、検出の高速性が得ら
れ、また、外部制御装置の負荷が低減できる。
【００４１】上記実施例２によれば、変化検出マスクデ
ータを設定することにより、サイクリックデータワード
中の変化検出するビットを詳細に指定することができ
る。また、変化検出マスクデータをすべて無意にするこ
とにより、変化検出対象から外すことができる。
ータを設定することにより、サイクリックデータワード
中の変化検出するビットを詳細に指定することができ
る。また、変化検出マスクデータをすべて無意にするこ
とにより、変化検出対象から外すことができる。
【００４２】上記実施例３によれば、オン変化検出マス
クデータを設定することにより、サイクリックデータワ
ード中の０から１に変化したとき検出するビットを詳細
に指定することができる。また、オフ変化検出マスクデ
ータを設定することにより、サイクリックデータワード
中の１から０に変化したとき検出するビットを詳細に指
定することができる。
クデータを設定することにより、サイクリックデータワ
ード中の０から１に変化したとき検出するビットを詳細
に指定することができる。また、オフ変化検出マスクデ
ータを設定することにより、サイクリックデータワード
中の１から０に変化したとき検出するビットを詳細に指
定することができる。
【００４３】
【発明の効果】以上のように請求項１の発明によれば、
最新のサイクリックデータ受信時に一旦このデータを最
新値レジスタに格納し、最新値サイクリックメモリにデ
ータを書き込むのと同じサイクルで、前回値サイクリッ
クメモリから前回値を、論理和回路の出力によって検定
し、該出力が無意であれば最新サイクリックデータの受
信を継続し、該出力が有意であれば割り込み信号生成回
路により外部に対して割り込み信号を生成させるととも
に最新値レジスタに格納されている最新サイクリックデ
ータを前回値サイクリックメモリの同一アドレスに書き
込み、その後最新サイクリックデータの受信を継続する
が、外部から変化検出ロック解除されるまでは最新値サ
イクリックメモリに最新サイクリックデータを書き込む
のみとする制御を行なうようにしたので、外部制御装置
がポーリング方式によるサイクリックデータの変化検出
を行なう必要がなくなり、これにより外部制御装置の負
荷が減少し、また、サイクリックデータの変化検出を速
やかに行なうことができるという効果が得られる。
最新のサイクリックデータ受信時に一旦このデータを最
新値レジスタに格納し、最新値サイクリックメモリにデ
ータを書き込むのと同じサイクルで、前回値サイクリッ
クメモリから前回値を、論理和回路の出力によって検定
し、該出力が無意であれば最新サイクリックデータの受
信を継続し、該出力が有意であれば割り込み信号生成回
路により外部に対して割り込み信号を生成させるととも
に最新値レジスタに格納されている最新サイクリックデ
ータを前回値サイクリックメモリの同一アドレスに書き
込み、その後最新サイクリックデータの受信を継続する
が、外部から変化検出ロック解除されるまでは最新値サ
イクリックメモリに最新サイクリックデータを書き込む
のみとする制御を行なうようにしたので、外部制御装置
がポーリング方式によるサイクリックデータの変化検出
を行なう必要がなくなり、これにより外部制御装置の負
荷が減少し、また、サイクリックデータの変化検出を速
やかに行なうことができるという効果が得られる。
【００４４】請求項２の発明によれば、サイクリックデ
ータの変化が検出されたサイクリックメモリのアドレス
と排他的論理和回路の出力を格納するレジスタをそれぞ
れ設け、外部から上記レジスタの内容を読み出す外部イ
ンタフェース回路を備えたので、サイクリックデータの
変化に関する情報を外部から読み出すことが可能とな
り、請求項１と同様な効果が得られる。
ータの変化が検出されたサイクリックメモリのアドレス
と排他的論理和回路の出力を格納するレジスタをそれぞ
れ設け、外部から上記レジスタの内容を読み出す外部イ
ンタフェース回路を備えたので、サイクリックデータの
変化に関する情報を外部から読み出すことが可能とな
り、請求項１と同様な効果が得られる。
【００４５】請求項３の発明によれば、最新のサイクリ
ックデータ受信時に一旦このデータを最新値レジスタに
格納し、最新値サイクリックメモリにデータを書き込む
のと同じサイクルで、前回値サイクリックメモリから前
回値を、変化検出マスクメモリからマスクデータを読み
出し、論理和回路の出力を検定し、該出力が無意であれ
ば最新サイクリックデータの受信を継続し、該出力が有
意であれば割り込み信号生成回路により外部に対して割
り込み信号を生成させるとともに最新値レジスタに格納
されている最新サイクリックデータを前回値サイクリッ
クメモリの同一アドレスに書き込み、その後最新サイク
リックデータの受信を継続するが、外部から変化検出ロ
ックが解除されるまでは最新値サイクリックメモリに最
新サイクリックデータを書き込むのみとする制御を行な
うようにしたので、変化検出マスクデータを設定するこ
とにより、サイクリックデータワード中の変化を検出す
るビットを詳細に指定することができ、また、変化検出
マスクデータをすべて無意にすることにより、変化検出
対象から外すことができ、したがってサイクリックデー
タの変化検出を速やかに行なうことができるという効果
が得られる。
ックデータ受信時に一旦このデータを最新値レジスタに
格納し、最新値サイクリックメモリにデータを書き込む
のと同じサイクルで、前回値サイクリックメモリから前
回値を、変化検出マスクメモリからマスクデータを読み
出し、論理和回路の出力を検定し、該出力が無意であれ
ば最新サイクリックデータの受信を継続し、該出力が有
意であれば割り込み信号生成回路により外部に対して割
り込み信号を生成させるとともに最新値レジスタに格納
されている最新サイクリックデータを前回値サイクリッ
クメモリの同一アドレスに書き込み、その後最新サイク
リックデータの受信を継続するが、外部から変化検出ロ
ックが解除されるまでは最新値サイクリックメモリに最
新サイクリックデータを書き込むのみとする制御を行な
うようにしたので、変化検出マスクデータを設定するこ
とにより、サイクリックデータワード中の変化を検出す
るビットを詳細に指定することができ、また、変化検出
マスクデータをすべて無意にすることにより、変化検出
対象から外すことができ、したがってサイクリックデー
タの変化検出を速やかに行なうことができるという効果
が得られる。
【００４６】請求項４の発明によれば、サイクリックデ
ータの変化が検出されたサイクリックメモリのアドレス
と論理積回路の出力を格納するレジスタをそれぞれ設
け、外部から上記レジスタの内容を読み出す外部インタ
フェース回路を備えたので、サイクリックデータの変化
に関する情報を外部から読み出すことが可能となり、請
求項３と同様な効果が得られる。
ータの変化が検出されたサイクリックメモリのアドレス
と論理積回路の出力を格納するレジスタをそれぞれ設
け、外部から上記レジスタの内容を読み出す外部インタ
フェース回路を備えたので、サイクリックデータの変化
に関する情報を外部から読み出すことが可能となり、請
求項３と同様な効果が得られる。
【００４７】請求項５の発明によれば、最新のサイクリ
ックデータ受信時に一旦このデータを最新値レジスタに
格納し、最新値サイクリックメモリにデータを書き込む
のと同じサイクルで、前回値サイクリックメモリから前
回値を、オン変化検出マスクメモリからオン変化検出マ
スクデータを、オフ変化検出マスクメモリからオフ変化
検出マスクデータを読み出し、論理和回路の出力を検定
し、該出力が無意であれば最新サイクリックデータの受
信を継続し、該出力が有意であれば割り込み信号生成回
路により外部に対して割り込み信号を生成させるととも
に最新値レジスタに格納されている最新サイクリックデ
ータを前回値サイクリックメモリの同一アドレスに書き
込み、その後最新サイクリックデータの受信を継続する
が、外部から変化検出ロック解除されるまでは、最新値
サイクリックメモリに最新サイクリックデータを書き込
むのみとする制御を行なうようにしたので、オン変化検
出マスクデータを設定することにより、例えばサイクリ
ックデータワード中の０から１に変化したとき検出する
ビットを詳細に指定することができ、また、オフ変化検
出マスクデータを設定することにより、サイクリックデ
ータワード中の１から０に変化したとき検出するビット
を詳細に指定することができ、したがってサイクリック
データの変化検出を速やかに行なうことができるという
効果が得られる。
ックデータ受信時に一旦このデータを最新値レジスタに
格納し、最新値サイクリックメモリにデータを書き込む
のと同じサイクルで、前回値サイクリックメモリから前
回値を、オン変化検出マスクメモリからオン変化検出マ
スクデータを、オフ変化検出マスクメモリからオフ変化
検出マスクデータを読み出し、論理和回路の出力を検定
し、該出力が無意であれば最新サイクリックデータの受
信を継続し、該出力が有意であれば割り込み信号生成回
路により外部に対して割り込み信号を生成させるととも
に最新値レジスタに格納されている最新サイクリックデ
ータを前回値サイクリックメモリの同一アドレスに書き
込み、その後最新サイクリックデータの受信を継続する
が、外部から変化検出ロック解除されるまでは、最新値
サイクリックメモリに最新サイクリックデータを書き込
むのみとする制御を行なうようにしたので、オン変化検
出マスクデータを設定することにより、例えばサイクリ
ックデータワード中の０から１に変化したとき検出する
ビットを詳細に指定することができ、また、オフ変化検
出マスクデータを設定することにより、サイクリックデ
ータワード中の１から０に変化したとき検出するビット
を詳細に指定することができ、したがってサイクリック
データの変化検出を速やかに行なうことができるという
効果が得られる。
【００４８】請求項６の発明によれば、サイクリックデ
ータ変化検出されたサイクリックメモリのアドレスとオ
ン変化論理積回路の出力を格納するレジスタとオフ変化
論理積回路の出力を格納するレジスタをそれぞれ設け、
上記レジスタの内容を外部から読み出す外部インタフェ
ース回路を備えたので、サイクリックデータの変化に関
する情報を外部から読み出すことが可能となり、請求項
５と同様な効果が得られる。
ータ変化検出されたサイクリックメモリのアドレスとオ
ン変化論理積回路の出力を格納するレジスタとオフ変化
論理積回路の出力を格納するレジスタをそれぞれ設け、
上記レジスタの内容を外部から読み出す外部インタフェ
ース回路を備えたので、サイクリックデータの変化に関
する情報を外部から読み出すことが可能となり、請求項
５と同様な効果が得られる。
【図１】この発明の実施例１の構成を示すブロック図で
ある。
ある。
【図２】この実施例１における典型的な処理の流れを時
系列的に示す図である。
系列的に示す図である。
【図３】この実施例１における上記処理の流れを示すフ
ローチャートである。
ローチャートである。
【図４】この実施例１における上記処理の流れを示すフ
ローチャートである。
ローチャートである。
【図５】この発明の実施例２の構成を示すブロック図で
ある。
ある。
【図６】この発明の実施例２の構成を示すブロック図で
ある。
ある。
【図７】この実施例２における典型的な処理の流れを時
系列的に示す図である。
系列的に示す図である。
【図８】この実施例２における上記処理の流れを示すフ
ローチャートである。
ローチャートである。
【図９】この実施例２における上記処理の流れを示すフ
ローチャートである。
ローチャートである。
【図１０】この発明の実施例３の構成を示すブロック図
である。
である。
【図１１】この発明の実施例３の構成を示すブロック図
である。
である。
【図１２】この実施例３における典型的な処理の流れを
時系列的に示す図である。
時系列的に示す図である。
【図１３】この実施例３における上記処理の流れを示す
フローチャートである。
フローチャートである。
【図１４】この実施例３における上記処理の流れを示す
フローチャートである。
フローチャートである。
【図１５】実施例又は従来例における制御用データウェ
イのステーションの構成を示すブロック図である。
イのステーションの構成を示すブロック図である。
【図１６】上記ステーションを用いて構成した制御デー
タウェイの全体概要図である。
タウェイの全体概要図である。
【図１７】フレームの構成を示す図である。
【図１８】従来例におけるサイクリックメモリデータと
送受信フレームの関係を示す図である。
送受信フレームの関係を示す図である。
４ａ 最新値サイクリックメモリ ４ｂ 前回値サイクリックメモリ ５ａ 最新値レジスタ ５ｂ アドレスレジスタ ５ｃ 前回値レジスタ ６ａ 排他的論理和回路 ６ｂ 論理和回路 ７ 割り込み信号生成回路 ８ 外部インタフェース回路 ９ 変化検出制御回路 ４ｃ 変化検出マスクメモリ ５ｄ 変化ビットレジスタ ６ｃ 論理積回路 ５ｅ オン変化検出マスクレジスタ ５ｆ オフ変化検出マスクレジスタ ４ｄ オン変化検出マスクメモリ ４ｅ オフ変化検出マスクメモリ １８，１８ａ，１８ｂ，１８ｃ 外部制御装置 １９，１９ａ，１９ｂ，１９ｃ ステーション ２５ ループ状伝送路
フロントページの続き (56)参考文献 特開 平７−38593（ＪＰ，Ａ) 特開 平５−130175（ＪＰ，Ａ) 特開 昭62−281611（ＪＰ，Ａ) 特開 昭61−228599（ＪＰ，Ａ) 特開 昭61−147630（ＪＰ，Ａ) 特開 昭58−18740（ＪＰ，Ａ) 特開 昭54−136244（ＪＰ，Ａ) 三菱電気技報，Ｖｏｌ．65 Ｎｏ. ７，1991年７月号，勝原二郎 他「プラ ント制御用基幹データウェイシステ ム」，ｐａｇｅｓ．675−680 三菱電機技報，Ｖｏｌ．69 Ｎｏ. ８，1995年８月号，春田正俊 他「情報 制御基本システム−大規模プラント用統 合制御バスー」，ｐａｇｅｓ．715−720 (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/42 H04Q 9/00 321 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (6)
- 【請求項１】 制御用データの送受信をループ状伝送路
と外部制御装置とに接続された複数のステーションで制
御し、上記ステーションの各々のトークン獲得時には、
サイクリックメモリ内のトークンを獲得したステーショ
ンの送信エリアのデータとサイクリックメモリの先頭か
らのアドレスオフセットと送信データ量とからなる送信
エリア情報を載せたデータフレームの宛先アドレスをブ
ロードキャストアドレスに設定することにより全ステー
ションに該データフレームを送信し、該データフレーム
を受信したステーションは、自己のサイクリックメモリ
の先頭から受信した送信エリア情報のアドレスオフセッ
トをもったアドレスから送信エリア情報の送信データ量
だけ、受信データを展開するようにした分散処理システ
ムにおいて、最新のサイクリックデータを格納する最新
値サイクリックメモリと、前回値を格納する前回値サイ
クリックメモリと、ネットワークから受信した最新のサ
イクリックデータを一旦格納する最新値レジスタと、該
サイクリックデータの最新値サイクリックメモリ上のア
ドレスを格納するアドレスレジスタと、最新値と前回値
の排他的論理和をとる排他的論理和回路と、該排他的論
理和回路の出力の全ビットの論理和をとる論理和回路
と、該論理和回路の出力が有意のとき外部に対して割り
込み信号を生成する割り込み信号生成回路と、上記各構
成要素を制御してサイクリックデータの変化を検出する
制御を行なう変化検出制御回路を備え、上記変化検出制
御回路は、最新のサイクリックデータ受信時に一旦この
データを上記最新値レジスタに格納し、上記最新値サイ
クリックメモリにデータを書き込むのと同じサイクル
で、上記前回値サイクリックメモリから前回値を、上記
論理和回路の出力によって検定し、該出力が無意であれ
ば最新サイクリックデータの受信を継続し、該出力が有
意であれば上記割り込み信号生成回路により外部に対し
て割り込み信号を生成させるとともに上記最新値レジス
タに格納されている最新サイクリックデータを前回値サ
イクリックメモリの同一アドレスに書き込み、その後最
新サイクリックデータの受信を継続するが、外部から変
化検出ロック解除されるまでは上記最新値サイクリック
メモリに最新サイクリックデータを書き込むのみとする
制御を行なうことを特徴とするサイクリックデータ制御
方法。 - 【請求項２】 サイクリックデータの変化が検出された
サイクリックメモリのアドレスと排他的論理和回路の出
力を格納するレジスタをそれぞれ設け、外部から上記レ
ジスタの内容を読み出す外部インタフェース回路を備え
たことを特徴とする請求項第１項記載のサイクリックデ
ータ制御方法。 - 【請求項３】 制御用データの送受信をループ状伝送路
と外部制御装置とに接続された複数のステーションで制
御し、上記ステーションの各々のトークン獲得時には、
サイクリックメモリ内のトークンを獲得したステーショ
ンの送信エリアのデータとサイクリックメモリの先頭か
らのアドレスオフセットと送信データ量からなる送信エ
リア情報を載せたデータフレームを宛先アドレスをブロ
ードキャストアドレスに設定することにより全ステーシ
ョンに送信し、該データフレームを受信したステーショ
ンは、自己のサイクリックメモリの先頭から受信した送
信エリア情報のアドレスオフセットをもったアドレスか
ら送信エリア情報の送信データ量だけ、受信データを展
開するようにした分散処理システムにおいて、最新のサ
イクリックデータを格納する最新値サイクリックメモリ
と、前回値を格納する前回値サイクリックメモリと、サ
イクリックデータのどのビットに対して変化検出するの
か指定した変化検出マスクデータを格納する変化検出マ
スクメモリと、ネットワークから受信した最新のサイク
リックデータを一旦格納する最新値レジスタと、該サイ
クリックデータの最新サイクリックメモリ上のアドレス
を格納するアドレスレジスタと、最新値と前回値の排他
的論理和をとる排他的論理和回路と、該排他的論理和回
路の出力と変化検出マスクデータとの論理積をとる論理
積回路と、該論理積回路出力の全ビットの論理和をとる
論理和回路と、該論理和回路の出力が有意のとき外部に
対して割り込み信号を生成する割り込み信号生成回路
と、上記各構成要素を制御してサイクリックデータの変
化を検出する制御を行なう変化検出制御回路を備え、上
記変化検出制御回路は、最新のサイクリックデータ受信
時に一旦このデータを上記最新値レジスタに格納し、上
記最新値サイクリックメモリにデータを書き込むのと同
じサイクルで、上記前回値サイクリックメモリから前回
値を、上記変化検出マスクメモリからマスクデータを読
み出し、上記論理和回路の出力を検定し、該出力が無意
であれば最新サイクリックデータの受信を継続し、該出
力が有意であれば上記割り込み信号生成回路により外部
に対して割り込み信号を生成させるとともに上記最新値
レジスタに格納されている最新サイクリックデータを上
記前回値サイクリックメモリの同一アドレスに書き込
み、その後最新サイクリックデータの受信を継続する
が、外部から変化検出ロックが解除されるまでは上記最
新値サイクリックメモリに最新サイクリックデータを書
き込むのみとする制御を行なうことを特徴とするサイク
リックデータ制御方法。 - 【請求項４】 サイクリックデータの変化が検出された
サイクリックメモリのアドレスと論理積回路の出力を格
納するレジスタをそれぞれ設け、外部から上記レジスタ
の内容を読み出す外部インタフェース回路を備えたこと
を特徴とする請求項第３項記載のサイクリックデータ制
御方法。 - 【請求項５】 制御用データの送受信をループ状伝送路
と外部制御装置とに接続された複数のステーションで制
御し、前記ステーションの各々のトークン獲得時には、
サイクリックメモリ内のトークンを獲得したステーショ
ンの送信エリアのデータとサイクリックメモリの先頭か
らのアドレスオフセットと送信データ量からなる送信エ
リア情報を載せたデータフレームの宛先アドレスをブロ
ードキャストアドレスに設定することにより全ステーシ
ョンに該データフレームを送信し、該データフレームを
受信したステーションは、自己のサイクリックメモリの
先頭から受信した送信エリア情報のアドレスオフセット
をもったアドレスから送信エリア情報の送信データ量だ
け、受信データを展開するようにした分散処理システム
において、最新のサイクリックデータを格納する最新値
サイクリックメモリと、前回値を格納する前回値サイク
リックメモリと、サイクリックデータのどのビットに対
してオン変化検出するのかを指定したオン変化検出マス
クデータを格納するオン変化検出マスクメモリと、サイ
クリックデータのどのビットに対してオフ変化検出する
のか指定したオフ変化検出マスクデータを格納するオフ
変化検出マスクメモリと、ネットワークから受信した最
新のサイクリックデータを一旦格納する最新値レジスタ
と、該サイクリックデータの最新サイクリックメモリ上
のアドレスを格納するアドレスレジスタと、最新値と前
回値の反転値とオン変化検出マスクデータとの論理積を
とるオン変化論理積回路と、最新値の反転と前回値とオ
フ変化検出マスクデータとの論理積をとるオフ変化論理
積回路と、該オン論理積回路出力の全ビットと該オフ論
理積回路出力の全ビットとの論理和をとる論理和回路
と、該論理和回路の出力が有意のとき外部に対して割り
込み信号を生成する割り込み信号生成回路と、上記各構
成要素を制御してサイクリックデータの変化を検出する
制御を行なう変化検出制御回路を備え、上記変化検出制
御回路は、最新のサイクリックデータ受信時に一旦この
データを最新値レジスタに格納し、上記最新値サイクリ
ックメモリにデータを書き込むのと同じサイクルで、上
記前回値サイクリックメモリから前回値を、上記オン変
化検出マスクメモリからオン変化検出マスクデータを、
上記オフ変化検出マスクメモリからオフ変化検出マスク
データを読み出し、上記論理和回路の出力を検定し、該
出力が無意であれば最新サイクリックデータの受信を継
続し、該出力が有意であれば上記割り込み信号生成回路
により外部に対して割り込み信号を生成させるとともに
上記最新値レジスタに格納されている最新サイクリック
データを上記前回値サイクリックメモリの同一アドレス
に書き込み、その後最新サイクリックデータの受信を継
続するが、外部から変化検出ロック解除されるまでは、
上記最新値サイクリックメモリに最新サイクリックデー
タを書き込むのみとする制御を行なうことを特徴とする
サイクリックデータ制御方法。 - 【請求項６】 サイクリックデータ変化検出されたサイ
クリックメモリのアドレスとオン変化論理積回路の出力
を格納するレジスタと、オフ変化論理積回路の出力を格
納するレジスタをそれぞれ設け、上記レジスタの内容を
外部から読み出す外部インタフェース回路を備えたこと
を特徴とする請求項第５項記載のサイクリックデータ制
御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19886993A JP2888405B2 (ja) | 1993-07-16 | 1993-07-16 | サイクリックデータ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19886993A JP2888405B2 (ja) | 1993-07-16 | 1993-07-16 | サイクリックデータ制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0738594A JPH0738594A (ja) | 1995-02-07 |
| JP2888405B2 true JP2888405B2 (ja) | 1999-05-10 |
Family
ID=16398283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19886993A Expired - Lifetime JP2888405B2 (ja) | 1993-07-16 | 1993-07-16 | サイクリックデータ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2888405B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101429622B1 (ko) * | 2013-07-22 | 2014-08-13 | 남동철 | 전동식 롤커튼장치 |
-
1993
- 1993-07-16 JP JP19886993A patent/JP2888405B2/ja not_active Expired - Lifetime
Non-Patent Citations (2)
| Title |
|---|
| 三菱電機技報，Ｖｏｌ．６９ Ｎｏ．８，１９９５年８月号，春田正俊 他「情報制御基本システム−大規模プラント用統合制御バスー」，ｐａｇｅｓ．７１５−７２０ |
| 三菱電気技報，Ｖｏｌ．６５ Ｎｏ．７，１９９１年７月号，勝原二郎 他「プラント制御用基幹データウェイシステム」，ｐａｇｅｓ．６７５−６８０ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0738594A (ja) | 1995-02-07 |
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