JP2886976B2 - Ａｔｍ交換機の通話路における品質クラス制御方式 - Google Patents
Ａｔｍ交換機の通話路における品質クラス制御方式Info
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Description
【発明の詳細な説明】 ［概要］ 複数の入出力ハイウェイ間を接続するスイッチング素
子にバッファメモリを備えたATM交換機の通話路におけ
る品質クラス制御方式に関し， 廃棄特性と遅延特性を独立に制御することができ自セ
ルより低い優先度のセルにより特性を左右されないATM
交換機の通話路における品質クラス制御方式を提供する
ことを目的とし， セルに廃棄特性のクラスと遅延特性のクラスの組み合
わせに対応した複数の品質クラスを付与し，入力ハイウ
ェイに廃棄特性のクラスに対応した複数の個別のバッフ
ァメモリを備え，且つ複数の各バッファメモリはそれぞ
れ遅延特性のクラスに対応した複数個の個別のバッファ
メモリにより構成され，廃棄特性のクラスに対応した複
数の個別のバッファメモリのそれぞれ遅延特性のクラス
に対応した各個別のバッファメモリのバッファ使用量を
測定するバッファ量測定手段を備え，入力ハイウェイと
廃棄特性のクラスに対応して設けられた各個別のバッフ
ァメモリとの間に各廃棄特性のクラスに対応して設けら
れてセルの廃棄を行う廃棄手段を設け，廃棄棄制御部
は，入力するセルを廃棄特性のクラスに対応する個別の
バッファメモリに書き込む時に前記バッファ量測定手段
からのバッファ使用量が，廃棄特性のクラス毎に予め設
定したしきい値を越えると当該クラスのセルを廃棄する
制御を行い，出力ハイウェイにセルを出力するための遅
延制御部を設け，遅延制御部は遅延特性のクラスに対応
して複数のバッファメモリからの読み出し順序の優先制
御を行うよう構成する。
子にバッファメモリを備えたATM交換機の通話路におけ
る品質クラス制御方式に関し， 廃棄特性と遅延特性を独立に制御することができ自セ
ルより低い優先度のセルにより特性を左右されないATM
交換機の通話路における品質クラス制御方式を提供する
ことを目的とし， セルに廃棄特性のクラスと遅延特性のクラスの組み合
わせに対応した複数の品質クラスを付与し，入力ハイウ
ェイに廃棄特性のクラスに対応した複数の個別のバッフ
ァメモリを備え，且つ複数の各バッファメモリはそれぞ
れ遅延特性のクラスに対応した複数個の個別のバッファ
メモリにより構成され，廃棄特性のクラスに対応した複
数の個別のバッファメモリのそれぞれ遅延特性のクラス
に対応した各個別のバッファメモリのバッファ使用量を
測定するバッファ量測定手段を備え，入力ハイウェイと
廃棄特性のクラスに対応して設けられた各個別のバッフ
ァメモリとの間に各廃棄特性のクラスに対応して設けら
れてセルの廃棄を行う廃棄手段を設け，廃棄棄制御部
は，入力するセルを廃棄特性のクラスに対応する個別の
バッファメモリに書き込む時に前記バッファ量測定手段
からのバッファ使用量が，廃棄特性のクラス毎に予め設
定したしきい値を越えると当該クラスのセルを廃棄する
制御を行い，出力ハイウェイにセルを出力するための遅
延制御部を設け，遅延制御部は遅延特性のクラスに対応
して複数のバッファメモリからの読み出し順序の優先制
御を行うよう構成する。
［産業上の利用分野］ 複数の入出力ハイウェイ間を接続するスイッチング素
子にバッファメモリを備えたATM交換機の通話路におけ
る品質クラス制御方式に関する。
子にバッファメモリを備えたATM交換機の通話路におけ
る品質クラス制御方式に関する。
ATM交換機では，音声のような遅延に厳しい通信やデ
ータのように廃棄に厳しい通信が一元的に取り扱われ
る。一方，複数の入出力ハイウェイの各交差点にバッフ
ァメモリを備えたスイッチング素子を設け，スイッチン
グ素子を駆動することにより通話路を形成するATM交換
機が知られている。
ータのように廃棄に厳しい通信が一元的に取り扱われ
る。一方，複数の入出力ハイウェイの各交差点にバッフ
ァメモリを備えたスイッチング素子を設け，スイッチン
グ素子を駆動することにより通話路を形成するATM交換
機が知られている。
そのようなATM交換機の通話路では，バッファメモリ
の容量を大きくすればセルの廃棄を少なくすることがで
きるが，遅延が大きくなってしまう。逆にバッファメモ
リの容量を小さくすれば遅延は小さくなるが，セルの廃
棄が多くなるといったトレードオフの関係があり，全て
の通信を一元的に処理するのが困難だった。従って，セ
ルの性質に応じてセルの廃棄，遅延の制御を行うことが
望まれている。
の容量を大きくすればセルの廃棄を少なくすることがで
きるが，遅延が大きくなってしまう。逆にバッファメモ
リの容量を小さくすれば遅延は小さくなるが，セルの廃
棄が多くなるといったトレードオフの関係があり，全て
の通信を一元的に処理するのが困難だった。従って，セ
ルの性質に応じてセルの廃棄，遅延の制御を行うことが
望まれている。
［従来の技術］ 第６図は従来例の説明図である。
第６図のA.はATMスイッチの構成であり，複数の入力
ハイウェイ（HW）＃１〜＃Ｐと複数の出力ハイウェイ
（HW）＃１〜＃Ｑの各交差点にバッファメモリ60が設け
られ，入力HWから入力するセル（通常５バイトのヘッダ
部と48バイトのデータ部とで構成する）のヘッダに含ま
れた宛先情報（VPI/VCI等）を識別して対応する出力HW
と接続するバッファメモリ60にセルが蓄積される。バッ
ファメモリ60は複数の入力HWから同じ出力HWに向かうセ
ルが同時に入力された時の衝突防止用に設けられ，バッ
ファメモリに蓄積されたセルは出力HWに対応したセレク
タ61により順次読み出されて出力HWに出力される。
ハイウェイ（HW）＃１〜＃Ｐと複数の出力ハイウェイ
（HW）＃１〜＃Ｑの各交差点にバッファメモリ60が設け
られ，入力HWから入力するセル（通常５バイトのヘッダ
部と48バイトのデータ部とで構成する）のヘッダに含ま
れた宛先情報（VPI/VCI等）を識別して対応する出力HW
と接続するバッファメモリ60にセルが蓄積される。バッ
ファメモリ60は複数の入力HWから同じ出力HWに向かうセ
ルが同時に入力された時の衝突防止用に設けられ，バッ
ファメモリに蓄積されたセルは出力HWに対応したセレク
タ61により順次読み出されて出力HWに出力される。
上記した従来のATM交換機の方式では，バッファの容
量に制限があるため，例えば１つの出力HWに多くのセル
が集中する場合，バッファメモリにセルが蓄積できない
時セルの廃棄が起こり，バッファメモリに大量のセルが
蓄積されるとセルの遅延時間が増大してしまう。そのよ
うな場合に取られる従来の優先制御方式を第６図のB.に
示す。
量に制限があるため，例えば１つの出力HWに多くのセル
が集中する場合，バッファメモリにセルが蓄積できない
時セルの廃棄が起こり，バッファメモリに大量のセルが
蓄積されるとセルの遅延時間が増大してしまう。そのよ
うな場合に取られる従来の優先制御方式を第６図のB.に
示す。
この例では，セルのヘッダに優先度が高いか低いかを
表す優先度情報が付加されており，入力HWに対応するバ
ッファメモリ60は，高優先セルバッファメモリ601と低
優先セルバッファメモリ602の２つで構成される。入力H
Wからセルが入力すると，そのセルの優先度情報を判別
して高優先セルか低優先セルかに応じて２つのバッファ
メモリ601,602の一方に蓄積される。蓄積されたセルは
読み出し制御部62において，高優先セルバッファメモリ
601の方が優先して読み出されるよう制御されセレクタ6
1から出力される。従って，従来例の方式では第６図の
C.に示すように遅延量を縦軸，廃棄量を横軸とした場
合，高優先セルが遅延量小で廃棄量が少となり，低優先
セルは遅延量が大で廃棄量が多くなるという制御を受け
ることになる。
表す優先度情報が付加されており，入力HWに対応するバ
ッファメモリ60は，高優先セルバッファメモリ601と低
優先セルバッファメモリ602の２つで構成される。入力H
Wからセルが入力すると，そのセルの優先度情報を判別
して高優先セルか低優先セルかに応じて２つのバッファ
メモリ601,602の一方に蓄積される。蓄積されたセルは
読み出し制御部62において，高優先セルバッファメモリ
601の方が優先して読み出されるよう制御されセレクタ6
1から出力される。従って，従来例の方式では第６図の
C.に示すように遅延量を縦軸，廃棄量を横軸とした場
合，高優先セルが遅延量小で廃棄量が少となり，低優先
セルは遅延量が大で廃棄量が多くなるという制御を受け
ることになる。
［発明が解決しようとする課題］ 上記した従来の方式では，廃棄特性と遅延特性を独立
に制御できないため，廃棄が少なく遅延も小さい高優先
クラスとその逆の低優先クラスという一次元の制御しか
できないので，例えば遅延が小さく廃棄が多いといった
制御ができないという問題があった。また，例えば低優
先セルがバッファメモリを占有していた場合，次に高優
先セルが到着しても廃棄されるというような，到着した
セルより優先度の低いクラスのセルの影響で高いクラス
の特性が左右されるという問題があった。
に制御できないため，廃棄が少なく遅延も小さい高優先
クラスとその逆の低優先クラスという一次元の制御しか
できないので，例えば遅延が小さく廃棄が多いといった
制御ができないという問題があった。また，例えば低優
先セルがバッファメモリを占有していた場合，次に高優
先セルが到着しても廃棄されるというような，到着した
セルより優先度の低いクラスのセルの影響で高いクラス
の特性が左右されるという問題があった。
本発明は廃棄特性と遅延特性を独立に制御することが
でき自セルより低い優先度のセルにより特性を左右され
ないATM交換機の通話路における品質クラス制御方式を
提供することを目的とする。
でき自セルより低い優先度のセルにより特性を左右され
ないATM交換機の通話路における品質クラス制御方式を
提供することを目的とする。
［課題を解決するための手段］ 第１図（ａ）は本発明の第１の原理構成図，第１図
（ｂ）は第１の原理構成の作用説明図，第２図は本発明
の第２の原理構成図である。
（ｂ）は第１の原理構成の作用説明図，第２図は本発明
の第２の原理構成図である。
第１図（ａ）及び第２図において,1−１〜１−ｎ及び
１′−１〜１′−ｎは廃棄手段,2−１〜２−ｎは各廃棄
クラス別に分割して割当てられたバッファメモリ内の各
領域,3−１〜３−ｎは前記各領域で実際に使用したバッ
ファ量をそれぞれ測定するバッファ量測定手段,4,4′は
廃棄制御部,5は遅延制御部,6はセレクタ,7は廃棄クラス
識別手段,8はクラス比較手段である。
１′−１〜１′−ｎは廃棄手段,2−１〜２−ｎは各廃棄
クラス別に分割して割当てられたバッファメモリ内の各
領域,3−１〜３−ｎは前記各領域で実際に使用したバッ
ファ量をそれぞれ測定するバッファ量測定手段,4,4′は
廃棄制御部,5は遅延制御部,6はセレクタ,7は廃棄クラス
識別手段,8はクラス比較手段である。
本発明はセルに廃棄及び遅延のそれぞれのクラスが付
与され，第１の構成は，入力ハイウェイから出力ハイウ
ェイへ接続する位置に設けた１つのバッファメモリをク
ラス別に割当てられた可変領域に格納し，その時のバッ
ファメモリの使用率に応じて廃棄すべきセルの廃棄クラ
スを変更することにより廃棄クラスの高いセルが保護
し，読み出しは遅延クラスの高いものを優先する。また
第２の構成は，バッファメモリがフル状態の場合に入力
セルのクラスより下位のクラスがあると，下位クラスの
領域からセルを廃棄して空いた領域に入力セルを格納す
るものである。
与され，第１の構成は，入力ハイウェイから出力ハイウ
ェイへ接続する位置に設けた１つのバッファメモリをク
ラス別に割当てられた可変領域に格納し，その時のバッ
ファメモリの使用率に応じて廃棄すべきセルの廃棄クラ
スを変更することにより廃棄クラスの高いセルが保護
し，読み出しは遅延クラスの高いものを優先する。また
第２の構成は，バッファメモリがフル状態の場合に入力
セルのクラスより下位のクラスがあると，下位クラスの
領域からセルを廃棄して空いた領域に入力セルを格納す
るものである。
［作用］ 第１図（ａ）において，入力セルにはB.に示すよう
に，ヘッダ部に遅延品質を表す遅延クラス（１〜ｍの中
の１つ）と，廃棄品質を表す廃棄クラス（１〜ｎの中の
１つ）とを予め設定されて入力され,CL（m,n）により２
つの品質を表すクラスが表現される。この場合，最初の
遅延クラスを表す数字が小さいと優先度が高く（遅延が
小さい），後の廃棄を表す数字は小さい程優先度が高い
（廃棄が少ない）。また，バッファメモリ内の各領域２
−１〜２−ｎは物理的には１つのバッファメモリを論理
的にｎ個の廃棄クラスに分割して使用され，各領域は遅
延クラスに対応して更にｍ個に分割される。
に，ヘッダ部に遅延品質を表す遅延クラス（１〜ｍの中
の１つ）と，廃棄品質を表す廃棄クラス（１〜ｎの中の
１つ）とを予め設定されて入力され,CL（m,n）により２
つの品質を表すクラスが表現される。この場合，最初の
遅延クラスを表す数字が小さいと優先度が高く（遅延が
小さい），後の廃棄を表す数字は小さい程優先度が高い
（廃棄が少ない）。また，バッファメモリ内の各領域２
−１〜２−ｎは物理的には１つのバッファメモリを論理
的にｎ個の廃棄クラスに分割して使用され，各領域は遅
延クラスに対応して更にｍ個に分割される。
入力HWから入力したセルは廃棄クラスに応じて廃棄手
段１−１〜１−ｎに供給される。この時，廃棄制御部４
はバッファ量測定手段３−１〜３−ｎから各バッファメ
モリの使用量を得ることによりバッファメモリ全体の使
用量が分かる。一方，廃棄制御部４には第１図（ｂ）の
A.に示すような廃棄制御のためのテーブルが設けられ，
廃棄制御部４はこのテーブルに応じて廃棄制御を行う。
段１−１〜１−ｎに供給される。この時，廃棄制御部４
はバッファ量測定手段３−１〜３−ｎから各バッファメ
モリの使用量を得ることによりバッファメモリ全体の使
用量が分かる。一方，廃棄制御部４には第１図（ｂ）の
A.に示すような廃棄制御のためのテーブルが設けられ，
廃棄制御部４はこのテーブルに応じて廃棄制御を行う。
このテーブルは，バッファ使用量がQ1（使用率100％
に相当）の場合，全てのクラス（１〜ｎ）の入力セルが
廃棄され，使用量がQ2（使用率90％に相当）の場合，ク
ラス２〜ｎのセルが廃棄され（クラス１だけ格納され
る），さらに使用量Qn（使用率70％に相当）の場合クラ
スｎだけ廃棄されることを表す。廃棄制御部４は，判断
した結果（廃棄すべきか否か）を入力セルに対応する廃
棄手段１−１〜１−ｎの１つに供給する。廃棄されない
場合，入力セルは対応するバッファメモリの領域２−１
〜２−ｎの１つに格納される。遅延制御部５は，各領域
２−１〜２−ｎの中の遅延クラス（１〜ｍ）に分割され
た領域を，第１図（ｂ）のB.に示すように高優先クラス
（数字の小さい方）を優先して読み出し制御する。
に相当）の場合，全てのクラス（１〜ｎ）の入力セルが
廃棄され，使用量がQ2（使用率90％に相当）の場合，ク
ラス２〜ｎのセルが廃棄され（クラス１だけ格納され
る），さらに使用量Qn（使用率70％に相当）の場合クラ
スｎだけ廃棄されることを表す。廃棄制御部４は，判断
した結果（廃棄すべきか否か）を入力セルに対応する廃
棄手段１−１〜１−ｎの１つに供給する。廃棄されない
場合，入力セルは対応するバッファメモリの領域２−１
〜２−ｎの１つに格納される。遅延制御部５は，各領域
２−１〜２−ｎの中の遅延クラス（１〜ｍ）に分割され
た領域を，第１図（ｂ）のB.に示すように高優先クラス
（数字の小さい方）を優先して読み出し制御する。
次に第２図に示す第２の原理構成の作用を説明する
と，第２図のバッファメモリのクラス別の領域２−１〜
２−ｎは第１図と同様の構成を備えており，入力HWから
の入力セルは廃棄クラスに対応したバッファメモリの分
割領域２−１〜２−ｎに格納する動作が行われる。この
時廃棄制御部４′は，各バッファ量測定部３−１〜３−
ｎからセルが格納されたバッファメモリの量を調べて，
バッファメモリ全体にセルが格納されたバッファフルの
状態か否かを判別する。この結果バッファフルであるこ
とが分かると，次に入力セルの廃棄クラスを廃棄クラス
識別手段７により識別して，そのクラスより低いセルが
バッファ内にあるか判別し，ある場合はバッファ内の最
低クラスを廃棄するよう対応する廃棄手段１′−１〜
１′−ｎを駆動する。こうしてバッファメモリ内に空き
が生じるので，その空いた領域を入力セルの廃棄クラス
の領域として使用して，格納する。入力セルの廃棄クラ
スより低いクラスのセルがバッファ内に無い場合は入力
セルを廃棄する。
と，第２図のバッファメモリのクラス別の領域２−１〜
２−ｎは第１図と同様の構成を備えており，入力HWから
の入力セルは廃棄クラスに対応したバッファメモリの分
割領域２−１〜２−ｎに格納する動作が行われる。この
時廃棄制御部４′は，各バッファ量測定部３−１〜３−
ｎからセルが格納されたバッファメモリの量を調べて，
バッファメモリ全体にセルが格納されたバッファフルの
状態か否かを判別する。この結果バッファフルであるこ
とが分かると，次に入力セルの廃棄クラスを廃棄クラス
識別手段７により識別して，そのクラスより低いセルが
バッファ内にあるか判別し，ある場合はバッファ内の最
低クラスを廃棄するよう対応する廃棄手段１′−１〜
１′−ｎを駆動する。こうしてバッファメモリ内に空き
が生じるので，その空いた領域を入力セルの廃棄クラス
の領域として使用して，格納する。入力セルの廃棄クラ
スより低いクラスのセルがバッファ内に無い場合は入力
セルを廃棄する。
［実施例］ 第３図は実施例１の構成図，第４図（ａ）は本発明に
よるバッファメモリの原理構成図，第４図（ｂ）は実施
例１におけるセルの廃棄及び遅延の制御特性，第５図は
実施例２の構成図である。
よるバッファメモリの原理構成図，第４図（ｂ）は実施
例１におけるセルの廃棄及び遅延の制御特性，第５図は
実施例２の構成図である。
最初に第４図（ａ）により本発明によるバッファメモ
リの原理構成を説明する。この例ではクラスがCL1〜CLn
がある例を示す。
リの原理構成を説明する。この例ではクラスがCL1〜CLn
がある例を示す。
バッファメモリ42はセルの書き込みと読み出しが行わ
れる。空きアドレスキュー40にはバッファメモリ42内の
セルが格納されていない（空き状態）１セル分の領域の
アドレスがキューとして順次格納されている。また，各
クラス別にクラス１セル使用アドレスキュー41−１〜ク
ラスｎセル使用アドレスキュー41−ｎが設けられ，バッ
ファメモリ42内に書き込み済みの各セルのアドレスがク
ラス別にキューを形成される。
れる。空きアドレスキュー40にはバッファメモリ42内の
セルが格納されていない（空き状態）１セル分の領域の
アドレスがキューとして順次格納されている。また，各
クラス別にクラス１セル使用アドレスキュー41−１〜ク
ラスｎセル使用アドレスキュー41−ｎが設けられ，バッ
ファメモリ42内に書き込み済みの各セルのアドレスがク
ラス別にキューを形成される。
このバッファメモリ42へのセルの書き込み動作は，セ
ルが入力するとクラスが識別され，空きアドレスキュー
40の先頭の空きアドレス（図の例ではアドレス３）が割
当てられ，次に書き込みが可能な場合（廃棄制御によ
る），バッファメモリ42の割当てられた空きアドレスに
入力セルを書き込み，識別されたクラスに対応するセル
使用アドレスキュー41にその書き込みアドレスを格納す
る。
ルが入力するとクラスが識別され，空きアドレスキュー
40の先頭の空きアドレス（図の例ではアドレス３）が割
当てられ，次に書き込みが可能な場合（廃棄制御によ
る），バッファメモリ42の割当てられた空きアドレスに
入力セルを書き込み，識別されたクラスに対応するセル
使用アドレスキュー41にその書き込みアドレスを格納す
る。
読み出しは，遅延優先のクラスを優先するように読み
出し制御され，例えば，クラス１を優先すると，クラス
１（CL1）セル使用アドレスキュー41−１の先頭に格納
されたアドレス（図の例ではアドレス２）のセルを読み
出しアドレスとしてバッファメモリ42から読み出す。読
み出しが行われたアドレス２は，空きアドレスキュー40
の後端に格納される。
出し制御され，例えば，クラス１を優先すると，クラス
１（CL1）セル使用アドレスキュー41−１の先頭に格納
されたアドレス（図の例ではアドレス２）のセルを読み
出しアドレスとしてバッファメモリ42から読み出す。読
み出しが行われたアドレス２は，空きアドレスキュー40
の後端に格納される。
次に第３図に示す実施例１を説明する。図において,2
0はバッファメモリ,21は品質クラス識別回路,22はセル
到着検出回路,23は空きアドレスキュー,24はバッファ使
用量測定回路,25はクラス１（CL1）セルアドレスキュ
ー,26はクラス２（CL2）セルアドレスキュー,27−1,27
−２は比較回路,28は読み出しキュー選択部,29は読み出
し制御部である。
0はバッファメモリ,21は品質クラス識別回路,22はセル
到着検出回路,23は空きアドレスキュー,24はバッファ使
用量測定回路,25はクラス１（CL1）セルアドレスキュ
ー,26はクラス２（CL2）セルアドレスキュー,27−1,27
−２は比較回路,28は読み出しキュー選択部,29は読み出
し制御部である。
この実施例１は,ATM交換機の通話路の１つのスイッチ
ング素子のバッファメモリに関連する構成が示され，こ
の例は品質クラスが２つの場合で，クラス２の廃棄はク
ラス１より多いが遅延は小さく，クラス２の遅延はクラ
ス１より大きいが廃棄は少ない場合を示す。
ング素子のバッファメモリに関連する構成が示され，こ
の例は品質クラスが２つの場合で，クラス２の廃棄はク
ラス１より多いが遅延は小さく，クラス２の遅延はクラ
ス１より大きいが廃棄は少ない場合を示す。
第４図（ｂ）にこの実施例における，セルの廃棄及び
遅延の制御特性を説明すると，バッファメモリ20の使用
量が100％の場合，クラス１及びクラス２の両方のセル
を廃棄し,80％の場合はクラス２のセルが廃棄される。
また遅延優先度は，クラス２のセルがクラス１より優先
して，読み出しが行われる。
遅延の制御特性を説明すると，バッファメモリ20の使用
量が100％の場合，クラス１及びクラス２の両方のセル
を廃棄し,80％の場合はクラス２のセルが廃棄される。
また遅延優先度は，クラス２のセルがクラス１より優先
して，読み出しが行われる。
実施例１のバッファメモリ20は上記第４図（ａ）と同
様の原理で制御され，以下に第３図の動作を説明する。
入力HWからセルが入力すると，セル到着検出回路22でセ
ルの到着を検出すると，空きアドレスキュー23からバッ
ファメモリ20内の空きセル領域の先頭アドレスを取り出
し，そのアドレスから到着セルをバッファメモリ20へ書
き込もうとする。この時の，書き込み判断は，上記第４
図（ｂ）の廃棄特性により行われる。すなわち，バッフ
ァ使用量測定回路24においてバッファメモリ20の現在の
使用量（使用率）が測定され，比較回路27−1,27−２に
使用率が供給される。比較回路27−１には他の入力端子
から使用量Q1として100％が入力され,27−２には使用量
Q2として80％が入力されている。この結果，比較回路27
−１は使用量が100％に達していないと“1"が発生して
クラス１のセルの場合，アンド回路A1から“1"が発生し
て書き込み制御信号としてバッファメモリ20へ供給され
て書き込みが行われ，同時にCL1セルアドレスキュー25
に当該セルの書き込みアドレス（空きアドレス）を格納
する。使用量が100％に達するとCL1のセル（CL2のセル
も）書き込みが禁止される（比較回路27−１から0"が発
生）。
様の原理で制御され，以下に第３図の動作を説明する。
入力HWからセルが入力すると，セル到着検出回路22でセ
ルの到着を検出すると，空きアドレスキュー23からバッ
ファメモリ20内の空きセル領域の先頭アドレスを取り出
し，そのアドレスから到着セルをバッファメモリ20へ書
き込もうとする。この時の，書き込み判断は，上記第４
図（ｂ）の廃棄特性により行われる。すなわち，バッフ
ァ使用量測定回路24においてバッファメモリ20の現在の
使用量（使用率）が測定され，比較回路27−1,27−２に
使用率が供給される。比較回路27−１には他の入力端子
から使用量Q1として100％が入力され,27−２には使用量
Q2として80％が入力されている。この結果，比較回路27
−１は使用量が100％に達していないと“1"が発生して
クラス１のセルの場合，アンド回路A1から“1"が発生し
て書き込み制御信号としてバッファメモリ20へ供給され
て書き込みが行われ，同時にCL1セルアドレスキュー25
に当該セルの書き込みアドレス（空きアドレス）を格納
する。使用量が100％に達するとCL1のセル（CL2のセル
も）書き込みが禁止される（比較回路27−１から0"が発
生）。
比較回路27−２は，使用量が80％以下の場合，“0"が
発生してアンド回路A2は，クラス２（CL2）のセルの書
き込み制御信号を発生し,CL2セルアドレスキュー26に当
該セルの書き込みアドレスを格納し，使用量が80％以上
の場合，比較回路27−２から“1"が発生してアンド回路
A2が禁止されてクラス２のセルは書き込まれない（廃棄
される）。このようにクラス１のセルの廃棄は少なくな
る。
発生してアンド回路A2は，クラス２（CL2）のセルの書
き込み制御信号を発生し,CL2セルアドレスキュー26に当
該セルの書き込みアドレスを格納し，使用量が80％以上
の場合，比較回路27−２から“1"が発生してアンド回路
A2が禁止されてクラス２のセルは書き込まれない（廃棄
される）。このようにクラス１のセルの廃棄は少なくな
る。
CL1セルアドレスキュー25,CL2セルアドレスキュー26
には，エンプティフラグが設けられ,1つでもキューが格
納されていると，該フラグが“1"にセットされている。
読み出し制御部29は，読み出し許可信号（このスイッチ
においてセル出力が許容されるタイミングで入力する制
御信号）が入力すると読み出しを行う。最初に，読み出
し制御部29は，クラス別のセルアドレスキューのエンプ
ティフラグを読み出しキュー選択部28により監視し，ク
ラス1,2共にバッファメモリに書き込まれている場合
は，クラス２セルを先に読み出す。この場合CL2セルア
ドレスキュー26からキューの先頭のアドレスを取り出
し，ゲートG2を介してバッファメモリ20に読み出しアド
レスとして供給される。読み出されたセルは出力HWに出
力される。この時の読み出しアドレスは，読み出し制御
部29の制御により空きアドレスキュー23に書き込まれ
る。
には，エンプティフラグが設けられ,1つでもキューが格
納されていると，該フラグが“1"にセットされている。
読み出し制御部29は，読み出し許可信号（このスイッチ
においてセル出力が許容されるタイミングで入力する制
御信号）が入力すると読み出しを行う。最初に，読み出
し制御部29は，クラス別のセルアドレスキューのエンプ
ティフラグを読み出しキュー選択部28により監視し，ク
ラス1,2共にバッファメモリに書き込まれている場合
は，クラス２セルを先に読み出す。この場合CL2セルア
ドレスキュー26からキューの先頭のアドレスを取り出
し，ゲートG2を介してバッファメモリ20に読み出しアド
レスとして供給される。読み出されたセルは出力HWに出
力される。この時の読み出しアドレスは，読み出し制御
部29の制御により空きアドレスキュー23に書き込まれ
る。
上記の他に，読み出し制御としては，クラス別に絶対
的な読み出し優先順位を付けないで，クラス間の読み出
し頻度を変える方法をとることもできる。
的な読み出し優先順位を付けないで，クラス間の読み出
し頻度を変える方法をとることもできる。
次に第５図に示す実施例２の構成を説明する。
第５図において,20〜23,25,26,28及び29は，第３図に
示す同一符号の各装置に対応し，名称は同じである。
示す同一符号の各装置に対応し，名称は同じである。
この実施例２の場合も，上記実施例１と同様に品質ク
ラスが２つの場合で，クラス２の廃棄はクラス１より多
いが遅延は小さく，クラス１の遅延はクラス２より大き
いが廃棄は少ない場合である。
ラスが２つの場合で，クラス２の廃棄はクラス１より多
いが遅延は小さく，クラス１の遅延はクラス２より大き
いが廃棄は少ない場合である。
動作を説明すると，セル到着検出回路22により入力HW
からセルの到着を検出すると，空きアドレスキュー23か
ら到着セルをバッファメモリ20へ書き込もうとする。こ
の時の書き込みの判断は以下のように行う。すなわち，
先ず到着したセルの品質クラスを品質クラス識別回路21
で識別すると共に，空きアドレスキュー23からのバッフ
ァメモリがフル状態か否かを表す信号を取り出して，ア
ンド回路A3,A4に入力するバッファメモリ20のフル状態
は，空きアドレスキュー23に空きアドレスが何も格納さ
れてないことを表す信号（エンプティフラグ）により表
示される。もし，フル状態を表す信号が“1"の場合，ア
ンド回路A4は禁止されてクラス２のセルの書き込みがで
きない（廃棄される）。しかし，入力したセルがクラス
１の場合，バッファメモリがフル状態の場合，バッファ
メモリ20に既にクラス２のセルが書き込まれていると
（CL2セルアドレスキューのエンプティフラグが“1"の
状態），読み出し制御部29は，読み出し信号線290からC
L2セルアドレスキュー26に対し読み出し信号を出力す
る。これによりCL2セルアドレスキュー26からアドレス
（キューの先頭）を読み出され（クラス２の該当セルは
廃棄），オア回路OR1を介して空きアドレスキュー23に
空きアドレスとして書き込まれる（フル状態が解除され
る）。こうして，入力したクラス１のセルは空きアドレ
スキュー23から読み出された空きアドレスが指示するバ
ッファメモリ20の位置に書き込まれ，同時にCL1セルア
ドレスキュー25にアドレスが格納される。このようにク
ラス１のセル廃棄は少なくなる。
からセルの到着を検出すると，空きアドレスキュー23か
ら到着セルをバッファメモリ20へ書き込もうとする。こ
の時の書き込みの判断は以下のように行う。すなわち，
先ず到着したセルの品質クラスを品質クラス識別回路21
で識別すると共に，空きアドレスキュー23からのバッフ
ァメモリがフル状態か否かを表す信号を取り出して，ア
ンド回路A3,A4に入力するバッファメモリ20のフル状態
は，空きアドレスキュー23に空きアドレスが何も格納さ
れてないことを表す信号（エンプティフラグ）により表
示される。もし，フル状態を表す信号が“1"の場合，ア
ンド回路A4は禁止されてクラス２のセルの書き込みがで
きない（廃棄される）。しかし，入力したセルがクラス
１の場合，バッファメモリがフル状態の場合，バッファ
メモリ20に既にクラス２のセルが書き込まれていると
（CL2セルアドレスキューのエンプティフラグが“1"の
状態），読み出し制御部29は，読み出し信号線290からC
L2セルアドレスキュー26に対し読み出し信号を出力す
る。これによりCL2セルアドレスキュー26からアドレス
（キューの先頭）を読み出され（クラス２の該当セルは
廃棄），オア回路OR1を介して空きアドレスキュー23に
空きアドレスとして書き込まれる（フル状態が解除され
る）。こうして，入力したクラス１のセルは空きアドレ
スキュー23から読み出された空きアドレスが指示するバ
ッファメモリ20の位置に書き込まれ，同時にCL1セルア
ドレスキュー25にアドレスが格納される。このようにク
ラス１のセル廃棄は少なくなる。
読み出し時には，読み出し制御部29において，クラス
別のアドレスキュー25,26のエンプティフラグを監視
し，クラス1,2共にバッファメモリ20に書き込まれてい
る場合は，クラス２のセルを先に読み出す遅延制御を行
う。これによりクラス２の遅延を小さくすることができ
る。
別のアドレスキュー25,26のエンプティフラグを監視
し，クラス1,2共にバッファメモリ20に書き込まれてい
る場合は，クラス２のセルを先に読み出す遅延制御を行
う。これによりクラス２の遅延を小さくすることができ
る。
［発明の効果］ 本発明によれば廃棄特性と遅延特性を独立に制御でき
るため，例えば廃棄は多いが遅延は小さいクラスや，そ
の逆のクラスというように様々な品質クラスの制御を実
現できると共に，低優先セルをバッファメモリの使用量
により書き込み制限したり，廃棄することにより入力し
たセルより優先度の低いクラスのセルの影響によりその
クラスの特性が左右されることがなくなる。
るため，例えば廃棄は多いが遅延は小さいクラスや，そ
の逆のクラスというように様々な品質クラスの制御を実
現できると共に，低優先セルをバッファメモリの使用量
により書き込み制限したり，廃棄することにより入力し
たセルより優先度の低いクラスのセルの影響によりその
クラスの特性が左右されることがなくなる。
第１図（ａ）は本発明の第１の原理構成図，第１図
（ｂ）は第１の原理構成の作用説明図，第２図は本発明
の第２の原理構成図，第３図は実施例１の構成図，第４
図（ａ）は本発明によるバッファメモリの原理構成図，
第４図（ｂ）は実施例１におけるセルの廃棄及び遅延の
制御特性，第５図は実施例２の構成図，第６図は従来例
の説明図である。 第１図（ａ），第２図中， １−１〜１−n:廃棄手段 １′−１〜１′−n:廃棄手段 ２−１〜２−n:廃棄クラス別のバッファメモリ内の各領
域 ３−１〜３−n:バッファ量測定手段 4,4′：廃棄制御部 5:遅延制御部 6:セレクタ 7:廃棄クラス識別手段 8:クラス比較手段
（ｂ）は第１の原理構成の作用説明図，第２図は本発明
の第２の原理構成図，第３図は実施例１の構成図，第４
図（ａ）は本発明によるバッファメモリの原理構成図，
第４図（ｂ）は実施例１におけるセルの廃棄及び遅延の
制御特性，第５図は実施例２の構成図，第６図は従来例
の説明図である。 第１図（ａ），第２図中， １−１〜１−n:廃棄手段 １′−１〜１′−n:廃棄手段 ２−１〜２−n:廃棄クラス別のバッファメモリ内の各領
域 ３−１〜３−n:バッファ量測定手段 4,4′：廃棄制御部 5:遅延制御部 6:セレクタ 7:廃棄クラス識別手段 8:クラス比較手段
フロントページの続き (56)参考文献 特開 平１−236843（ＪＰ，Ａ) 特開 平４−306031（ＪＰ，Ａ) 電子情報通信学会技術研究報告 ＳＥ 87−75 電子情報通信学会技術研究報告 ＳＥ 87−92 (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/28 H04L 12/56
Claims (1)
- 【請求項１】複数の入出力ハイウェイ間を接続するスイ
ッチング素子にバッファメモリを備えたATM交換機の通
話路における品質クラス制御方式において， セルに廃棄特性のクラスと遅延特性のクラスの組み合わ
せに対応した複数の品質クラスを付与し， 入力ハイウェイに廃棄特性のクラスに対応した複数の個
別のバッファメモリを備え，且つ前記複数の各バッファ
メモリはそれぞれ遅延特性のクラスに対応した複数個の
個別のバッファメモリにより構成され， 前記廃棄特性のクラスに対応した複数の個別のバッファ
メモリのそれぞれ遅延特性のクラスに対応した各個別の
バッファメモリのバッファ使用量を測定するバッファ量
測定手段を備え， 入力ハイウェイと前記廃棄特性のクラスに対応して設け
られた各個別のバッファメモリとの間に各廃棄特性のク
ラスに対応して設けられてセルの廃棄を行う廃棄手段を
設け， 前記廃棄制御部は，入力するセルを廃棄特性のクラスに
対応したバッファメモリ内の遅延特性のクラスに対応し
た個別のバッファメモリに書き込む時に前記バッファ量
測定手段からのバッファ使用量が，廃棄特性のクラス毎
に予め設定したしきい値を越えると当該クラスのセルを
廃棄する制御を行い， 出力ハイウェイにセルを出力するための遅延制御部を設
け，該遅延制御部は前記遅延特性のクラスに対応して複
数のバッファメモリからの読み出し順序の優先制御を行
うことを特徴とするATM交換機の通話路における品質ク
ラス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33638990A JP2886976B2 (ja) | 1990-11-30 | 1990-11-30 | Ａｔｍ交換機の通話路における品質クラス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33638990A JP2886976B2 (ja) | 1990-11-30 | 1990-11-30 | Ａｔｍ交換機の通話路における品質クラス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04207543A JPH04207543A (ja) | 1992-07-29 |
| JP2886976B2 true JP2886976B2 (ja) | 1999-04-26 |
Family
ID=18298632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33638990A Expired - Fee Related JP2886976B2 (ja) | 1990-11-30 | 1990-11-30 | Ａｔｍ交換機の通話路における品質クラス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2886976B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7009937B2 (en) | 2000-07-05 | 2006-03-07 | Nec Corporation | Transmission queue managing system capable of efficiently controlling traffic congestion |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2655481B2 (ja) * | 1994-04-28 | 1997-09-17 | 日本電気株式会社 | 出力バッファ型ａｔｍスイッチにおける優先制御方法 |
| JP3156752B2 (ja) * | 1996-02-09 | 2001-04-16 | 日本電気株式会社 | Ａｔｍスイッチ装置及びその制御方法 |
| JP3672683B2 (ja) | 1996-10-28 | 2005-07-20 | 富士通株式会社 | トラフィック制御方法，ネットワークシステム及びフレームリレー交換機 |
| GB9822550D0 (en) * | 1998-10-15 | 1998-12-09 | British Telecomm | Computer communications |
-
1990
- 1990-11-30 JP JP33638990A patent/JP2886976B2/ja not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| 電子情報通信学会技術研究報告 ＳＥ８７−７５ |
| 電子情報通信学会技術研究報告 ＳＥ８７−９２ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7009937B2 (en) | 2000-07-05 | 2006-03-07 | Nec Corporation | Transmission queue managing system capable of efficiently controlling traffic congestion |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04207543A (ja) | 1992-07-29 |
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