JP2885897B2 - Automatic wiring method - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、半導体集積回路の配線パターンの自動設
計を行う自動配線方式に関する。The present invention relates to an automatic wiring system for automatically designing a wiring pattern of a semiconductor integrated circuit.

（従来の技術） 半導体集積回路の配線パターンの自動設計には、汎用
計算機上で動作するレイアウトCADプログラムが用いら
れている。(Prior Art) A layout CAD program operating on a general-purpose computer is used for automatic design of a wiring pattern of a semiconductor integrated circuit.

このレイアウトCADプログラムによる配線パターンの
自動設計は、まず、配線領域を実配線グリッド（実際の
配線処理時に用いられる格子）よりも大きい間隔の格子
状に分割する。分割された複数の格子のうち、実配線が
通過する経路となる概略配線経路を求めた後、配線領域
を複数の格子を含むいくつかの小領域に分割する。さら
に、分割された小領域内の詳細配線（実配線）を行うよ
うになっている。In the automatic design of a wiring pattern by the layout CAD program, first, a wiring area is divided into a grid shape having an interval larger than an actual wiring grid (a grid used in actual wiring processing). After obtaining a schematic wiring path that is a path through which the actual wiring passes from among the plurality of divided grids, the wiring area is divided into several small areas including the plurality of grids. Further, detailed wiring (actual wiring) is performed in the divided small areas.

従来の自動配線方式では、小領域内の詳細配線を行う
際に、１台の汎用計算機によって小領域を１つづつ処理
していた。In the conventional automatic wiring method, when performing detailed wiring in a small area, one general-purpose computer processes each small area one by one.

一方、レイアウトCADプログラムが扱う問題は、近年
の半導体集積回路の集積度の向上に伴い、年々増加して
いる。レイアウトに必要な処理時間は、半導体に集積さ
れる部品数をＮとするとN²のオーダで増加する。これに
より、レイアウトに必要な処理時間の増加の度合いは、
汎用計算機の実行速度の向上の度合いに比べてはるかに
大きい。On the other hand, problems handled by layout CAD programs are increasing year by year with the recent increase in the degree of integration of semiconductor integrated circuits. Processing time required to layout, the number of parts to be integrated in the semiconductor increases in order of when the N N ^2. As a result, the degree of increase in processing time required for layout
It is much larger than the degree of improvement in the execution speed of general-purpose computers.

（発明が解決しようとする課題） このように、従来の自動配線方式では、１台の汎用計
算機によって小領域を１つづつ処理していた。このた
め、現存する最高速の計算機を用いても、大規模に集積
化した半導体集積回路のレイアウトを実用的な処理時間
で行うことは不可能になる恐れがある。(Problems to be Solved by the Invention) As described above, in the conventional automatic wiring method, one general-purpose computer processes small areas one by one. For this reason, there is a possibility that the layout of a large-scale integrated semiconductor integrated circuit cannot be performed in a practical processing time even with the existing highest speed computer.

そこでこの発明は、このような従来の事情を鑑みてな
されてものであり、その目的とするところは、複数の小
領域内の配線処理を同時並列に行うことにより、レイア
ウト処理時間を短縮することができる自動配線方式を提
供することにある。The present invention has been made in view of such a conventional situation, and an object of the present invention is to reduce layout processing time by simultaneously performing wiring processing in a plurality of small areas in parallel. It is an object of the present invention to provide an automatic wiring method capable of performing the above-mentioned steps.

［発明の構成］ （課題を解決するための手段） 上記目的を達成させるため、この発明は、半導体集積
回路上の配線領域を格子状に分割し、分割された複数の
格子のうち実配線の概略配線経路となる格子を求めた
後、前記配線領域を、複数の小領域に分割し、これら複
数の小領域内の詳細配線を前記概略配線を基に同時並列
に行い、前記複数の小領域内の詳細配線経路を決定する
際に、お互いに隣接する前記小領域の小領域内の配線経
路決定を同時に行わず、１つの小領域の小領域内の配線
経路決定が終了した後、この１つの小領域に隣接する小
領域の小領域内の配線経路決定を行うように構成されて
いる。[Structure of the Invention] (Means for Solving the Problems) In order to achieve the above object, the present invention divides a wiring region on a semiconductor integrated circuit into a grid shape, and, among a plurality of the divided grids, After obtaining a grid serving as a schematic wiring path, the wiring area is divided into a plurality of small areas, and detailed wiring in the plurality of small areas is performed simultaneously and in parallel on the basis of the schematic wiring. When determining a detailed wiring route within a small area, the wiring paths in the small areas of the small areas adjacent to each other are not determined at the same time. It is configured to determine a wiring route in a small area of a small area adjacent to one small area.

（作用） 上記構成において、この発明は、クライアント計算機
によって半導体集積回路上の配線領域を、実配線グリッ
ドより大きい間隔の格子状に分割する。複数の格子のう
ち、実配線経路を近似する概略配線経路となる格子を求
める。この後、格子状に分割した配線領域を、隣接する
複数の格子を含むいくつかの小領域に分割する。(Operation) In the configuration described above, according to the present invention, the client computer divides the wiring area on the semiconductor integrated circuit into a grid pattern having a larger interval than the actual wiring grid. Among the plurality of grids, a grid that is a schematic wiring path that approximates the actual wiring path is obtained. Thereafter, the wiring region divided into a lattice is divided into several small regions including a plurality of adjacent lattices.

そして、分割された複数の小領域内の詳細配線を、複
数台のサーバ計算機によって同時並列に行うようにして
いる。The detailed wiring in the plurality of divided small areas is performed in parallel by a plurality of server computers.

（実施例） 以下、図面を用いてこの発明の実施例を説明する。Hereinafter, an embodiment of the present invention will be described with reference to the drawings.

第１図は、この発明の自動配線方式を実現するシステ
ムの一実施例を示す構成図である。FIG. 1 is a configuration diagram showing one embodiment of a system for realizing the automatic wiring system of the present invention.

同図に示すシステムは、LAN（ローカル エリア ネ
ットワーク）１によって構成されている。このLAN1に
は、１台のクライアント計算機（以下、クライアントと
略す。）３と、複数台のサーバ計算機（以下、サーバと
略す。）５とが接続されている。The system shown in FIG. 1 is configured by a LAN (local area network) 1. This LAN 1 is connected to one client computer (hereinafter abbreviated as a client) 3 and a plurality of server computers (hereinafter abbreviated as a server) 5.

クライアント３は、配置データの読み込み、配線領域
の格子状への分割、概略配線処理、配線領域の小領域へ
の分割などを行うものである。また、クライアント３
は、分割した小領域をサーバ５へ与え、サーバ５を制御
する機能も有している。The client 3 reads arrangement data, divides a wiring area into a grid, performs general wiring processing, divides a wiring area into small areas, and the like. Client 3
Has a function of giving the divided small area to the server 5 and controlling the server 5.

サーバ５は、クライアント３より与えられた小領域内
の詳細配線を行うところである。複数台のサーバ５によ
り、複数の小領域内の詳細配線を同時並列に行ってい
る。The server 5 is about to perform detailed wiring in the small area provided by the client 3. Detailed wiring in a plurality of small areas is performed simultaneously and in parallel by a plurality of servers 5.

これらクライアント３とサーバ５は、LAN1を利用して
通信やデータ101の転送を行っている。The client 3 and the server 5 perform communication and transfer data 101 using the LAN 1.

このように、この発明の自動配線方式のシステムは構
成されており、次に、この発明による概略配線処理と詳
細配線処理とを説明する。As described above, the automatic wiring system according to the present invention is configured. Next, the schematic wiring processing and the detailed wiring processing according to the present invention will be described.

第２図（Ａ）乃至第２図（Ｆ）は、局所的な配線処理
を説明するための配線領域および小領域の平面図であ
る。2 (A) to 2 (F) are plan views of a wiring area and a small area for explaining local wiring processing.

第２図（Ａ）で示すように、クライアント３によって
配線領域７が格子状に分割され、複数の概略格子９が形
成される。この概略格子９は、実配線グリッド（実際の
配線処理時に用いられる格子）９の大きさによってそこ
を通過することができる実配線本数の上限値（容量）が
定められている。As shown in FIG. 2 (A), the client 3 divides the wiring area 7 into a lattice shape, and a plurality of schematic lattices 9 are formed. The upper limit (capacity) of the number of actual wirings that can pass through the schematic grid 9 is determined by the size of the actual wiring grid (grid used in actual wiring processing) 9.

複数の概略格子９のうち、実配線の通過経路となる概
略格子９が求められ、これらの概略格子９の繋がりが概
略配線経路11となる。このとき、概略格子９の容量を越
えないような概略配線経路11が求められる。なお、概略
格子９の一部に後述する配線禁止領域が被さっていて
も、実配線が通過可能であれば、この概略格子９は概略
配線経路11を構成する。図中、黒く塗り潰された概略格
子13は、この格子の中に実配線される端子が配置されて
いる格子である。Among the plurality of schematic grids 9, a schematic grid 9 serving as a passage route of the actual wiring is obtained, and a connection of these schematic grids 9 becomes a schematic wiring path 11. At this time, a schematic wiring path 11 that does not exceed the capacity of the schematic grid 9 is obtained. Even if a part of the general grid 9 is covered by a wiring prohibited area, which will be described later, the general grid 9 constitutes the general wiring path 11 as long as the actual wiring can pass therethrough. In the figure, a black outline grid 13 is a grid in which terminals to be actually wired are arranged.

概略配線経路11が求められると、配線領域７はクライ
アント３により、第２図（Ｂ）中の太線で示すような、
いくつかの小領域15に分割される。小領域15には、複数
の概略格子９が含まれている。この小領域15の大きさ
は、サーバ５の配線性能に合わせ、最も能力が出る大き
さに設定されている。従って、チップの大きさによって
分割数は異なることになる。When the schematic wiring path 11 is obtained, the wiring area 7 is changed by the client 3 as shown by a thick line in FIG.
It is divided into several small areas 15. The small area 15 includes a plurality of schematic grids 9. The size of the small area 15 is set to a size that maximizes the performance in accordance with the wiring performance of the server 5. Therefore, the number of divisions differs depending on the size of the chip.

分割された複数の小領域15の１つが、１台のサーバ５
に与えられる。サーバ５に与えられた小領域15は、第２
図（Ｃ）のように概略配線経路11が消去され、小領域15
の周辺の概略配線経路11が通過した位置には、線状の仮
端子19が配置される。この仮端子19の長辺の長さは、概
略端子９の幅と等しい。また、小領域15には、実配線さ
れる端子21、および電気的な条件などによって配線して
はいけない配線禁止領域23が表されている。One of the plurality of divided small areas 15 is one server 5
Given to. The small area 15 given to the server 5 is
As shown in FIG. 3C, the schematic wiring path 11 is deleted and the small area 15 is removed.
A temporary terminal 19 in the form of a line is arranged at a position where the schematic wiring path 11 in the vicinity of has passed. The length of the long side of the temporary terminal 19 is substantially equal to the width of the terminal 9. Further, the small area 15 shows a terminal 21 to be actually wired and a wiring prohibited area 23 which must not be wired due to electrical conditions or the like.

小領域15は、サーバ５によって各仮端子19あるいは端
子21間の配線処理が行われ、第２図（Ｄ）に示すような
詳細配線25が形成される。In the small area 15, the server 5 performs a wiring process between the temporary terminals 19 or the terminals 21 to form a detailed wiring 25 as shown in FIG. 2 (D).

詳細配線25の形成が終了すると、この小領域15はクラ
イアント３に返還される。返還された小領域15は、クラ
イアント３によって第２図（Ｅ）のように配線領域７内
に登録される。When the formation of the detailed wiring 25 is completed, the small area 15 is returned to the client 3. The returned small area 15 is registered in the wiring area 7 by the client 3 as shown in FIG.

１つの小領域15が登録されると、次に、この小領域15
に隣接する複数の小領域15が複数台のサーバ５に与えら
れ、同時並列に処理される。このとき、お互いに隣接す
る小領域15が、同時並列に処理されないようにサーバ５
に与えられる。これは、隣接する小領域15にまたがる概
略配線経路11があった場合、この概略配線経路11から詳
細配線25を形成したとき、隣接する小領域15間の接合辺
（図中、太線）上で詳細配線25の経路が食い違うことが
あるからである。When one small area 15 is registered, next, this small area 15 is registered.
Are provided to a plurality of servers 5 and processed in parallel. At this time, the server 5 prevents the small areas 15 adjacent to each other from being processed simultaneously in parallel.
Given to. This is because, when there is a schematic wiring path 11 extending over the adjacent small area 15, when a detailed wiring 25 is formed from this general wiring path 11, This is because the paths of the detailed wiring 25 may be different.

第２図（Ｆ）は、並列処理される小領域15の１つを示
したものである。この小領域15は、概略配線経路11が消
去され、実配線される端子21が配置される。さらに、登
録された小領域15内の詳細配線25が到達した位置には、
点状の仮端子27が配置される。FIG. 2 (F) shows one of the small areas 15 to be processed in parallel. In the small area 15, the general wiring path 11 is deleted, and the terminals 21 to be actually wired are arranged. Furthermore, at the position where the detailed wiring 25 in the registered small area 15 has reached,
A point-like temporary terminal 27 is arranged.

このように、配線領域７全面の詳細配線25の形成が終
了するまで、複数台のサーバ５によって複数の小領域15
が同時並列に処理される。In this way, until the formation of the detailed wiring 25 over the entire wiring area 7 is completed, the plurality of small areas 15
Are processed in parallel.

次に、概略配線経路11から詳細配線25が形成される大
局的な様子を、第３図（Ａ）乃至第３図（Ｆ）を参照に
説明する。Next, a general state in which the detailed wiring 25 is formed from the schematic wiring path 11 will be described with reference to FIGS. 3 (A) to 3 (F).

第３図（Ａ）に示すように、配線領域７は複数の概略
格子９に分割され、概略配線経路11a、11bが求められ
る。As shown in FIG. 3 (A), the wiring area 7 is divided into a plurality of schematic grids 9, and schematic wiring paths 11a and 11b are obtained.

この後、第３図（Ｂ）のように、配線領域７は、いく
つかの小領域15に分割される。これにより、各小領域15
の周辺の概略配線経路11a、11bが通過した位置には、図
中ａおよびｂで示す仮端子19a、19bが配置される。ま
た、ＡあるいはＢは、実配線される端子21A、21Bを表し
ている。Thereafter, as shown in FIG. 3B, the wiring area 7 is divided into several small areas 15. Thereby, each small area 15
The temporary terminals 19a and 19b shown by a and b in the figure are arranged at positions where the schematic wiring paths 11a and 11b around the area have passed. A or B represents terminals 21A and 21B that are actually wired.

複数に分割された小領域15のうち、まず、中央の小領
域15の詳細配線25aが形成される。第３図（Ｃ）中の網
が掛けられた小領域29が、詳細配線25aが形成された小
領域である。First, the detailed wiring 25a of the central small area 15 among the divided small areas 15 is formed. In FIG. 3 (C), the shaded small area 29 is the small area where the detailed wiring 25a is formed.

次に、第３図（Ｄ）に示すように、中央の小領域29に
隣接する４つの小領域29の詳細配線25a,25bが、同時並
列に形成される。Next, as shown in FIG. 3 (D), the detailed wirings 25a and 25b of the four small areas 29 adjacent to the central small area 29 are formed simultaneously in parallel.

さらに、第３図（Ｅ）乃至第３図（Ｆ）から分かるよ
うに、詳細配線25aあるいは25bが形成された小領域29に
隣接する複数の小領域29の詳細配線処理が、複数のサー
バ５によって同時並列に行われる。Further, as can be seen from FIGS. 3E to 3F, the detailed wiring processing of a plurality of small areas 29 adjacent to the small area 29 in which the detailed wiring 25a or 25b is formed is performed by a plurality of servers 5 Are performed in parallel.

このように、詳細配線処理が終了した小領域29に隣接
する小領域15の詳細配線処理を行うようにしたので、隣
接する小領域15にまたがる詳細配線25a,25bを自然な形
で延長することができる。これにより、不要な配線経路
の曲りを少なくして、ひいては配線の結線率を向上させ
ることができる。As described above, the detailed wiring processing of the small area 15 adjacent to the small area 29 for which the detailed wiring processing has been completed is performed, so that the detailed wiring 25a, 25b extending over the adjacent small area 15 can be naturally extended. Can be. As a result, unnecessary bending of the wiring path can be reduced, and the wiring connection rate can be improved.

第３図で示した並列処理では、種となる中央の１つの
小領域15を中心にして詳細配線処理が広がっているが、
種となる小領域15を複数設定することも可能である。第
４図（Ａ）乃至第４図（Ｂ）に、種となる小領域15を複
数設定した場合の例を示す。In the parallel processing shown in FIG. 3, the detailed wiring processing is spread around one central small area 15 serving as a seed.
It is also possible to set a plurality of seed small areas 15. FIGS. 4A and 4B show an example in which a plurality of seed small areas 15 are set.

第４図（Ａ）で示した配線領域７は、複数の小領域15
に分割されている。図中の黒く塗り潰された小領域31
は、種となる小領域である。第４図（Ｂ）は、第４図
（Ａ）で示した種となる小領域31を中心に、詳細配線処
理が広がっている様子を示している。図中、黒く塗り潰
された小領域29は、詳細配線処理が終了した小領域であ
る。The wiring region 7 shown in FIG.
Is divided into Small area 31 filled in black in the figure
Is a seed small area. FIG. 4 (B) shows a situation where the detailed wiring processing is spread around the seed small area 31 shown in FIG. 4 (A). In the figure, the black small area 29 is the small area for which the detailed wiring processing has been completed.

なお、この種となる小領域31は、配線領域７の内側だ
けに限らず、配線領域７の周辺上に設定することも可能
である。It should be noted that this kind of small region 31 is not limited to the inside of the wiring region 7, but can be set on the periphery of the wiring region 7.

以上説明したように、複数の小領域15の詳細配線処理
を、複数台のサーバによって同時並列に行うようにした
ため、配線処理速度を向上させることができる。第５図
は、サーバ５の台数に対する処理速度の向上を示すグラ
フである。As described above, the detailed wiring processing of the plurality of small areas 15 is performed simultaneously and in parallel by the plurality of servers, so that the wiring processing speed can be improved. FIG. 5 is a graph showing an improvement in processing speed with respect to the number of servers 5.

図中の点線は処理時間の理論値を、黒丸は処理時間の
実測値を示している。このグラフから分かるように、サ
ーバ５が１台のときの処理速度を１とすると、２台で速
度は２倍に向上し、３台では３倍に、４台では４倍に向
上しており、実測値はほぼ直線的に短縮されている。こ
れより、サーバ５間あるいはサーバ５とクライアント３
間の通信、データ転送による処理速度の低下はみられな
いことが分かる。The dotted line in the figure indicates the theoretical value of the processing time, and the black circle indicates the measured value of the processing time. As can be seen from this graph, assuming that the processing speed when the number of servers 5 is one is 1, the speed is doubled with two servers, tripled with three servers, and quadrupled with four servers. , The measured values are almost linearly shortened. Thus, between the server 5 or between the server 5 and the client 3
It can be seen that there is no reduction in processing speed due to inter-communication and data transfer.

なお、サーバ５の台数は、小領域15の数と同じ台数に
する必要はない。サーバ５の台数が小領域15の数より少
ない場合でも、処理が終わったサーバ５に次々と小領域
15を与えることにより、配線領域７全面の詳細配線を並
列処理させることが可能である。The number of servers 5 does not need to be the same as the number of small areas 15. Even if the number of the servers 5 is smaller than the number of the small areas 15, the small areas are successively added to the servers 5 after the processing.
By giving 15, it is possible to process detailed wiring in the entire wiring region 7 in parallel.

また、今回の実施例では、LAN1を用いてシステムを構
成したが、これに限ることは無い。例えば、複数のプロ
セッサで共有される記憶装置を持つ並列処理用計算機、
あるいは複数のプロセッサ間を通信チャネルで接続した
並列処理用計算機で実現することも可能である。Further, in the present embodiment, the system is configured using LAN1, but the present invention is not limited to this. For example, a parallel processing computer having a storage device shared by a plurality of processors,
Alternatively, it can be realized by a parallel processing computer in which a plurality of processors are connected by a communication channel.

［発明の効果］ 以上説明してきたように、この発明による自動配線方
式であれば、複数の小領域を複数台のサーバ計算機に与
え、小領域内の詳細配線処理を同時並列に行うようにし
た。これにより、配線処理時間を大幅に短縮することが
でき、大規模化する半導体集積回路のレイアウト処理を
実用的な時間で行うことが可能となる。[Effects of the Invention] As described above, in the automatic wiring method according to the present invention, a plurality of small areas are provided to a plurality of server computers, and detailed wiring processing in the small areas is performed simultaneously and in parallel. . As a result, the wiring processing time can be significantly reduced, and the layout processing of a large-scale semiconductor integrated circuit can be performed in a practical time.

【図面の簡単な説明】[Brief description of the drawings]

第１図はこの発明の自動配線方式を実現するシステム構
成図、第２図は局所的な配線処理を説明するための配線
領域および小領域の平面図、第３図（Ａ）乃至第３図
（Ｆ）は大局的な配線処理を説明するための配線領域の
平面図、第４図（Ａ）および第４図（Ｂ）は種となる小
領域の設定例を示す配線領域の平面図、第５図はサーバ
の台数に対する配線処理速度の向上を示すグラフであ
る。 １……LAN（ローカル エリア ネットワーク） ３……クライアント計算機 ５……サーバ計算機 ７……配線領域 9,13……概略格子 11,11a,11b……概略配線経路 15……小領域 19,19a,19b,27……仮端子 21,21A,21B……端子 23……配線禁止領域 25,25a,25b……詳細配線 29……詳細配線が終了した小領域 31……種となる小領域FIG. 1 is a system configuration diagram for realizing the automatic wiring method of the present invention, FIG. 2 is a plan view of a wiring area and a small area for explaining local wiring processing, and FIGS. FIG. 4 (F) is a plan view of a wiring region for explaining global wiring processing, FIGS. 4 (A) and 4 (B) are plan views of a wiring region showing examples of setting small seed regions, FIG. 5 is a graph showing an improvement in the wiring processing speed with respect to the number of servers. 1 LAN (local area network) 3 client computer 5 server computer 7 wiring area 9,13 general grid 11,11a, 11b general wiring path 15 small area 19,19a, 19b, 27… Temporary terminal 21,21A, 21B… Terminal 23… Wiring prohibited area 25,25a, 25b… Detailed wiring 29… Small area where detailed wiring is finished 31… Small area to be used

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】半導体集積回路上の配線領域を格子状に分
割し、分割された複数の格子のうち実配線の概略配線経
路となる格子を求めた後、前記配線領域を、複数の小領
域に分割し、これら複数の小領域内の詳細配線を前記概
略配線を基に同時並列に行い、前記複数の小領域内の詳
細配線経路を決定する際に、お互いに隣接する前記小領
域の小領域内の配線経路決定を同時に行わず、１つの小
領域の小領域内の配線経路決定が終了した後、この１つ
の小領域に隣接する小領域の小領域内の配線経路決定を
行うことを特徴とする自動配線方式。1. A wiring region on a semiconductor integrated circuit is divided into a plurality of divided regions, and after obtaining a lattice which is a general wiring path of actual wiring among the plurality of divided lattices, the wiring region is divided into a plurality of small regions. The detailed wiring in the plurality of small areas is simultaneously performed in parallel based on the schematic wiring, and when determining the detailed wiring path in the plurality of small areas, the small wiring of the adjacent small areas is determined. After determining the wiring route in the small region of one small region without simultaneously determining the wiring route in the region, determining the wiring route in the small region of the small region adjacent to the one small region. Characteristic automatic wiring method.