JP2884787B2 - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
にＤＳＡ（ｄｉｆｆｕｓｉｏｎ ｓｅｌｆ−ａｌｉｇｎ
ｅｄ）構造の縦型ＭＯＳＦＥＴに関する。
にＤＳＡ（ｄｉｆｆｕｓｉｏｎ ｓｅｌｆ−ａｌｉｇｎ
ｅｄ）構造の縦型ＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】従来の半導体装置は、図２に示すよう
に、Ｎ+ 型シリコン基板１の上に設けたドレイン耐圧を
高めるためのＮ- 型エピタキシャル層３と、Ｎ- 型エピ
タキシャル層３に選択的に設けてＮ+ 型シリコン基板１
に達するＰ+ 型拡散層４と、 Ｐ+ 型拡散領域４に接続し
て設けたＰ型チャネル領域５と、Ｐ型チャネル領域５内
に設けたＮ+ 型ソース領域６とを有して形成されてい
る。 ここで、Ｐ+ 型拡散層４と、Ｎ+ 型シリコン基板
１との間に形成されるＰＮ接合により、ドレイン耐圧が
定まる。Ｎ+ 型ソース領域６およびＮ- 型エピタキシャ
ル層３と、Ｐ型チャネル領域５上にはゲート酸化膜７を
介して、多結晶シリコン層からなるゲート電極８が形成
されている。層間絶縁膜９は、ゲート酸化膜７及びゲー
ト電極８を被覆して形成され、その上に、ソース電極１
０が、Ｐ型チャネル領域５と、Ｎ+ 型ソース領域６に接
続して形成されている。ここで、Ｐ+型拡散層４とドレ
イン領域であるＮ+ 型半導体基板１が広い面積で直接接
合されているため、サージ等によりブレークダウンを生
じてもブレークダウン電流が局部的に集中せず、熱破壊
を生じ難い利点がある。
に、Ｎ+ 型シリコン基板１の上に設けたドレイン耐圧を
高めるためのＮ- 型エピタキシャル層３と、Ｎ- 型エピ
タキシャル層３に選択的に設けてＮ+ 型シリコン基板１
に達するＰ+ 型拡散層４と、 Ｐ+ 型拡散領域４に接続し
て設けたＰ型チャネル領域５と、Ｐ型チャネル領域５内
に設けたＮ+ 型ソース領域６とを有して形成されてい
る。 ここで、Ｐ+ 型拡散層４と、Ｎ+ 型シリコン基板
１との間に形成されるＰＮ接合により、ドレイン耐圧が
定まる。Ｎ+ 型ソース領域６およびＮ- 型エピタキシャ
ル層３と、Ｐ型チャネル領域５上にはゲート酸化膜７を
介して、多結晶シリコン層からなるゲート電極８が形成
されている。層間絶縁膜９は、ゲート酸化膜７及びゲー
ト電極８を被覆して形成され、その上に、ソース電極１
０が、Ｐ型チャネル領域５と、Ｎ+ 型ソース領域６に接
続して形成されている。ここで、Ｐ+型拡散層４とドレ
イン領域であるＮ+ 型半導体基板１が広い面積で直接接
合されているため、サージ等によりブレークダウンを生
じてもブレークダウン電流が局部的に集中せず、熱破壊
を生じ難い利点がある。
【０００３】
【発明が解決しようとする課題】この従来の半導体装置
では、Ｎ- 型エピタキシャル層２の厚さのばらつきによ
り、熱拡散によりＮ- 型シリコン基板１まで押し込まれ
ているＰ+ 型拡散層３とＮ+ 型シリコン基板１との接合
部でのＰ+ 型拡散層３の不純物濃度がばらつき、この不
純物濃度によって支配されているＮ+ 型シリコン基板１
とＰ+ 型拡散層３とのＰＮ接合の耐圧がばらつくといっ
た問題点があった。
では、Ｎ- 型エピタキシャル層２の厚さのばらつきによ
り、熱拡散によりＮ- 型シリコン基板１まで押し込まれ
ているＰ+ 型拡散層３とＮ+ 型シリコン基板１との接合
部でのＰ+ 型拡散層３の不純物濃度がばらつき、この不
純物濃度によって支配されているＮ+ 型シリコン基板１
とＰ+ 型拡散層３とのＰＮ接合の耐圧がばらつくといっ
た問題点があった。
【０００４】
【課題を解決するための手段】本発明の半導体装置は、
高不純物濃度の一導電型半導体基板の一主面に設けた逆
導電型の埋込層と、前記埋込層を含む表面に設けた低不
純物濃度の一導電型エピタキシャル層と、前記エピタキ
シャル層に設けて前記埋込層に達する高不純物濃度の逆
導電型拡散層と、前記逆導電型拡散層を含む前記エピタ
キシャル層の表面に設けたゲート絶縁膜上に設けたゲー
ト電極と、前記ゲート電極に整合し且つ前記逆導電型拡
散層に接続して前記エピタキシャル層に設けた逆導電型
のチャネル領域と、前記ゲート電極に整合して前記チャ
ネル領域に設けたソース領域とを有する。
高不純物濃度の一導電型半導体基板の一主面に設けた逆
導電型の埋込層と、前記埋込層を含む表面に設けた低不
純物濃度の一導電型エピタキシャル層と、前記エピタキ
シャル層に設けて前記埋込層に達する高不純物濃度の逆
導電型拡散層と、前記逆導電型拡散層を含む前記エピタ
キシャル層の表面に設けたゲート絶縁膜上に設けたゲー
ト電極と、前記ゲート電極に整合し且つ前記逆導電型拡
散層に接続して前記エピタキシャル層に設けた逆導電型
のチャネル領域と、前記ゲート電極に整合して前記チャ
ネル領域に設けたソース領域とを有する。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例を示す半導体チッ
プの断面図である。
プの断面図である。
【０００７】図１に示すように、不純物濃度２×１０18
ｃｍ-3程度にＳｂがドープされ比抵抗が約０．０１５Ω
・ｃｍのＮ+ 型シリコン基板１の一主面に選択的にホウ
素をイオン注入、あるいは拡散してＰ型埋込層２を形成
し、Ｐ型埋込層２を含む表面にＮ- 型エピタキシャル層
３を形成する。３０Ｖ耐圧を例にとると、Ｎ- 型エピタ
キシャル層３の不純物濃度は１．６×１０15ｃｍ-3程
度，比抵抗は０．４Ω・ｃｍ，厚さは約６．５μｍであ
り、Ｐ型埋込層２のピーク不純物濃度は２×１０16〜５
×１０16ｃｍ-3に選ばれる。
ｃｍ-3程度にＳｂがドープされ比抵抗が約０．０１５Ω
・ｃｍのＮ+ 型シリコン基板１の一主面に選択的にホウ
素をイオン注入、あるいは拡散してＰ型埋込層２を形成
し、Ｐ型埋込層２を含む表面にＮ- 型エピタキシャル層
３を形成する。３０Ｖ耐圧を例にとると、Ｎ- 型エピタ
キシャル層３の不純物濃度は１．６×１０15ｃｍ-3程
度，比抵抗は０．４Ω・ｃｍ，厚さは約６．５μｍであ
り、Ｐ型埋込層２のピーク不純物濃度は２×１０16〜５
×１０16ｃｍ-3に選ばれる。
【０００８】次に、Ｎ- 型エピタキシャル層３の表面
に、選択的にホウ素イオンをドーズ量１．４×１０14ｃ
ｍ-2，加速エネルギー７０ｋｅＶでイオン注入し、１２
００℃，４０分の埋込み拡散を行ない、Ｐ型埋込層２と
接続するＰ+ 型拡散層４を形成する。
に、選択的にホウ素イオンをドーズ量１．４×１０14ｃ
ｍ-2，加速エネルギー７０ｋｅＶでイオン注入し、１２
００℃，４０分の埋込み拡散を行ない、Ｐ型埋込層２と
接続するＰ+ 型拡散層４を形成する。
【０００９】次に、Ｐ+ 型拡散層４を含むＮ- 型エピタ
キシャル層３の表面を熱酸化してゲート酸化膜７を設
け、ゲート酸化膜７の上に多結晶シリコン層を堆積して
選択的にエッチングしゲート電極８を設ける。次に、ゲ
ート電極８をマスクとしてホウ素イオンをドーズ量１×
１０14ｃｍ-2，加速エネルギー７０ｋｅＶでイオン注入
し、１２００℃，６０分間の押込み拡散によりＰ+ 型拡
散層４と接続するＰ型チャネル領域５を形成する。次
に、Ｐ+ 型拡散層４の表面に選択的にリンイオンをドー
ズ量５×１０15ｃｍ-2，加速エネルギー８０ｋｅＶでイ
オン注入し、１０００℃，３０分間の押込み拡散により
ゲート電極８に整合したＮ+ 型ソース領域６を形成す
る。
キシャル層３の表面を熱酸化してゲート酸化膜７を設
け、ゲート酸化膜７の上に多結晶シリコン層を堆積して
選択的にエッチングしゲート電極８を設ける。次に、ゲ
ート電極８をマスクとしてホウ素イオンをドーズ量１×
１０14ｃｍ-2，加速エネルギー７０ｋｅＶでイオン注入
し、１２００℃，６０分間の押込み拡散によりＰ+ 型拡
散層４と接続するＰ型チャネル領域５を形成する。次
に、Ｐ+ 型拡散層４の表面に選択的にリンイオンをドー
ズ量５×１０15ｃｍ-2，加速エネルギー８０ｋｅＶでイ
オン注入し、１０００℃，３０分間の押込み拡散により
ゲート電極８に整合したＮ+ 型ソース領域６を形成す
る。
【００１０】次に、ゲート電極８を含む表面にＰＳＧ膜
を形成して選択的に開孔部を設け、開孔部のＮ+ 型ソー
ス領域６及びＰ+ 型拡散層４と接続するソース電極１０
を形成する。
を形成して選択的に開孔部を設け、開孔部のＮ+ 型ソー
ス領域６及びＰ+ 型拡散層４と接続するソース電極１０
を形成する。
【００１１】
【発明の効果】以上説明したように本発明は、Ｎ+ 型半
導体基板の表面にＰ型埋込層を設けてＮ- 型エピタキシ
ャル層内に設けたＰ+ 型拡散層と接続することにより、
Ｎ- 型エピタキシャル層の厚さがばらついても、Ｐ+ 型
拡散層の形成条件を一定にしておけばＰ型埋込層の不純
物濃度は変わらなく、Ｎ+ 型シリコン基板１とＰ型埋込
層との接合部で形成されるＰＮ接合の耐圧を安定化でき
るという効果を有する。
導体基板の表面にＰ型埋込層を設けてＮ- 型エピタキシ
ャル層内に設けたＰ+ 型拡散層と接続することにより、
Ｎ- 型エピタキシャル層の厚さがばらついても、Ｐ+ 型
拡散層の形成条件を一定にしておけばＰ型埋込層の不純
物濃度は変わらなく、Ｎ+ 型シリコン基板１とＰ型埋込
層との接合部で形成されるＰＮ接合の耐圧を安定化でき
るという効果を有する。
【図１】本発明の一実施例を示す半導体チップの断面図
である。
である。
【図２】従来の半導体装置の一例を示す半導体チップの
断面図である。
断面図である。
１ Ｎ+ 型シリコン基板 ２ Ｐ型埋込層 ３ Ｎ- 型エピタキシャル層 ４ Ｐ+ 型拡散層 ５ Ｐ型チャネル領域 ６ Ｎ+ 型ソース領域 ７ ゲート酸化膜 ８ ゲート電極 ９ 層間絶縁膜 １０ ソース電極
Claims (1)
- 【請求項１】 高不純物濃度の一導電型半導体基板の一
主面に設けた逆導電型の埋込層と、前記埋込層を含む表
面に設けた低不純物濃度の一導電型エピタキシャル層
と、前記エピタキシャル層に設けて前記埋込層に達する
高不純物濃度の逆導電型拡散層と、前記逆導電型拡散層
を含む前記エピタキシャル層の表面に設けたゲート絶縁
膜上に設けたゲート電極と、前記ゲート電極に整合し且
つ前記逆導電型拡散層に接続して前記エピタキシャル層
に設けた逆導電型のチャネル領域と、前記ゲート電極に
整合して前記チャネル領域に設けたソース領域とを有す
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017249A JP2884787B2 (ja) | 1991-02-08 | 1991-02-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017249A JP2884787B2 (ja) | 1991-02-08 | 1991-02-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04256370A JPH04256370A (ja) | 1992-09-11 |
| JP2884787B2 true JP2884787B2 (ja) | 1999-04-19 |
Family
ID=11938679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3017249A Expired - Fee Related JP2884787B2 (ja) | 1991-02-08 | 1991-02-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2884787B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103762243B (zh) | 2007-09-21 | 2017-07-28 | 飞兆半导体公司 | 功率器件 |
| US20120273916A1 (en) | 2011-04-27 | 2012-11-01 | Yedinak Joseph A | Superjunction Structures for Power Devices and Methods of Manufacture |
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
-
1991
- 1991-02-08 JP JP3017249A patent/JP2884787B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04256370A (ja) | 1992-09-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990112 |
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