JP2882378B2 - Semiconductor package and lead frame - Google Patents

Semiconductor package and lead frame

Info

Publication number
JP2882378B2
JP2882378B2 JP23153896A JP23153896A JP2882378B2 JP 2882378 B2 JP2882378 B2 JP 2882378B2 JP 23153896 A JP23153896 A JP 23153896A JP 23153896 A JP23153896 A JP 23153896A JP 2882378 B2 JP2882378 B2 JP 2882378B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
outer ring
chip
wiring film
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP23153896A
Other languages
Japanese (ja)
Other versions
JPH1074797A (en
Inventor
健治 大沢
晴彦 牧野
伊藤　　誠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP23153896A priority Critical patent/JP2882378B2/en
Priority to SG1997002893A priority patent/SG60102A1/en
Priority to TW086111511A priority patent/TW358990B/en
Priority to US08/909,814 priority patent/US6107678A/en
Publication of JPH1074797A publication Critical patent/JPH1074797A/en
Application granted granted Critical
Publication of JP2882378B2 publication Critical patent/JP2882378B2/en
Priority to US09/562,750 priority patent/US6319749B1/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched

Landscapes

  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、新規なリードフレ
ームに半導体チップを接合して超多ピン構造とした半導
体パッケージとリードフレームに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a lead frame having a super multi-pin structure by joining a semiconductor chip to a novel lead frame.

【０００２】[0002]

【従来の技術】従来、半田ボール等の外部接続端子を備
えた有機基板を介してプリント配線板等に実装できる半
導体パッケージとして図５に示すものがある。図５にお
いては、有機材料を用いた２乃至６層程度の多層有機配
線基板５０に対し、その基板表面に半導体チップ５１が
マウントされている。そしてこの半導体チップ５１の電
極パッドと多層有機配線基板５０の表面に形成された配
線膜５２とが金線５３等を用いたワイヤボンディングに
よって接続されている。2. Description of the Related Art FIG. 5 shows a conventional semiconductor package that can be mounted on a printed wiring board or the like via an organic substrate having external connection terminals such as solder balls. In FIG. 5, a semiconductor chip 51 is mounted on the surface of a multi-layer organic wiring substrate 50 of about 2 to 6 layers using an organic material. The electrode pads of the semiconductor chip 51 and the wiring film 52 formed on the surface of the multilayer organic wiring substrate 50 are connected by wire bonding using gold wires 53 or the like.

【０００３】多層有機配線基板５０の裏面には、スルー
ホール５４を介して表面の配線膜５２と電気的に接続さ
れた半田ボール（外部接続端子）５５が設けられてお
り、この半田ボール５５がソルダーレジスト膜５６の開
口より外部に臨んでいる。また、半導体チップ５１は金
線５３とともに封止樹脂５７にて封止されている。A solder ball (external connection terminal) 55 that is electrically connected to the wiring film 52 on the front surface through a through hole 54 is provided on the back surface of the multilayer organic wiring board 50. It faces outside from the opening of the solder resist film 56. The semiconductor chip 51 is sealed together with the gold wire 53 by a sealing resin 57.

【０００４】上記構成からなる半導体パッケージ５８で
は、裏面に形成されている半田ボール５５をプリント配
線板５９に接続するようにしている。また多層有機配線
基板５０は、半田ボール５５が多数格子状に配設されて
いることからボールグリッドアレイ（ＢＧＡ）と称され
ることが多く、この多層有機配線基板５０を用いた半導
体パッケージ５８をＢＧＡパッケージと称している。[0004] In the semiconductor package 58 having the above structure, the solder balls 55 formed on the back surface are connected to the printed wiring board 59. Further, the multilayer organic wiring board 50 is often called a ball grid array (BGA) because a large number of solder balls 55 are arranged in a grid pattern. It is called a BGA package.

【０００５】[0005]

【発明が解決しようとする課題】しかしながら上記従来
の半導体パッケージ５８においては、ワイヤボンディン
グを行って半導体チップ５１の電極パッドと多層有機配
線基板５０の配線膜５２とを接続しているため、配線ピ
ッチを縮小化するには限界があった。また、これ以外の
例えばＴＣＰ（テープ・キャリア・パッケージ）と称さ
れる半導体パッケージでも、絶縁性のフィルムベース上
に貼り付けた銅箔をエッチングしてリードを形成するた
め、サイドエッチングによるリード痩せ等の制約があっ
て多ピン化には限界があった。However, in the above-mentioned conventional semiconductor package 58, since the electrode pads of the semiconductor chip 51 and the wiring film 52 of the multilayer organic wiring substrate 50 are connected by wire bonding, the wiring pitch is reduced. There was a limit to reducing the size of Also, in other semiconductor packages called, for example, TCP (tape carrier package), since leads are formed by etching a copper foil attached on an insulating film base, lead thinning by side etching or the like is performed. Therefore, there is a limit in increasing the number of pins.

【０００６】そこで本出願人は、新規なリードフレーム
と半導体チップとを接合して超多ピン構造とした半導体
パッケージを既に提唱している。図６は超多ピン構造の
半導体パッケージの一例を示しており、以下にその製造
手順について簡単に説明する。先ず、リードフレームの
製造にあたっては、図７（ａ）に示すように、三層構造
の金属ベース６１を用意する。この金属ベース６１は、
銅又は銅合金からなる基板（以下、銅基板という）６２
の表面にアウミニウム膜６３を形成し、その上にニッケ
ル膜６４を形成したものである。次に、図７（ｂ）に示
すように、金属ベース６１の表面に電解銅メッキによっ
て複数のリードパターン６５を形成する。次に、図７
（ｃ）に示すように、リードフレームのチップ毎の外形
を規定するためのスリット６６を形成する。次に、図７
（ｄ）に示すように、リードパターン６５の上に絶縁フ
ィルム６７を積層し、これによってリードパターン６５
及び絶縁フィルム６７からなる配線フィルム６８を形成
する。この配線フィルム６８からは、上記リードパター
ン６５に対応して複数のリード６９が延出したかたちと
なる。Therefore, the present applicant has already proposed a semiconductor package having a super multi-pin structure by joining a novel lead frame and a semiconductor chip. FIG. 6 shows an example of a semiconductor package having a super multi-pin structure, and its manufacturing procedure will be briefly described below. First, in manufacturing a lead frame, a metal base 61 having a three-layer structure is prepared as shown in FIG. This metal base 61
A substrate made of copper or a copper alloy (hereinafter, referred to as a copper substrate) 62
Is formed by forming an aluminium film 63 on the surface thereof and forming a nickel film 64 thereon. Next, as shown in FIG. 7B, a plurality of lead patterns 65 are formed on the surface of the metal base 61 by electrolytic copper plating. Next, FIG.
As shown in (c), a slit 66 for defining the outer shape of each chip of the lead frame is formed. Next, FIG.
As shown in FIG. 3D, an insulating film 67 is laminated on the lead pattern 65, thereby forming the lead pattern 65.
Then, a wiring film 68 including the insulating film 67 is formed. A plurality of leads 69 extend from the wiring film 68 corresponding to the lead patterns 65.

【０００７】次に、図８（ａ）に示すように、絶縁フィ
ルム６７によって被覆されたリードパターン６５上に、
電解メッキにて外部接続端子（半田ボール）７０を形成
する。次に、図８（ｂ）〜（ｃ）に示すように、外形リ
ング７１を残すようにして、金属ベース６１の銅基板６
２、アルミニウム膜６３及びニッケル膜６４を、それぞ
れ選択エッチングによって順次除去し、これによって各
リードパターン６５（リード６９を含む）を分離、独立
させる。次に、図８（ｄ）に示すように、配線フィルム
６７から延出した各々のリード６９の先端にバンプ７２
を形成する。以上で、半導体チップを組付ける前のリー
ドフレーム７３が完成する。Next, as shown in FIG. 8A, a lead pattern 65 covered with an insulating film 67 is
External connection terminals (solder balls) 70 are formed by electrolytic plating. Next, as shown in FIGS. 8B to 8C, the copper substrate 6 of the metal base 61 is left while leaving the outer ring 71.
2. The aluminum film 63 and the nickel film 64 are sequentially removed by selective etching, respectively, whereby the lead patterns 65 (including the leads 69) are separated and made independent. Next, as shown in FIG. 8D, a bump 72 is attached to the tip of each lead 69 extending from the wiring film 67.
To form Thus, the lead frame 73 before the mounting of the semiconductor chip is completed.

【０００８】その後、上記リードフレーム７３に半導体
チップを組付けるにあたっては、図９（ａ）に示すよう
に、配線フィルム６８の裏面側に接着層７４を介して半
導体チップ７５を位置決め固定する。次に、図９（ｂ）
に示すように、各々のリード６９の先端部をバンプ７２
を介して半導体チップ７５の電極パッド７６に接続す
る。次に、図９（ｃ）に示すように、半導体チップ７５
と外形リング７１との間にディスペンサ等を用いて液状
の封止樹脂７７を注入し、これを硬化させることで周辺
部品を一体化する。最後は、図９（ｄ）に示すように、
外形リング７１の外周縁を境に不要部分を切除すること
により、図６に示した超多ピン構造の半導体パッケージ
７８が完成する。Thereafter, when assembling the semiconductor chip to the lead frame 73, the semiconductor chip 75 is positioned and fixed to the back surface of the wiring film 68 via the adhesive layer 74 as shown in FIG. Next, FIG.
As shown in FIG.
Is connected to the electrode pad 76 of the semiconductor chip 75 via the. Next, as shown in FIG.
Using a dispenser or the like, a liquid sealing resin 77 is injected into the space between the outer ring 71 and the outer ring 71, and the liquid sealing resin 77 is cured to integrate the peripheral components. Finally, as shown in FIG.
Unnecessary portions are cut off at the outer peripheral edge of the outer ring 71 to complete the semiconductor package 78 having a super multi-pin structure shown in FIG.

【０００９】この半導体パッケージ７８においては、リ
ードフレーム７３の製造段階で、金属ベース６１上に電
解銅メッキにてリードパターン６８を形成し、さらにそ
のリードパターン６５上に電解メッキにて外部接続端子
（半田ボール）７０を形成することから、それまでの限
界を超えた多ピン構造が実現されている。また、金属ベ
ース６１を選択的にエッチングして外形リング７１部分
を残し、この外形リング７１にてパッケージ外形を構成
していることから、パッケージ外形と外部接続端子７０
との位置精度が保証され、これによってパッケージ実装
時のアライメントも容易に行えるようになっている。さ
らに、パッケージサイズをチップサイズと同等レベルに
留めた、いわゆるＣＳＰ（チップサイズパッケージ）構
造も実現されている。In the semiconductor package 78, at the stage of manufacturing the lead frame 73, a lead pattern 68 is formed on the metal base 61 by electrolytic copper plating, and external connection terminals (electrolytic plating) are further formed on the lead pattern 65 by electrolytic plating. By forming the solder balls 70, a multi-pin structure exceeding the limit up to that point is realized. Further, since the metal base 61 is selectively etched to leave the outer ring 71 and the outer ring 71 constitutes the outer shape of the package, the outer shape of the package and the external connection terminals 70 are formed.
The position accuracy of the package is guaranteed, so that the alignment at the time of mounting the package can be easily performed. Further, a so-called CSP (chip size package) structure in which the package size is kept at the same level as the chip size has also been realized.

【００１０】ここで、上記半導体パッケージ７８の製造
工程では、半導体チップ７５と外径リング７１との間に
封止樹脂７７を充填するにあたり、チップ裏面側から樹
脂注入を行うようにしている。これは、チップ表面側か
ら樹脂注入を行うと、以下のような不都合が生じるため
である。 （１）半導体チップ７５と外径リング７１との隙間が狭
い（０．１ｍｍ程度）ために、チップ表面側からの樹脂
注入では両者の間に封止樹脂７７が充填されにくい。 （２）パッケージとディスペンサとの相対位置に狂いが
生じると、外部接続端子（半田ボール）７０にまで封止
樹脂７７が付着してしまう。 （３）リード６９が邪魔になって樹脂注入作業がやりに
くい。 これに対してチップ裏面側からの樹脂注入では、リード
６９や外部接続端子７０といった樹脂注入作業の障害と
なる部品が存在しないうえ、チップ裏面と外径リング７
１との段差部分を利用して十分量の封止樹脂７７を供給
できることから、半導体チップ７５と外径リング７１と
の間にスムーズに封止樹脂７７を充填することができ
る。Here, in the process of manufacturing the semiconductor package 78, when the sealing resin 77 is filled between the semiconductor chip 75 and the outer diameter ring 71, resin is injected from the back side of the chip. This is because the following inconvenience occurs when resin is injected from the chip surface side. (1) Since the gap between the semiconductor chip 75 and the outer diameter ring 71 is narrow (about 0.1 mm), it is difficult to fill the sealing resin 77 between the two by resin injection from the chip surface side. (2) If the relative position between the package and the dispenser is misaligned, the sealing resin 77 adheres to the external connection terminals (solder balls) 70. (3) The lead 69 hinders the resin injection work. On the other hand, when the resin is injected from the back side of the chip, there are no parts such as the leads 69 and the external connection terminals 70 that hinder the resin injection operation.
Since a sufficient amount of the sealing resin 77 can be supplied using the stepped portion with the sealing resin 77, the sealing resin 77 can be smoothly filled between the semiconductor chip 75 and the outer diameter ring 71.

【００１１】ところで上記半導体パッケージ７８の場合
は、半導体チップ７５と外形リング７１との間に封止樹
脂７７を充填して周辺部品を一体化した構造となってい
るため、更なるパッケージサイズの縮小化を図るには、
外形リング７１のサイズ（外径寸法）を小さくする必要
がある。ところが、外形リング７１のサイズを小さくす
ると、その分だけ半導体チップ７５と外形リング７１と
の隙間が狭くなってしまうため、チップ裏面側からの樹
脂注入が困難になる。したがって外形リング７１のサイ
ズについては、封止樹脂７７の注入が困難にならないよ
う、ある程度大きく設定せざるを得ず、このことがパッ
ケージサイズの縮小化を図るうえで大きな障害になって
いた。The semiconductor package 78 has a structure in which the sealing resin 77 is filled between the semiconductor chip 75 and the outer ring 71 and the peripheral components are integrated, so that the package size is further reduced. To achieve this,
It is necessary to reduce the size (outer diameter dimension) of the outer ring 71. However, when the size of the outer ring 71 is reduced, the gap between the semiconductor chip 75 and the outer ring 71 becomes narrower by that amount, so that it becomes difficult to inject resin from the chip back side. Therefore, the size of the outer ring 71 must be set to some extent so as not to make the injection of the sealing resin 77 difficult, and this has been a major obstacle in reducing the package size.

【００１２】本発明は、上記問題を解決するためになさ
れたもので、その目的とするところは、外形リングのサ
イズを小さくしても、チップ裏面側からの樹脂注入を容
易に行うことができる半導体パッケージを提供すること
にある。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problem, and an object of the present invention is to make it possible to easily inject resin from the back surface of a chip even when the size of an outer ring is reduced. It is to provide a semiconductor package.

【００１３】[0013]

【課題を解決するための手段】本発明に係る半導体パッ
ケージにおいては、チップ表面の周縁部に複数の電極パ
ッドが形成された半導体チップと、この半導体チップの
表面側に配置形成されるとともに、リードパターン上に
絶縁フィルムを積層してなる配線フィルムと、この配線
フィルム上に突出形成された外部接続端子と、配線フィ
ルムから延出するとともに、その延出端が前記半導体チ
ップの電極パッドに接続された複数のリードと、半導体
チップを囲む状態で設けられるとともに、その内周面に
半導体チップの裏面側に位置して外開き状の拡開部が形
成された外形リングと、半導体チップと外形リングとの
間に充填された封止樹脂とを備えた構成となっている。In a semiconductor package according to the present invention, a semiconductor chip having a plurality of electrode pads formed on a peripheral portion of a chip surface, a semiconductor chip disposed on the front surface side of the semiconductor chip, and a lead formed thereon. A wiring film formed by laminating an insulating film on a pattern, an external connection terminal protrudingly formed on the wiring film, and extending from the wiring film, and the extending end is connected to an electrode pad of the semiconductor chip. A plurality of leads, an outer ring provided around the semiconductor chip, and having an open-ended opening formed on the inner peripheral surface on the back surface side of the semiconductor chip; and a semiconductor chip and an outer ring. And a sealing resin filled between them.

【００１４】上記構成からなる半導体パッケージにおい
ては、半導体チップを囲む外形リングの内周面に、チッ
プ裏面側に位置して外開き状の拡開部を形成したこと
で、半導体チップと外径リングとの隙間部分でチップ裏
面側の樹脂注入口を広く確保することができ、これによ
って外形リングのサイズを小さくしても、チップ裏面側
からの樹脂注入を容易に行うことが可能となる。[0014] In the semiconductor package having the above-described structure, an outwardly expanding portion is formed on the inner peripheral surface of the outer ring surrounding the semiconductor chip and located on the back side of the chip. A large resin injection port on the back surface of the chip can be secured in the gap between the resin and the resin injection port, so that resin injection from the back surface of the chip can be easily performed even if the size of the outer ring is reduced.

【００１５】また本発明に係るリードフレームは、リー
ドパターン上に絶縁フィルムを積層してなる配線フィル
ムと、この配線フィルム上に突出形成された外部接続端
子と、配線フィルムから延出するとともに、その延出端
を半導体チップの電極パッドへの接続部としてなる複数
のリードと、配線フィルムの外側に設けられるととも
に、半導体チップを収容可能な開口部を有し、その開口
内周面に半導体チップの裏面側に位置するように外開き
状の拡開部が形成された外形リングとを備えた構成とな
っている。Further, the lead frame according to the present invention comprises a wiring film formed by laminating an insulating film on a lead pattern, external connection terminals protruding from the wiring film, and extending from the wiring film. A plurality of leads each having an extended end serving as a connection portion to an electrode pad of the semiconductor chip, and an opening provided outside the wiring film and capable of accommodating the semiconductor chip. And an outer ring formed with an outwardly expanding portion so as to be located on the back side.

【００１６】上記構成からなるリードフレームにおいて
は、パッケージ組立工程にて外形リングの開口部に半導
体チップを収容するにあたり、その外形リングの開口内
周面に外開き状の拡開部が形成されているため、チップ
裏面側の樹脂注入口を広く確保することができる。In the lead frame having the above structure, when the semiconductor chip is accommodated in the opening of the outer ring in the package assembling step, an outwardly expanding portion is formed on the inner peripheral surface of the opening of the outer ring. Therefore, a wide resin injection port on the back surface side of the chip can be secured.

【００１７】[0017]

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ詳細に説明する。図１は本発明に係
る半導体パッケージの一実施形態を示す側断面図であ
る。図示した半導体パッケージ１の構成では、半導体チ
ップ２の表面（図１ではチップ下面）にその周縁部にわ
たって複数の電極パッド３が形成されている。また、そ
のパッド形成領域を除くチップ表面の中央部には、接着
シート等からなる接着層４を介して配線フィルム５が配
置形成されている。この配線フィルム５は、リードパタ
ーン６上に絶縁フィルム７を積層した構成となってい
る。なお、接着層４は、半導体チップ２と配線フィルム
５とを接着する以外にも、半導体チップ２のパッド形成
領域の内側に存在する、素子形成領域を保護する緩衝材
としての役目も兼ねている。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a side sectional view showing one embodiment of a semiconductor package according to the present invention. In the configuration of the semiconductor package 1 shown in the drawing, a plurality of electrode pads 3 are formed on the surface of the semiconductor chip 2 (the lower surface of the chip in FIG. 1) over the periphery thereof. A wiring film 5 is arranged and formed at the center of the chip surface excluding the pad formation region via an adhesive layer 4 made of an adhesive sheet or the like. This wiring film 5 has a configuration in which an insulating film 7 is laminated on a lead pattern 6. In addition to bonding the semiconductor chip 2 and the wiring film 5, the adhesive layer 4 also functions as a cushioning material that exists inside the pad formation region of the semiconductor chip 2 and protects the element formation region. .

【００１８】配線フィルム５上には、上記リードパター
ン６の終端に位置して、半田ボールからなる外部接続端
子８が突出形成されている。さらに配線フィルム５から
は、上記リードパターン６に対応して複数のリード９が
延出し、その延出端がバンプ１０を介して半導体チップ
２の電極パッド３に接続されている。一方、半導体チッ
プ２の外側には、これを囲む状態で外径リング１１が設
けられている。そして、半導体チップ２と外径リング１
１との間に封止樹脂１２が充填されている。On the wiring film 5, an external connection terminal 8 made of a solder ball is formed so as to protrude at the end of the lead pattern 6. Further, a plurality of leads 9 extend from the wiring film 5 corresponding to the lead patterns 6, and the extending ends are connected to the electrode pads 3 of the semiconductor chip 2 via bumps 10. On the other hand, outside the semiconductor chip 2, an outer diameter ring 11 is provided so as to surround the semiconductor chip 2. Then, the semiconductor chip 2 and the outer ring 1
1 is filled with a sealing resin 12.

【００１９】ここで、外径リング１１の内周面１１ａに
は、半導体チップ２の裏面側（図中上側）に位置して外
開き状の拡開部１３が形成されている。この拡開部１３
はリング内周面１１ａに対して、例えばθ＝３０〜４５
°の角度をもって形成されている。これによりチップ裏
面側では、半導体チップ２と外径リング１１との隙間Ｇ
よりも大きく拡開した状態となるため、その分だけ封止
樹脂１２を注入するにあたっての樹脂注入口が広く確保
される。したがって、チップ裏面側からの樹脂注入を容
易にしつつ、外形リング１１のサイズ（外径寸法）を小
さくすることができる。Here, on the inner peripheral surface 11a of the outer diameter ring 11, an outwardly expanding portion 13 is formed on the back surface side (upper side in the figure) of the semiconductor chip 2. This expanding portion 13
Is, for example, θ = 30 to 45 with respect to the ring inner peripheral surface 11a.
It is formed with an angle of °. Thereby, on the chip back side, the gap G between the semiconductor chip 2 and the outer diameter ring 11 is formed.
Since it is in a state where the sealing resin 12 is more greatly expanded, a resin injection port for injecting the sealing resin 12 is secured by that much. Accordingly, it is possible to reduce the size (outer diameter) of the outer ring 11 while facilitating the resin injection from the chip back side.

【００２０】続いて、上記半導体パッケージ１の製造手
順について説明する。先ず、リードフレームの製造にあ
たっては、図２（ａ）に示すように、三層構造の積層板
からなる金属ベース２１を用意する。この金属ベース２
１は、厚さ１５０μｍ程度の銅又は銅合金からなる基板
（以下、銅基板という）２２の表面に、例えば蒸着によ
って厚さ４．５μｍ程度のアルミニウム膜２３を形成
し、さらに厚さ１〜２μｍ程度のニッケル膜２４を形成
したものである。Next, the procedure for manufacturing the semiconductor package 1 will be described. First, in manufacturing a lead frame, as shown in FIG. 2A, a metal base 21 made of a laminated plate having a three-layer structure is prepared. This metal base 2
1 is to form an aluminum film 23 having a thickness of about 4.5 μm on a surface of a substrate (hereinafter, referred to as a copper substrate) 22 made of copper or a copper alloy having a thickness of about 150 μm, for example, by vapor deposition, and further having a thickness of 1 to 2 μm. About a nickel film 24 is formed.

【００２１】このうち、銅基板２２は、それ自身がリー
ドとならず、最終的には外形リング部分（後述）を除い
て切除されるものであるが、非常に微細なリードパター
ンを形成するにあたって必要不可欠なものである。アル
ミニウム膜２３は、その後の工程で銅基板２２をエッチ
ングするときに金属ベース２１の表面側がエッチングさ
れないようにするためのエッチングストップ膜に相当す
るものである。ニッケル膜２４は、金属ベース２１の面
上にリードパターンを形成するための電解メッキの下
地、つまりメッキ下地膜に相当するものである。Of these, the copper substrate 22 does not itself become a lead, but is eventually cut away except for an outer ring portion (described later). However, in forming a very fine lead pattern, Indispensable. The aluminum film 23 corresponds to an etching stop film for preventing the surface side of the metal base 21 from being etched when the copper substrate 22 is etched in a subsequent step. The nickel film 24 corresponds to a base for electrolytic plating for forming a lead pattern on the surface of the metal base 21, that is, a plating base film.

【００２２】なお、金属ベース２１としては、アルミニ
ウム膜２３とニッケル膜２４との間に、双方の密着性を
高めるべく、例えば厚さ０．５μｍ程度のクロム膜を密
着膜として形成するようにしてもよい。また、メッキ下
地膜としては、ニッケル膜２４の代わりに銅の薄膜を形
成するようにしてもよい。As the metal base 21, for example, a chromium film having a thickness of about 0.5 μm is formed as an adhesion film between the aluminum film 23 and the nickel film 24 in order to enhance the adhesion between them. Is also good. Further, a thin copper film may be formed instead of the nickel film 24 as the plating base film.

【００２３】次に、図２（ｂ）に示すように、金属ベー
ス１の表面、即ちニッケル膜４の表面に選択メッキ法に
より銅からなる複数のリードパターン６を形成する。こ
こでの選択メッキは、金属ベース２１の表面を図示せぬ
レジストパターンにより選択的に覆い、このレジストパ
ターンをマスクとして電解銅メッキすることにより行
う。これにより、膜質が良好で且つファインパターン化
したリードパターン６が得られる。Next, as shown in FIG. 2B, a plurality of lead patterns 6 made of copper are formed on the surface of the metal base 1, ie, the surface of the nickel film 4 by a selective plating method. The selective plating here is performed by selectively covering the surface of the metal base 21 with a resist pattern (not shown) and performing electrolytic copper plating using the resist pattern as a mask. Thereby, the lead pattern 6 having a good film quality and a fine pattern can be obtained.

【００２４】次に、図２（ｃ）に示すように、金属ベー
ス２１に対して両面から選択エッチングすることによ
り、リードフレームのチップ毎の外形を規定するための
スリット２５や、製造をやり易くするための孔（不図
示）を形成する。次に、図２（ｄ）に示すように、選択
メッキにより形成したリードパターン６上に、例えばポ
リイミドフィルムからなる絶縁フィルム７を積層し、こ
れによってリードパターン６及び絶縁フィルム７からな
る配線フィルム５を形成する。このとき配線フィルム５
からは、先に形成したリードパターン６を延長したかた
ちで複数のリード９が延出したかたちとなる。Next, as shown in FIG. 2C, the metal base 21 is selectively etched from both sides to form a slit 25 for defining the outer shape of each chip of the lead frame, and to facilitate manufacture. (Not shown) for forming the holes. Next, as shown in FIG. 2D, an insulating film 7 made of, for example, a polyimide film is laminated on the lead pattern 6 formed by selective plating, and thereby, a wiring film 5 made of the lead pattern 6 and the insulating film 7 is formed. To form At this time, the wiring film 5
Thereafter, the plurality of leads 9 extend in a form in which the previously formed lead pattern 6 is extended.

【００２５】続いて、図３（ａ）に示すように、絶縁フ
ィルム７によって被覆されたリードパターン６の終端
に、その絶縁フィルム７をマスクとして、例えば半田ボ
ールからなる外部接続端子８を形成する。この外部接続
端子８は、絶縁フィルム７上に露出するリードパターン
６の終端に、例えば、電解メッキ法によって８０μｍの
ニッケルコアを形成し、そのコア表面に電解メッキ法に
よって錫−鉛合金の半田材料を被着することで得られ
る。Subsequently, as shown in FIG. 3A, external connection terminals 8 made of, for example, solder balls are formed at the end of the lead pattern 6 covered with the insulating film 7 using the insulating film 7 as a mask. . The external connection terminal 8 is formed, for example, by forming an 80 μm nickel core by electrolytic plating at the end of the lead pattern 6 exposed on the insulating film 7, and forming a tin-lead alloy solder material on the core surface by electrolytic plating. Is obtained.

【００２６】続いて、図３（ｂ）に示すように、外形リ
ング１１を残すようにして金属ベース２１にマスク２６
を被せ、金属ベース２１の銅基板２２を選択エッチング
により除去する。このエッチングに際しては、アルミニ
ウム膜２３がエッチングストッパーとして作用し、銅基
板２２のみが除去される。ここで本実施形態において
は、上記銅基板２２を選択エッチングするにあたり、Ｈ
2 Ｏ2 （過酸化水素）／Ｈ2 ＳＯ4 （硫酸）系のエッチ
ング液を使用するとともに、そのＨ2 Ｏ2 濃度を１０％
以下に設定し、このエッチング液をスプレー方式にて銅
基板２２に噴き付けるようにした。これにより、外形リ
ング１１の内周面がテーパ状にエッチング（サイドエッ
チング）され、しかもそのテーパ形状がＨ2 Ｏ2 濃度に
反比例して顕著となるため、外形リング１１の内周面に
所望の大きさで外開き状の拡開部１３を形成することが
できる。ちなみに、拡開部１３のテーパ形状について
は、温度条件、Ｈ2 ＳＯ4 濃度、又はスプレー圧によっ
ても調整することが可能である。Subsequently, as shown in FIG. 3B, a mask 26 is formed on the metal base 21 so that the outer ring 11 is left.
And the copper substrate 22 of the metal base 21 is removed by selective etching. During this etching, the aluminum film 23 acts as an etching stopper, and only the copper substrate 22 is removed. Here, in the present embodiment, when the copper substrate 22 is selectively etched, H
A 2 O 2 (hydrogen peroxide) / H 2 SO 4 (sulfuric acid) based etchant is used, and the H 2 O 2 concentration is reduced to 10%.
The etching liquid was sprayed onto the copper substrate 22 by a spray method as set below. As a result, the inner peripheral surface of the outer ring 11 is etched into a tapered shape (side etching), and the tapered shape becomes remarkable in inverse proportion to the H 2 O 2 concentration. It is possible to form the expanding portion 13 having a size and open outward. Incidentally, the tapered shape of the expanding portion 13 can be adjusted also by the temperature condition, the H 2 SO 4 concentration, or the spray pressure.

【００２７】次に、図３（ｃ）に示すように、金属ベー
ス２１のアルミニウム膜２３を選択エッチングにて除去
し、さらにニッケル膜２４を選択エッチングにより除去
して各リードパターン６（リード９を含む）を分離、独
立させる。なお、図３（ｃ）の状態では配線フィルム５
と外形リング１１とが分離したように表現されている
が、実際には上記リードパターン６と同時に形成された
吊りリード（不図示）によって一体に連結されている。
次いで、図３（ｄ）に示すように、配線フィルム５から
延出した各々のリード９の先端に、例えばスパッタ法又
は蒸着法によってアルミニウムからなるバンプ１０を形
成する。以上で、半導体チップを組付ける前のリードフ
レーム２７が完成する。Next, as shown in FIG. 3C, the aluminum film 23 of the metal base 21 is removed by selective etching, and the nickel film 24 is further removed by selective etching to remove each lead pattern 6 (lead 9). ) Are separated and independent. In addition, in the state of FIG.
Although the outer ring 11 and the outer ring 11 are shown as being separated from each other, they are actually integrally connected by a suspension lead (not shown) formed simultaneously with the lead pattern 6.
Next, as shown in FIG. 3D, a bump 10 made of aluminum is formed on the tip of each lead 9 extending from the wiring film 5 by, for example, a sputtering method or a vapor deposition method. Thus, the lead frame 27 before the mounting of the semiconductor chip is completed.

【００２８】その後、上記リードフレーム２７に半導体
チップを組付けるにあたっては、図４（ａ）に示すよう
に、配線フィルム５の裏面側に接着層４を介して半導体
チップ２を位置決め固定する。このとき、配線フィルム
５から延出した各リード９の先端部（バンプ１０）が半
導体チップ２上の電極パッド３に対向した状態となる。
次に、図４（ｂ）に示すように、各々のリード９の先端
部をバンプ１０を介して半導体チップ２の電極パッド３
にシングルポイントボンディングによって接続する。Thereafter, when assembling the semiconductor chip to the lead frame 27, as shown in FIG. 4A, the semiconductor chip 2 is positioned and fixed to the back surface of the wiring film 5 via the adhesive layer 4. At this time, the tips (bumps 10) of the leads 9 extending from the wiring film 5 face the electrode pads 3 on the semiconductor chip 2.
Next, as shown in FIG. 4B, the tips of the leads 9 are connected to the electrode pads 3 of the semiconductor chip 2 via the bumps 10.
Are connected by single point bonding.

【００２９】次いで、図４（ｃ）に示すように、半導体
チップ２と外形リング１１との間にエポキシ樹脂又はシ
リコーン樹脂等の封止樹脂１２をチップ裏面側からポッ
ティングにより注入し、これを硬化させることで各構成
部品を一体化する。このとき、外形リング１１の内周面
に外開き状の拡開部１３が形成され、これによってチッ
プ裏面側の樹脂注入口が広く確保されているため、半導
体チップ２と外形リング１１との隙間が狭くても、チッ
プ裏面側からの樹脂注入を容易に行うことができる。最
後は、図４（ｄ）に示すように、外形リング１１の外周
縁を境に不要部分を切除することにより、図１に示した
半導体パッケージ１が完成する。Next, as shown in FIG. 4C, a sealing resin 12 such as an epoxy resin or a silicone resin is injected between the semiconductor chip 2 and the outer ring 11 by potting from the back side of the chip and cured. By doing so, each component is integrated. At this time, an outwardly expanding portion 13 is formed on the inner peripheral surface of the outer ring 11, whereby a wide resin injection port on the chip back side is secured. , The resin can be easily injected from the back side of the chip. Finally, as shown in FIG. 4D, unnecessary portions are cut off at the outer peripheral edge of the outer ring 11 to complete the semiconductor package 1 shown in FIG.

【００３０】このように本実施形態においては、半導体
チップ２を囲む状態に設けられる外形リング１１の内周
面に、チップ裏面側に位置して外開き状の拡開部１３を
形成するようにしたので、先の図６に示したパッケージ
構造に比較して、チップ裏面側の樹脂注入口を広く確保
することができる。これにより、チップ裏面側からの樹
脂注入を容易にしつつ外形リング１１のサイズを小さく
することができる。また、上述のように拡開部１３を設
けたことで、半導体チップ２と外形リング１１との間を
必要かつ十分量の封止樹脂１２にて高速封止することも
可能となる。これにより、パッケージ外形部分での強度
を十分に確保できるとともに、樹脂注入時の作業効率を
高めることができる。As described above, in the present embodiment, the outwardly expanding portion 13 is formed on the inner peripheral surface of the outer ring 11 provided to surround the semiconductor chip 2 so as to be located on the back surface of the chip. Therefore, compared with the package structure shown in FIG. 6, a wider resin injection port on the back surface side of the chip can be secured. This makes it possible to reduce the size of the outer ring 11 while facilitating resin injection from the back side of the chip. Further, the provision of the expanding portion 13 as described above makes it possible to seal the space between the semiconductor chip 2 and the outer ring 11 with a necessary and sufficient amount of the sealing resin 12 at a high speed. As a result, it is possible to sufficiently secure the strength at the package outer portion, and it is possible to increase the work efficiency at the time of injecting the resin.

【００３１】[0031]

【発明の効果】以上説明したように本発明の半導体パッ
ケージによれば、半導体チップを囲む外形リングの内周
面に、チップ裏面側に位置して外開き状の拡開部を形成
するようにしたので、半導体チップと外形リングとの間
に封止樹脂を注入するための樹脂注入口をチップ裏面側
で広く確保することができる。これにより、外形リング
のサイズを小さくしても、チップ裏面側からの樹脂注入
を容易に行うことが可能となるため、パッケージサイズ
の縮小化を図ることができる。As described above, according to the semiconductor package of the present invention, an outwardly expanding portion is formed on the inner peripheral surface of the outer ring surrounding the semiconductor chip and located on the back surface of the chip. Therefore, a resin injection port for injecting the sealing resin between the semiconductor chip and the outer ring can be widely secured on the back surface of the chip. As a result, even if the size of the outer ring is reduced, the resin can be easily injected from the back side of the chip, so that the package size can be reduced.

【００３２】また本発明のリードフレームによれば、半
導体チップを収容可能な外形リングの開口内周面に、チ
ップ裏面側に位置するように外開き状の拡開部を形成す
るようにしたので、パッケージ組立工程にて外形リング
の開口部に半導体チップを収容した際には、チップ裏面
側の樹脂注入口を広く確保することができ、これによっ
てパッケージサイズの縮小化が実現可能となる。Further, according to the lead frame of the present invention, an outwardly expanding portion is formed on the inner peripheral surface of the opening of the outer ring capable of accommodating the semiconductor chip so as to be located on the back side of the chip. When a semiconductor chip is accommodated in the opening of the outer ring in the package assembling step, a wide resin injection port on the back surface of the chip can be ensured, whereby the package size can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明に係る半導体パッケージの一実施形態を
示す側断面図である。FIG. 1 is a side sectional view showing one embodiment of a semiconductor package according to the present invention.

【図２】実施形態におけるリードフレームの製造工程図
（その１）である。FIG. 2 is a manufacturing process diagram (part 1) of a lead frame in the embodiment.

【図３】実施形態におけるリードフレームの製造工程図
（その２）である。FIG. 3 is a manufacturing process diagram (part 2) of the lead frame in the embodiment.

【図４】実施形態における半導体パッケージの製造工程
図である。FIG. 4 is a manufacturing process diagram of the semiconductor package in the embodiment.

【図５】ＢＧＡパッケージを示す側断面図である。FIG. 5 is a side sectional view showing a BGA package.

【図６】超多ピン構造の半導体パッケージの一例を示す
側断面図である。FIG. 6 is a side sectional view showing an example of a semiconductor package having a super multi-pin structure.

【図７】超多ピン構造のためのリードフレームの製造工
程図（その１）である。FIG. 7 is a manufacturing process diagram (part 1) of a lead frame for a super multi-pin structure.

【図８】超多ピン構造のためのリードフレームの製造工
程図（その２）である。FIG. 8 is a manufacturing process diagram (part 2) of a lead frame for a super multi-pin structure.

【図９】超多ピン構造のための半導体パッケージの製造
工程図である。FIG. 9 is a manufacturing process diagram of a semiconductor package for a super multi-pin structure.

【符号の説明】[Explanation of symbols]

１ 半導体パッケージ ２ 半導体チップ ３ 電
極パッド ５ 配線フィルム ６ リードパターン ７ 絶縁
フィルム ８ 外部接続端子 ９ リード １１ 外形リング
１２ 封止樹脂 １３ 拡開部DESCRIPTION OF SYMBOLS 1 Semiconductor package 2 Semiconductor chip 3 Electrode pad 5 Wiring film 6 Lead pattern 7 Insulating film 8 External connection terminal 9 Lead 11 Outer ring 12 Sealing resin 13 Expansion part

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/60 311 H01L 23/50 H01L 23/12 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 6 , DB name) H01L 21/60 311 H01L 23/50 H01L 23/12

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 チップ表面の周縁部に複数の電極パッド
が形成された半導体チップと、 前記半導体チップの表面側に配置形成されるとともに、
リードパターン上に絶縁フィルムを積層してなる配線フ
ィルムと、 前記配線フィルム上に突出形成された外部接続端子と、 前記配線フィルムから延出するとともに、その延出端が
前記半導体チップの電極パッドに接続された複数のリー
ドと、 前記半導体チップを囲む状態で設けられるとともに、そ
の内周面に前記半導体チップの裏面側に位置して外開き
状の拡開部が形成された外形リングと、 前記半導体チップと前記外形リングとの間に充填された
封止樹脂とを備えたことを特徴とする半導体パッケー
ジ。A semiconductor chip having a plurality of electrode pads formed on a peripheral portion of a surface of the chip; a semiconductor chip disposed on a surface side of the semiconductor chip;
A wiring film formed by laminating an insulating film on a lead pattern, an external connection terminal protrudingly formed on the wiring film, and extending from the wiring film, and having an extended end formed on an electrode pad of the semiconductor chip. A plurality of connected leads, an outer ring provided in a state surrounding the semiconductor chip, and having an outwardly expanding portion formed on the inner peripheral surface thereof on the back side of the semiconductor chip; A semiconductor package comprising a sealing resin filled between a semiconductor chip and the outer ring. 【請求項２】 リードパターン上に絶縁フィルムを積層
してなる配線フィルムと、 前記配線フィルム上に突出形成された外部接続端子と、 前記配線フィルムから延出するとともに、その延出端を
半導体チップの電極パッドへの接続部としてなる複数の
リードと、 前記配線フィルムの外側に設けられるとともに、前記半
導体チップを収容可能な開口部を有し、その開口内周面
に前記半導体チップの裏面側に位置するように外開き状
の拡開部が形成された外形リングとを備えたことを特徴
とするリードフレーム。2. A wiring film formed by laminating an insulating film on a lead pattern; external connection terminals protrudingly formed on the wiring film; and a semiconductor chip extending from the wiring film and having an extended end. A plurality of leads serving as connection portions to the electrode pads, and an opening provided outside the wiring film and capable of accommodating the semiconductor chip, and having an inner peripheral surface of the opening on the back surface side of the semiconductor chip. An outer ring formed with an outwardly expanding portion so as to be positioned.
JP23153896A 1996-08-13 1996-09-02 Semiconductor package and lead frame Expired - Fee Related JP2882378B2 (en)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP23153896A JP2882378B2 (en) 1996-09-02 1996-09-02 Semiconductor package and lead frame
SG1997002893A SG60102A1 (en) 1996-08-13 1997-08-11 Lead frame semiconductor package having the same and method for manufacturing the same
TW086111511A TW358990B (en) 1996-08-13 1997-08-12 Lead frame, semiconductor package having the same and method for manufacturing the same
US08/909,814 US6107678A (en) 1996-08-13 1997-08-12 Lead frame and semiconductor package having a lead frame
US09/562,750 US6319749B1 (en) 1996-08-13 2000-05-02 Lead frame, semiconductor package having the same and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23153896A JP2882378B2 (en) 1996-09-02 1996-09-02 Semiconductor package and lead frame

Publications (2)

Publication Number Publication Date
JPH1074797A JPH1074797A (en) 1998-03-17
JP2882378B2 true JP2882378B2 (en) 1999-04-12

Family

ID=16925075

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23153896A Expired - Fee Related JP2882378B2 (en) 1996-08-13 1996-09-02 Semiconductor package and lead frame

Country Status (1)

Country Link
JP (1) JP2882378B2 (en)

Also Published As

Publication number Publication date
JPH1074797A (en) 1998-03-17

Similar Documents

Publication Publication Date Title
US6541848B2 (en) Semiconductor device including stud bumps as external connection terminals
JP3258764B2 (en) Method for manufacturing resin-encapsulated semiconductor device, external lead-out electrode and method for manufacturing the same
US6794739B2 (en) Semiconductor device, process for production thereof, and electronic equipment
US6319749B1 (en) Lead frame, semiconductor package having the same and method for manufacturing the same
JPH1174413A (en) Lead frame and its manufacture, semiconductor device and its assembling method, and electronic equipment
US6372620B1 (en) Fabrication method of wiring substrate for mounting semiconductor element and semiconductor device
US8067698B2 (en) Wiring substrate for use in semiconductor apparatus, method for fabricating the same, and semiconductor apparatus using the same
US6020626A (en) Semiconductor device
US6379996B1 (en) Package for semiconductor chip having thin recess portion and thick plane portion
JPH1092865A (en) Semiconductor device and its manufacture
JP2002280491A (en) Electronic component and its manufacturing method
JP2882378B2 (en) Semiconductor package and lead frame
JP2982703B2 (en) Semiconductor package and manufacturing method thereof
JP2877122B2 (en) Semiconductor device and lead frame
JP2002064164A (en) Semiconductor device and manufacturing method thereof
JP2784248B2 (en) Method for manufacturing semiconductor device
JP3932771B2 (en) Manufacturing method of semiconductor chip mounting substrate and manufacturing method of semiconductor device
JP2917932B2 (en) Semiconductor package
JP3271500B2 (en) Semiconductor device
JP3057194B2 (en) Semiconductor package manufacturing method
JPH09199631A (en) Structure and fabrication method of semiconductor device
JPH10154766A (en) Manufacture of semiconductor package and semiconductor package
JP2953939B2 (en) Tape carrier type package for semiconductor device
JP2000299399A (en) Semiconductor device
JPS6242549A (en) Package for electronic part and manufacture thereof

Legal Events

Date Code Title Description
FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080205

Year of fee payment: 9

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090205

Year of fee payment: 10

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 11

Free format text: PAYMENT UNTIL: 20100205

LAPS Cancellation because of no payment of annual fees