JP3057194B2 - Semiconductor package manufacturing method - Google Patents

Semiconductor package manufacturing method

Info

Publication number
JP3057194B2
JP3057194B2 JP21622796A JP21622796A JP3057194B2 JP 3057194 B2 JP3057194 B2 JP 3057194B2 JP 21622796 A JP21622796 A JP 21622796A JP 21622796 A JP21622796 A JP 21622796A JP 3057194 B2 JP3057194 B2 JP 3057194B2
Authority
JP
Japan
Prior art keywords
leads
lead
semiconductor chip
insulating film
semiconductor package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP21622796A
Other languages
Japanese (ja)
Other versions
JPH1065045A (en
Inventor
健治 大沢
一裕 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP21622796A priority Critical patent/JP3057194B2/en
Priority to SG1997002878A priority patent/SG60099A1/en
Priority to TW086111510A priority patent/TW344870B/en
Priority to US08/910,711 priority patent/US6194778B1/en
Priority to KR1019970038812A priority patent/KR100483642B1/en
Publication of JPH1065045A publication Critical patent/JPH1065045A/en
Application granted granted Critical
Publication of JP3057194B2 publication Critical patent/JP3057194B2/en
Priority to US09/773,653 priority patent/US6492199B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、新規なリードフレ
ームに半導体チップを接合して超多ピン構造とした半導
体パッケージの製造方法に関するものである。The present invention relates to the semiconductor was by bonding the semiconductor chip to a novel lead frame and super multi-pin structure
Those concerning the manufacturing process of the body package.

【０００２】[0002]

【従来の技術】従来、半田ボール等の外部接続電極を備
えた有機基板を介してプリント配線板等に実装できる半
導体パッケージとして図７に示すものがある。図７にお
いては、有機材料を用いた２乃至６層程度の多層有機配
線基板５０に対し、その基板表面に半導体チップ５１が
マウントされている。そしてこの半導体チップ５１の電
極パッドと多層有機配線基板５０の表面に形成された配
線膜５２とが金線５３等を用いたワイヤボンディングに
よって接続されている。2. Description of the Related Art FIG. 7 shows a conventional semiconductor package which can be mounted on a printed wiring board or the like via an organic substrate provided with external connection electrodes such as solder balls. In FIG. 7, a semiconductor chip 51 is mounted on the surface of a multi-layer organic wiring substrate 50 of about 2 to 6 layers using an organic material. The electrode pads of the semiconductor chip 51 and the wiring film 52 formed on the surface of the multilayer organic wiring substrate 50 are connected by wire bonding using gold wires 53 or the like.

【０００３】多層有機配線基板５０の裏面には、スルー
ホール５４を介して表面の配線膜５２と電気的に接続さ
れた半田ボール（外部接続電極）５５が設けられてお
り、この半田ボール５５がソルダーレジスト膜５６の開
口より外部に臨んでいる。また、半導体チップ５１は金
線５３とともに封止樹脂５７にて封止されている。A solder ball (external connection electrode) 55 which is electrically connected to the wiring film 52 on the front surface via a through hole 54 is provided on the back surface of the multilayer organic wiring board 50. It faces outside from the opening of the solder resist film 56. The semiconductor chip 51 is sealed together with the gold wire 53 by a sealing resin 57.

【０００４】上記構成からなる半導体パッケージ５８で
は、裏面に形成されている半田ボール５５をプリント配
線板５９に接続するようにしている。また多層有機配線
基板５０は、半田ボール５５が多数格子状に配設されて
いることからボールグリッドアレイ（ＢＧＡ）と称され
ることが多く、この多層有機配線基板５０を用いた半導
体パッケージ５８をＢＧＡパッケージと称している。[0004] In the semiconductor package 58 having the above structure, the solder balls 55 formed on the back surface are connected to the printed wiring board 59. Further, the multilayer organic wiring board 50 is often called a ball grid array (BGA) because a large number of solder balls 55 are arranged in a grid pattern. It is called a BGA package.

【０００５】[0005]

【発明が解決しようとする課題】しかしながら上記従来
の半導体パッケージ５８においては、ワイヤボンディン
グを行って半導体チップ５１の電極パッドと多層有機配
線基板５０の配線膜５２とを接続しているため、配線ピ
ッチを縮小化するには限界があった。また、これ以外の
例えばＴＣＰ（テープ・キャリア・パッケージ）と称さ
れる半導体パッケージでも、絶縁性のフィルムベース上
に貼り付けた銅箔をエッチングしてリードを形成するた
め、サイドエッチングによるリード痩せ等の制約があっ
て多ピン化には限界があった。However, in the above-mentioned conventional semiconductor package 58, since the electrode pads of the semiconductor chip 51 and the wiring film 52 of the multilayer organic wiring substrate 50 are connected by wire bonding, the wiring pitch is reduced. There was a limit to reducing the size of Also, in other semiconductor packages called, for example, TCP (tape carrier package), since leads are formed by etching a copper foil attached on an insulating film base, lead thinning by side etching or the like is performed. Therefore, there is a limit in increasing the number of pins.

【０００６】そこで本出願人は、新規なリードフレーム
と半導体チップとを接合して超多ピン構造とした半導体
パッケージを既に提唱している。図８は超多ピン構造の
半導体パッケージの一例を示す側断面図である。図示し
た半導体パッケージ６０の構成では、半導体チップ６１
の表面（図８ではチップ下面）にその周縁部にわたって
複数の電極パッド６２が形成されている。また、半導体
チップ６１の外側には、その半導体チップ６１を囲む状
態で補強プレート６３が設けられ、この補強プレート６
３によってパッケージ外形が形成されている。補強プレ
ート６３上には絶縁接着層６４を介して配線フィルム６
５が積層されている。この配線フィルム６５は、インナ
ーリード６６ａとアウターリード６６ｂとからなる複数
のリード６６と、上記アウターリード６６ｂを被覆保護
する絶縁膜６７とから成るもので、インナーリード６６
ａの先端がチップ表面の電極パッド６２に接続され、且
つアウターリード６６ｂ上に絶縁膜６７を介して半田ボ
ール（外部接続電極）６８が形成されている。また、半
導体チップ６１の周辺領域には封止樹脂６９が充填さ
れ、さらにチップ裏面と補強プレート６３とに熱伝導性
接着剤７０を介して放熱プレート７１が接合されてい
る。Therefore, the present applicant has already proposed a semiconductor package having a super multi-pin structure by joining a novel lead frame and a semiconductor chip. FIG. 8 is a side sectional view showing an example of a semiconductor package having a super multi-pin structure. In the configuration of the semiconductor package 60 shown in FIG.
A plurality of electrode pads 62 are formed on the surface (the lower surface of the chip in FIG. 8) over the periphery thereof. A reinforcing plate 63 is provided outside the semiconductor chip 61 so as to surround the semiconductor chip 61.
3 form the package outer shape. The wiring film 6 is provided on the reinforcing plate 63 via an insulating adhesive layer 64.
5 are stacked. The wiring film 65 includes a plurality of leads 66 including an inner lead 66a and an outer lead 66b, and an insulating film 67 for covering and protecting the outer lead 66b.
The tip of a is connected to the electrode pad 62 on the chip surface, and a solder ball (external connection electrode) 68 is formed on the outer lead 66b via an insulating film 67. Further, a sealing resin 69 is filled in a peripheral region of the semiconductor chip 61, and a heat dissipation plate 71 is joined to the chip back surface and the reinforcing plate 63 via a heat conductive adhesive 70.

【０００７】ここで、上述した半導体パッケージ６０の
製造手順について概略説明する。先ず、リードフレーム
の製造にあたっては、図９（ａ）に示すように、三層構
造の金属ベース７２を用意する。この金属ベース７２
は、銅又は銅合金からなる基板（以下、銅基板という）
７３の表面にアウミニウム膜７４を形成し、その上にニ
ッケル膜７５を形成したものである。次に、図９（ｂ）
に示すように、金属ベース７２の表面に電解銅メッキに
よって複数のリード６６を形成する。次に、図９（ｃ）
に示すように、リードフレームのチップ毎の外形を規定
するためのスリット７６を形成する。次に、図９（ｄ）
に示すように、リード６６上に絶縁膜６７を積層し、こ
れによって複数のリード６６及び絶縁膜６７からなる配
線フィルム６５を形成する。このとき、絶縁膜６７から
はみ出したリード部分がインナーリード６６ａとなり、
絶縁膜６７で被覆保護されたリード部分がアウターリー
ド６６ｂとなる。次に、図９（ｅ）に示すように、絶縁
膜６７によって被覆されたアウターリード６６ｂ上にニ
ッケル等の下地膜を形成し、その下地膜の上に電解メッ
キにより半田材料６８ａを積層する。この時点では半田
材料６８ａがマッシュルーム形となっている。Here, the procedure for manufacturing the above-described semiconductor package 60 will be schematically described. First, in manufacturing a lead frame, as shown in FIG. 9A, a metal base 72 having a three-layer structure is prepared. This metal base 72
Is a substrate made of copper or a copper alloy (hereinafter, referred to as a copper substrate)
An aluminium film 74 is formed on the surface of the substrate 73, and a nickel film 75 is formed thereon. Next, FIG.
As shown in FIG. 7, a plurality of leads 66 are formed on the surface of the metal base 72 by electrolytic copper plating. Next, FIG.
As shown in FIG. 7, a slit 76 for defining the outer shape of each chip of the lead frame is formed. Next, FIG.
As shown in FIG. 7, an insulating film 67 is laminated on the leads 66, thereby forming a wiring film 65 including the plurality of leads 66 and the insulating film 67. At this time, the lead portion protruding from the insulating film 67 becomes the inner lead 66a,
The lead portion covered and protected by the insulating film 67 becomes the outer lead 66b. Next, as shown in FIG. 9E, a base film such as nickel is formed on the outer leads 66b covered with the insulating film 67, and a solder material 68a is laminated on the base film by electrolytic plating. At this point, the solder material 68a has a mushroom shape.

【０００８】次に、図１０（ａ），（ｂ）に示すよう
に、外形リング７７を残すようにして、金属ベース７２
の銅基板７３、アルミニウム膜７４及びニッケル膜７５
を、それぞれ選択エッチングによって順次除去し、これ
によって各々のリード６６を分離、独立させる。次に、
図１０（ｃ）に示すように、絶縁膜６７によって被覆さ
れたアウターリード６６ｂ面に絶縁接着層６４を介して
補強プレート６３を接合する。次に、図１０（ｄ）に示
すように、絶縁膜６７から延出した各々のインナーリー
ド６６ａの先端にバンプ７８を形成する。以上で、半導
体チップを組付ける前のリードフレーム７９が完成す
る。Next, as shown in FIGS. 10 (a) and 10 (b), the metal base 72 is left with the outer ring 77 left.
Copper substrate 73, aluminum film 74 and nickel film 75
Are sequentially removed by selective etching, so that each lead 66 is separated and made independent. next,
As shown in FIG. 10C, the reinforcing plate 63 is joined to the surface of the outer lead 66b covered with the insulating film 67 via the insulating adhesive layer 64. Next, as shown in FIG. 10D, bumps 78 are formed on the tips of the inner leads 66a extending from the insulating film 67. Thus, the lead frame 79 before the mounting of the semiconductor chip is completed.

【０００９】その後、上記リードフレーム７９に半導体
チップを組付けるにあたっては、図１１（ａ）に示すよ
うに、インナーリード６６ａの先端をバンプ７８を介し
て半導体チップ６１の電極パッド６２に接続する。次
に、図１１（ｂ）に示すように、半導体チップ６１の周
辺領域に封止樹脂６９を注入し、これを硬化させる。次
に、図１１（ｃ）に示すように、半導体チップ６１の裏
面と補強プレート６３とに熱伝導性接着剤７０を介して
放熱プレート７１を接合する。次に、図１１（ｄ）に示
すように、先のリードフレーム製造工程で電解メッキに
より積層した半田材料６８ａをリフローにて成形し、所
望の半田ボール６８を得る。最後は、図１１（ｅ）に示
すように、補強プレート６３の外周縁を境に外形リング
７７を切り離すことにより、図８に示した半導体パッケ
ージ６０が完成する。この半導体パッケージ６０では、
リードフレーム７９の製造段階で、金属ベース７２上に
電解銅メッキにてリード６６を形成することから、リー
ドのファインパターン化が図られ、それまでの限界を超
えた多ピン構造が実現されている。また、チップ裏面側
に放熱プレート７１を接合したことで、熱放散性にも優
れたものとなっている。Thereafter, when assembling the semiconductor chip to the lead frame 79, the tip of the inner lead 66a is connected to the electrode pad 62 of the semiconductor chip 61 via the bump 78 as shown in FIG. Next, as shown in FIG. 11B, a sealing resin 69 is injected into a peripheral region of the semiconductor chip 61 and is cured. Next, as shown in FIG. 11C, a heat dissipation plate 71 is bonded to the back surface of the semiconductor chip 61 and the reinforcing plate 63 via a heat conductive adhesive 70. Next, as shown in FIG. 11D, the solder material 68a laminated by electrolytic plating in the previous lead frame manufacturing process is formed by reflow to obtain a desired solder ball 68. Finally, as shown in FIG. 11E, the outer package 77 is cut off at the outer peripheral edge of the reinforcing plate 63 to complete the semiconductor package 60 shown in FIG. In this semiconductor package 60,
Since the leads 66 are formed by electrolytic copper plating on the metal base 72 at the stage of manufacturing the lead frame 79, fine patterning of the leads is achieved, and a multi-pin structure exceeding the conventional limit is realized. . In addition, since the heat dissipation plate 71 is joined to the back surface of the chip, heat dissipation is excellent.

【００１０】ところが、上述した超多ピン構造の半導体
パッケージ６０においても、以下のような不都合があっ
た。（１）リード６６のファインパターン化によってクロス
トークノイズが発生しやすい。 （２）リードフレームの製造工程で、インナーリード６
６ａの先端にバンプ７８を形成する際、絶縁接着層６４
から発生するガスでバンプ７８が汚染される。 （３） リードフレームの製造工程で電解メッキにより積
層したマッシュルーム形の半田材料６８ａを、パッケー
ジ完成直前にリフロー法によりボール状に成形して半田
ボール６８を得るようにしているため、その間の時間経
過によって半田材料６８ａの表面が酸化してしまう。そ
のため、半田材料６８ａのリフローに先立って酸化膜を
除去するためのブラッシングが必要となり、このブラッ
シングによって半田材料６８ａが脱落したり、配線フィ
ルム６５が接着層６４から剥がれるなどの虞れがある。However, the semiconductor package 60 having the above-described super multi-pin structure has the following disadvantages. (1) Fine pattern of leads 66 cross
Talk noise is likely to occur. (2) In the manufacturing process of the lead frame, the inner leads 6
When forming the bump 78 at the tip of the insulating adhesive layer 64,
The bump 78 is contaminated with the gas generated from the gas. (3) Since the mushroom-shaped solder material 68a laminated by electrolytic plating in the manufacturing process of the lead frame is formed into a ball shape by a reflow method immediately before completion of the package, the solder ball 68 is obtained. As a result, the surface of the solder material 68a is oxidized. Therefore, brushing for removing an oxide film is required prior to reflow of the solder material 68a, and the brushing may cause the solder material 68a to fall off or the wiring film 65 to be peeled off from the adhesive layer 64.

【００１１】本発明は、上記問題を解決するためになさ
れたもので、第１の目的は、クロストークノイズを低減
することができる半導体パッケージの製造方法を提供す
ることにあり、第２の目的は、インナーリードの先端に
良質のバンプを形成することができる半導体パッケージ
の製造方法を提供することにあり、第３の目的は、リー
ド上に電解メッキにより積層した半田材料をリフローす
るにあたってのブラッシングを不要とした半導体パッケ
ージの製造方法を提供することにある。 The present invention has been made to solve the above problems, and a first object of the present invention is to reduce crosstalk noise.
To provide a semiconductor package manufacturing method capable of
The second purpose is to attach the tip of the inner lead
Semiconductor package that can form high-quality bumps
The third object is to provide a manufacturing method of
Reflow solder material laminated by electrolytic plating
Package that eliminates the need for brushing
To provide a method of manufacturing a page.

【００１２】[0012]

【課題を解決するための手段】本発明は、チップ表面の
周縁部に複数の電極パッドが形成された半導体チップ
と、アウターリードと該アウターリードから一体に延出
したインナーリードとからなり、前記インナーリードの
先端を前記半導体チップの電極パッドに接続してなる複
数のリードと、前記インナーリードと前記電極パッドの
接続部分を含む前記半導体チップの周辺領域に充填され
た封止樹脂とを有する半導体パッケージの製造方法にお
いて、積層構造をなす金属ベースの面上に前記複数のリ
ードを形成し且つこれら複数のリードの少なくともいず
れか一つを外形リング部分まで延ばした状態で形成する
工程と、前記複数のリードのうち、前記アウターリード
となる部分に絶縁膜を積層する工程と、前記外形リング
部分を残すようにして前記金属ベースを選択エッチング
により除去し、これによって前記複数のリードを分離す
る工程と、前記分離した各々のリードのうち、前記絶縁
膜で保護された前記アウターリード面に、前記外形リン
グにより取り囲まれる状態で絶縁接着層を介して導電性
の補強プレートを接合する工程と、前記インナーリード
の先端を半導体チップの電極パッドに接続する工程と、
前記補強プレートと前記外形リングとの間に導電ペース
トを充填する工程とを有するものである。The present invention comprises a semiconductor chip having a plurality of electrode pads formed on a peripheral portion of a chip surface, an outer lead, and an inner lead integrally extending from the outer lead. A semiconductor having a plurality of leads formed by connecting the tips of inner leads to electrode pads of the semiconductor chip, and a sealing resin filled in a peripheral region of the semiconductor chip including a connection portion between the inner leads and the electrode pads Forming a plurality of leads on a surface of a metal base having a laminated structure, and forming at least one of the plurality of leads so as to extend to an outer ring portion; of the lead, laminating an insulating film on a portion to be the outer lead, so as to leave the outer ring portion Removing the metal base by selective etching, thereby separating the plurality of leads; and, among the separated leads, the outer lead surface protected by the insulating film is surrounded by the outer ring. Bonding the conductive reinforcing plate via the insulating adhesive layer in the state, and connecting the tip of the inner lead to the electrode pad of the semiconductor chip,
Filling a conductive paste between the reinforcing plate and the outer ring.

【００１３】この半導体パッケージの製造方法では、金
属ベースの面上に複数のリードを形成するに際して、少
なくともいずれか一つ、例えばグランド用のアウターリ
ード部分を外形リング部分まで延ばしておき、その後、
外形リング部分を残すようにして金属ベースを選択エッ
チングにより除去した後、アウターリード面に絶縁接着
層を介して補強プレートを接合し、さらに補強プレート
と外形リングとの間に導体ペーストを充填することによ
り、リードのファインパターン化と共にマイクロストリ
ップ構造が容易に実現される。In this method of manufacturing a semiconductor package, when forming a plurality of leads on the surface of the metal base, at least one of them, for example, an outer lead portion for ground is extended to an outer ring portion, and thereafter,
After removing the metal base by selective etching so as to leave the outer ring portion, join the reinforcing plate to the outer lead surface via an insulating adhesive layer, and further fill the conductive paste between the reinforcing plate and the outer ring. Thereby, the microstrip structure can be easily realized together with the fine patterning of the leads.

【００１４】さらに本発明は、上述のように複数のリー
ドを分離した後、該分離した各々のリードの先端にバン
プを形成してから補強プレートを接合するものである。 Further, the present invention provides a plurality of leads as described above.
After separating the leads, a bump is attached to the tip of each of the separated leads.
The reinforcing plate is joined after forming the step.

【００１５】このように、複数のリードを分離した後、
リード先端にバンプを形成してから補強プレートを接合
することにより、プレート接合用の接着層から発生する
ガスでバンプが汚染されることがない。 Thus, after separating a plurality of leads,
Form a bump on the tip of the lead and then join the reinforcement plate
By doing so , the bumps are not contaminated by gas generated from the adhesive layer for plate bonding.

【００１６】加えて本発明は、チップ表面の周縁部に複
数の電極パッドが形成された半導体チップと、アウター
リードと該アウターリードから一体に延出したインナー
リードとからなり、前記インナーリードの先端を前記半
導体チップの電極パッドに接続してなる複数のリード
と、前記インナーリードと前記電極パッドの接続部分を
含む前記半導体チップの周辺領域に充填された封止樹脂
とを有する半導体パッケージの製造方法において、積層
構造をなす金属ベースの面上に複数のリードを形成する
工程と、前記リードの所定領域を絶縁膜で被覆する工程
と、前記リード上の所定箇所に前記絶縁膜をマスクとし
て電解メッキにより半田材料を積層し且つ該半田材料を
リフロー法によってボール状に成形する工程と、前記金
属ベースを選択エッチングにより除去し、これによって
前記複数のリードを分離する工程とを有するものであ
る。In addition, the present invention provides a semiconductor chip having a plurality of electrode pads formed on a peripheral portion of a chip surface, an outer lead, and an inner lead integrally extending from the outer lead. A method of manufacturing a semiconductor package, comprising: a plurality of leads each of which is connected to an electrode pad of the semiconductor chip; In the lamination
A step of forming a plurality of leads on a surface of a metal base forming a structure ; a step of covering a predetermined area of the lead with an insulating film; and a step of forming a solder material by electrolytic plating at a predetermined position on the lead using the insulating film as a mask. a step of forming a ball-shaped and laminated and solder material by a reflow method, the gold
The metal base is removed by selective etching,
Separating the plurality of leads .

【００１７】この半導体パッケージの製造方法では、後
工程で選択エッチングにより除去される金属ベースの面
上に複数のリードを形成した後、そのリード上の所定箇
所に絶縁膜をマスクとして電解メッキによって半田材料
を積層し、その直後に、リフロー法によって半田材料が
ボール状に成形されるため、経時的な半田材料の酸化が
殆ど起こらない。したがって、リフローに先立ってのブ
ラッシングが不要となる。[0017] In this method of manufacturing a semiconductor package, after
Metal-based surface removed by selective etching in the process
After a plurality of leads are formed thereon, a solder material is laminated by electroplating at a predetermined position on the lead using an insulating film as a mask , and immediately thereafter, the solder material is formed into a ball shape by a reflow method. Almost no oxidation of the solder material occurs. Therefore, brushing prior to reflow is not required.

【００１８】[0018]

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ詳細に説明する。図１は本発明に係
る半導体パッケージの一実施形態を示す側断面図であ
る。図示した半導体パッケージ１の構成では、半導体チ
ップ２の表面（図１ではチップ下面）にその周縁部にわ
たって複数の電極パッド３が形成され、そのパッド形成
領域の内側が有効素子領域４となっている。また、半導
体チップ２の有効素子領域４上には、接着層５をベース
とした絶縁性の厚膜保護層６が積層されている。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a side sectional view showing one embodiment of a semiconductor package according to the present invention. In the configuration of the semiconductor package 1 shown in the drawing, a plurality of electrode pads 3 are formed on the surface of the semiconductor chip 2 (the lower surface of the chip in FIG. 1) over the periphery thereof, and the inside of the pad formation region is an effective element region 4. . On the effective element region 4 of the semiconductor chip 2, an insulating thick film protective layer 6 based on the adhesive layer 5 is laminated.

【００１９】一方、半導体チップ２の外側には、その半
導体チップ４を囲む状態で補強プレート７が設けられて
いる。この補強プレート７上には絶縁接着層８を介して
配線フィルム９が積層されている。配線フィルム９は、
インナーリード１０ａとアウターリード１０ｂとからな
る複数のリード１０と、上記アウターリード１０ｂを被
覆保護する絶縁膜１１とから構成されている。このう
ち、インナーリード１０ａはアウターリード１０ｂから
一体に延出したもので、そのリード先端が半導体チップ
２の電極パッド３に接続されている。これに対し、アウ
ターリード１０ｂ上には絶縁膜１１を介して外部接続電
極１２が形成されている。On the other hand, a reinforcing plate 7 is provided outside the semiconductor chip 2 so as to surround the semiconductor chip 4. A wiring film 9 is laminated on the reinforcing plate 7 via an insulating adhesive layer 8. The wiring film 9
It comprises a plurality of leads 10 composed of inner leads 10a and outer leads 10b, and an insulating film 11 for covering and protecting the outer leads 10b. Of these, the inner lead 10a extends integrally from the outer lead 10b, and the tip of the lead is connected to the electrode pad 3 of the semiconductor chip 2. On the other hand, an external connection electrode 12 is formed on the outer lead 10b via an insulating film 11.

【００２０】これに加えて、補強プレート７の外側に
は、その補強プレート７を囲む状態で導電性の外形リン
グ１３が設けられている。この外形リング１３上には、
上述したアウターリード１０ｂの少なくともいずれか一
つが延出し、その延出部分で両者の間に電気的な接続状
態が得られている。また、インナーリード１０ａと電極
パッド３の接続部分を含む半導体チップ２の周辺領域に
は上記厚膜保護層６と絶縁膜１１上の補強テープ１４と
を堰として封止樹脂１５が充填され、その外側の補強プ
レート７と外形リング１３との間には導体ペースト１６
が充填されている。さらに、半導体チップ２の裏面（図
１ではチップ上面）と補強プレート７には、熱伝導性接
着剤１７を介して放熱プレート１８が接合されている。
また、放熱プレート１８の中央部分には上記封止樹脂１
５の充填領域に連通するガス抜き孔１９が穿設されてい
る。In addition, a conductive outer ring 13 is provided outside the reinforcing plate 7 so as to surround the reinforcing plate 7. On this outer ring 13,
At least one of the outer leads 10b described above extends, and an electrical connection between them is obtained at the extended portion. Further, a sealing resin 15 is filled in a peripheral region of the semiconductor chip 2 including a connection portion between the inner lead 10a and the electrode pad 3 with the thick film protective layer 6 and the reinforcing tape 14 on the insulating film 11 as dams. Conductive paste 16 is provided between outer reinforcing plate 7 and outer ring 13.
Is filled. Further, a heat dissipation plate 18 is joined to the back surface (the chip upper surface in FIG. 1) of the semiconductor chip 2 and the reinforcing plate 7 via a heat conductive adhesive 17.
The sealing resin 1 is provided at the center of the heat radiation plate 18.
A gas vent hole 19 communicating with the filling region of No. 5 is formed.

【００２１】続いて、上記半導体パッケージ１の製造手
順について説明する。先ず、リードフレームの製造にあ
たっては、図２（ａ）に示すように、三層構造の積層板
からなる金属ベース２０を用意する。この金属ベース２
０は、厚さ１５０μｍ程度の銅又は銅合金からなる基板
（以下、銅基板という）２１の表面に、例えば蒸着によ
って厚さ３μｍ程度のアルミニウム膜２２を形成し、さ
らに厚さ２μｍ程度のニッケル膜２３を形成したもので
ある。Next, a procedure for manufacturing the semiconductor package 1 will be described. First, in manufacturing a lead frame, as shown in FIG. 2A, a metal base 20 composed of a laminated plate having a three-layer structure is prepared. This metal base 2
Reference numeral 0 denotes an aluminum film 22 having a thickness of about 3 μm formed on a surface of a substrate (hereinafter, referred to as a copper substrate) 21 made of copper or a copper alloy having a thickness of about 150 μm by vapor deposition, for example, and a nickel film having a thickness of about 2 μm. 23 are formed.

【００２２】このうち、銅基板２１は、それ自身がリー
ドとならず、最終的には外形リング部分（後述）を除い
て切除されるものであるが、非常に微細なリードパター
ンを形成するにあたって必要不可欠なものである。アル
ミニウム膜２２は、その後の工程で銅基板２１をエッチ
ングするときに金属ベース２０の表面側がエッチングさ
れないようにするためのエッチングストップ膜に相当す
るものである。ニッケル膜２３は、金属ベース２０の面
上にリードを形成するための電解メッキの下地、つまり
メッキ下地膜に相当するものである。Of these, the copper substrate 21 does not itself become a lead, but is eventually cut away except for an outer ring portion (described later). However, in forming a very fine lead pattern, Indispensable. The aluminum film 22 corresponds to an etching stop film for preventing the surface side of the metal base 20 from being etched when the copper substrate 21 is etched in a subsequent step. The nickel film 23 corresponds to a base for electrolytic plating for forming leads on the surface of the metal base 20, that is, a plating base film.

【００２３】なお、金属ベース２０としては、アルミニ
ウム膜２２とニッケル膜２３との間に、双方の密着性を
高めるべく、例えば厚さ０．５μｍ程度のクロム膜を密
着膜として形成するようにしてもよい。また、メッキ下
地膜としては、ニッケル膜２３の代わりに銅の薄膜を形
成するようにしてもよい。As the metal base 20, for example, a chromium film having a thickness of about 0.5 μm is formed as an adhesion film between the aluminum film 22 and the nickel film 23 in order to enhance the adhesion between them. Is also good. Further, as the plating base film, a copper thin film may be formed instead of the nickel film 23.

【００２４】次に、図２（ｂ）に示すように、金属ベー
ス２０の表面、即ちニッケル膜２３の表面に選択メッキ
法により、例えば厚さ３０μｍ程度の銅からなる複数の
リード１０を形成する。このとき、少なくともいずれか
一つのリード１０を、後述する外形リング部分まで延ば
した状態で形成しておく。ここでの選択メッキは、金属
ベース２０の表面をレジストパターンにより選択的に覆
い、このレジストパターンをマスクとして電解銅メッキ
することにより行う。これにより、膜質が良好で且つフ
ァインパターン化したリード１０が得られる。次に、図
２（ｃ）に示すように、金属ベース２０に対して両面か
ら選択エッチングすることにより、リードフレームのチ
ップ毎の外形を規定するためのスリット２４や、製造を
やり易くするための孔（不図示）を形成する。Next, as shown in FIG. 2B, a plurality of leads 10 made of copper, for example, having a thickness of about 30 μm, are formed on the surface of the metal base 20, ie, the surface of the nickel film 23 by selective plating. . At this time, at least one of the leads 10 is formed so as to extend to an outer ring portion described later. The selective plating here is performed by selectively covering the surface of the metal base 20 with a resist pattern and performing electrolytic copper plating using the resist pattern as a mask. As a result, a lead 10 having a good film quality and a fine pattern can be obtained. Next, as shown in FIG. 2C, the metal base 20 is selectively etched from both sides to form slits 24 for defining the outer shape of each chip of the lead frame, and for facilitating manufacturing. A hole (not shown) is formed.

【００２５】次に、図２（ｄ）に示すように、選択メッ
キにより形成した複数のリード１０のうち、アウターリ
ード１０ｂとなる部分に、例えば厚さ２５μｍ程度のポ
リイミドフィルムからなる絶縁膜１１を積層し、さらに
その絶縁膜１１の上にリング状の補強テープ１４を貼り
付ける。このとき、絶縁膜１１（補強テープ１４）から
はみ出したリード部分がインナーリード１０ａに相当
し、そのインナーリード１０ａ同士が向かい合う領域
（チップ接合領域）内に、上記絶縁膜１１と一体に上記
厚膜保護層６の一部１１ａが形成される。この時点で、
金属ベース２０の面上に、複数のリード１０と絶縁膜１
１とからなる配線フィルム９が構築される。Next, as shown in FIG. 2D, an insulating film 11 made of, for example, a polyimide film having a thickness of about 25 μm is formed on a portion of the plurality of leads 10 formed by selective plating to be the outer leads 10b. Then, a ring-shaped reinforcing tape 14 is attached on the insulating film 11. At this time, the lead portion protruding from the insulating film 11 (the reinforcing tape 14) corresponds to the inner lead 10a, and the thick film is integrated with the insulating film 11 in a region (chip bonding region) where the inner leads 10a face each other. A part 11a of the protective layer 6 is formed. at this point,
A plurality of leads 10 and insulating film 1 are formed on a surface of metal base 20.
1 is constructed.

【００２６】次いで、図２（ｅ）に示すように、絶縁膜
１１によって被覆保護されたアウターリード１０ｂ上
に、その絶縁膜１１をマスクとして、例えば半田ボール
からなる外部接続電極１２を形成する。この外部接続電
極１２は、絶縁膜１１上に露出するアウターリード１０
ｂ上に、例えば電解メッキ法によって厚さ１１０μｍ程
度のニッケルを下地膜として形成したのち、その下地膜
の上に電解メッキ法によって厚さ２３０μｍ程度の錫−
鉛合金の半田材料を積層し、その半田材料をリフローし
てボール状に成形することで得られる。Next, as shown in FIG. 2 (e), using the insulating film 11 as a mask, an external connection electrode 12 made of, for example, a solder ball is formed on the outer lead 10b covered and protected by the insulating film 11. The external connection electrode 12 is formed on the outer lead 10 exposed on the insulating film 11.
b, for example, nickel having a thickness of about 110 μm is formed as an underlying film by electrolytic plating, and then tin
It is obtained by laminating a lead alloy solder material and reflowing the solder material to form a ball shape.

【００２７】続いて、図３（ａ）に示すように、上記ス
リット２４の内側に外形リング１３部分を残すようにし
て、金属ベース２０の銅基板２１を選択エッチングによ
り除去する。このエッチングに際しては、アルミニウム
膜２２がエッチングストッパーとして作用し、銅基板２
１のみが除去される。次に、図３（ｂ）に示すように、
金属ベース２０のアルミニウム膜２２を選択エッチング
にて除去し、さらにニッケル膜２３を選択エッチングに
より除去して各々のリード１０を分離、独立させる。な
お、図３（ｂ）の状態では絶縁膜１１と厚膜保護層６の
一部１１ａとが分離したように表現されているが、実際
には絶縁膜１１と一体構造をなす吊り部分（不図示）に
よって連結されている。次いで、図３（ｃ）に示すよう
に、絶縁膜１１から延出した各々のインナーリード１０
ａの先端に、例えばスパッタ法又は蒸着法によってアル
ミニウムからなるバンプ２５を形成する。その後、図３
（ｄ）に示すように、絶縁膜１１によって保護されたア
ウターリード１０ｂ面に絶縁接着層８を介して補強プレ
ート７を接合する。この補強プレート７の接合に際して
は、上述のように選択エッチングにて形成した外形リン
グ１３の内周縁を位置決め基準として利用することがで
きる。以上で、半導体チップを組付ける前のリードフレ
ーム２６が完成する。Subsequently, as shown in FIG. 3A, the copper substrate 21 of the metal base 20 is removed by selective etching so that the outer ring 13 is left inside the slit 24. During this etching, the aluminum film 22 acts as an etching stopper, and the copper substrate 2
Only one is removed. Next, as shown in FIG.
The aluminum film 22 of the metal base 20 is removed by selective etching, and the nickel film 23 is further removed by selective etching, so that each lead 10 is separated and made independent. In the state shown in FIG. 3B, the insulating film 11 and a part 11a of the thick film protective layer 6 are shown as being separated from each other. (Shown). Next, as shown in FIG. 3C, each inner lead 10 extending from the insulating film 11 is formed.
A bump 25 made of aluminum is formed at the tip of a by, for example, a sputtering method or a vapor deposition method. Then, FIG.
As shown in (d), the reinforcing plate 7 is bonded to the outer lead 10b surface protected by the insulating film 11 via the insulating adhesive layer 8. When joining the reinforcing plate 7, the inner peripheral edge of the outer ring 13 formed by selective etching as described above can be used as a positioning reference. Thus, the lead frame 26 before the mounting of the semiconductor chip is completed.

【００２８】上記リードフレームの製造方法において
は、インナーリード１０ａの先端にバンプ２５を形成し
てから、絶縁接着層８を介して補強プレート７を接合す
るようにしているため、バンプ形成時（アルミ蒸着時
等）に絶縁接着層８から発生するガスでバンプ２５が汚
染されるといった不都合を回避することができる。In the lead frame manufacturing method, the bumps 25 are formed at the tips of the inner leads 10a, and then the reinforcing plate 7 is joined via the insulating adhesive layer 8. It is possible to avoid the inconvenience that the bump 25 is contaminated with gas generated from the insulating adhesive layer 8 during vapor deposition or the like.

【００２９】また上記リードフレームの製造方法では、
アウターリード１０ｂ上に電解メッキによって半田材料
を積層した直後に、リフロー法によって半田材料を最終
形状（ボール状）に成形するようにしたので、経時的な
半田材料の劣化（酸化等）が殆ど起こらず、よってリフ
ローに先立ってのブラシングが不要となる。その結果、
ブラッシングによる不具合（ボールの脱落、配線フィル
ムの剥離等）を解消することができる。In the above method for manufacturing a lead frame,
Immediately after laminating the solder material on the outer leads 10b by electrolytic plating, the solder material is formed into the final shape (ball shape) by the reflow method, so that the deterioration (oxidation, etc.) of the solder material with time hardly occurs. Therefore, brushing prior to reflow is not required. as a result,
Problems caused by brushing (dropping of balls, peeling of wiring film, etc.) can be eliminated.

【００３０】続いて、半導体チップの組付けに際して
は、図４（ａ）に示すように、リードフレーム２６と半
導体チップ２とを位置合わせしつつ、そのチップ接合領
域に設けられた厚膜保護層６の一部１１ａに、例えば厚
さ５０〜１５０μｍの接着層５を介して半導体チップ２
を接合（ダイボンド）する。これにより、半導体チップ
２の有効素子領域４上に、接着層５をベースとした厚膜
絶縁層６が積層された状態となる。また、インナーリー
ド１０ａの先端（バンプ２５）とこれに対応する半導体
チップ２の電極パッド３とがそれぞれ対向した状態とな
る。Subsequently, when assembling the semiconductor chip, as shown in FIG. 4A, while aligning the lead frame 26 with the semiconductor chip 2, the thick film protective layer provided in the chip bonding region is provided. 6, a semiconductor chip 2 via an adhesive layer 5 having a thickness of, for example, 50 to 150 μm.
(Die bonding). As a result, a state is obtained in which the thick film insulating layer 6 based on the adhesive layer 5 is stacked on the effective element region 4 of the semiconductor chip 2. Further, the tip (bump 25) of the inner lead 10a and the corresponding electrode pad 3 of the semiconductor chip 2 face each other.

【００３１】次に、図４（ｂ）に示すように、各々のイ
ンナーリード１０ａの先端をバンプ２５を介して半導体
チップ２の電極パッド３にシングルポイントボンディン
グによって接続する。次いで、図４（ｃ）に示すよう
に、インナーリード１０ａと電極パッド３の接続部分を
含む半導体チップ２の周辺領域にエポキシ樹脂又はシリ
コーン樹脂等の封止樹脂１５をポッティングにより注入
し、これを硬化させることで周辺部品を一体化する。さ
らに、補強プレート７と外形リング１３との間に、例え
ば銀ペースト、銅ペースト等の導体ペースト１６を充填
し、これを硬化させることで両者を一体化する。ちなみ
に、封止樹脂１５のポッティングに際しては、チップ上
の厚膜保護層６と絶縁膜１１上の補強テープ１４とが樹
脂止め用の堰として利用される。次に、図４（ｄ）に示
すように、半導体チップ２の裏面と補強プレート７とに
熱伝導性接着剤１７を介して放熱プレート１８を接合す
る。そして最後は、図４（ｅ）に示すように、外形リン
グ１３の外周縁を境に不要部分を切除することにより、
図１に示した半導体パッケージ１が完成する。Next, as shown in FIG. 4B, the tips of the respective inner leads 10a are connected to the electrode pads 3 of the semiconductor chip 2 via the bumps 25 by single point bonding. Next, as shown in FIG. 4C, a sealing resin 15 such as an epoxy resin or a silicone resin is injected into a peripheral region of the semiconductor chip 2 including a connection portion between the inner lead 10a and the electrode pad 3 by potting, and this is injected. Peripheral parts are integrated by curing. Further, a conductive paste 16 such as a silver paste or a copper paste is filled between the reinforcing plate 7 and the outer ring 13, and the two are integrated by hardening the conductive paste. Incidentally, when the sealing resin 15 is potted, the thick film protective layer 6 on the chip and the reinforcing tape 14 on the insulating film 11 are used as dams for stopping the resin. Next, as shown in FIG. 4D, a heat dissipation plate 18 is bonded to the back surface of the semiconductor chip 2 and the reinforcing plate 7 via a heat conductive adhesive 17. Finally, as shown in FIG. 4 (e), unnecessary portions are cut off around the outer peripheral edge of the outer ring 13, thereby obtaining
The semiconductor package 1 shown in FIG. 1 is completed.

【００３２】上記構成からなる半導体パッケージ１にお
いては、半導体チップ２の有効素子領域４上に厚膜保護
層６が積層されているため、特にチップ表面にポリイミ
ド等のコーティング処理を施さなくても、上記厚膜保護
層６の遮蔽効果によってα線などの放射線の影響を抑え
ることができる。また、厚膜保護層６の介在によって封
止樹脂１５の充填領域が大幅に縮小されるため、その分
だけ短時間で樹脂封止を行うことが可能となる。さら
に、半導体チップ２の表面を厚膜保護層６（従来技術で
は封止樹脂）で被覆したことで、パッケージ内での熱ス
トレスに起因した、封止樹脂１５とチップ表面との接合
部破断を回避することができる。In the semiconductor package 1 having the above-described structure, the thick film protective layer 6 is laminated on the effective element region 4 of the semiconductor chip 2, so that the chip surface can be treated without coating with polyimide or the like. Due to the shielding effect of the thick film protective layer 6, the influence of radiation such as α-rays can be suppressed. Further, since the filling region of the sealing resin 15 is significantly reduced by the interposition of the thick film protective layer 6, the resin sealing can be performed in a correspondingly short time. Further, by covering the surface of the semiconductor chip 2 with the thick film protective layer 6 (sealing resin in the prior art), breakage of the joint between the sealing resin 15 and the chip surface due to thermal stress in the package is prevented. Can be avoided.

【００３３】加えて、導電性の外形リング１３を、少な
くともいずれか一つのアウターリード１０ｂ、例えばグ
ランド用のアウターリード１０ｂに電気的に接続し、且
つ外形リング１３と補強プレート７との間に導体ペース
ト１６を充填することで、グランド用のアウターリード
１０ｂと補強プレート７とが外形リング１３を介して電
気的に接続された状態となる。これにより、ストリップ
導体となる複数のリード１０とグランドプレーンとなる
補強プレート７との間に、誘電体である絶縁接着層８を
介在させたマイクロストリップ構造が実現される。その
結果、デバイス高速化への対応としてクロストークノイ
ズの低減が図られる。In addition, the conductive outer ring 13 is electrically connected to at least one of the outer leads 10b, for example, the outer lead 10b for ground, and a conductor is provided between the outer ring 13 and the reinforcing plate 7. By filling the paste 16, the outer leads 10b for ground and the reinforcing plate 7 are electrically connected via the outer ring 13. As a result, a microstrip structure in which the insulating adhesive layer 8 as a dielectric is interposed between the plurality of leads 10 serving as the strip conductor and the reinforcing plate 7 serving as the ground plane is realized. As a result, crosstalk noise can be reduced in response to an increase in device speed.

【００３４】ちなみに、グランド（ＧＮＤ）用のアウタ
ーリード１０ｂを補強プレート７に電気的に接続した場
合（Ｗ／ＧＮＤ−１，Ｗ／ＧＮＤ−２）と、両者を電気
的に接続しない場合（ＮＯ−ＧＮＤ）とで、２００ＭＨ
ｚの周波数信号におけるクロストークノイズを比較して
みたところ、図５に示すような結果が得られた。なお、
図５において、「Ｗ／ＧＮＤ−１」は誘電体（絶縁接着
層８）の厚さを１５０μｍとした場合で、「Ｗ／ＧＮＤ
−２」は誘電体（絶縁接着層８）の厚さを５０μｍとし
た場合を示している。また、信号伝送路となるリード長
さについては、１０ｍｍ、５ｍｍ、２ｍｍの３パターン
について測定を行った。図５から分かるように、「ＮＯ
−ＧＮＤ」の場合のクロストークノイズに対して、「Ｗ
／ＧＮＤ−１」の場合には約４０％のノイズ低減効果が
得られており、「Ｗ／ＧＮＤ−２」の場合には約７０％
のノイズ低減効果が得られている。この結果からも、上
述したマクロストリップ構造の実現によってクロストー
クノイズを大幅に低減できることが実証されている。By the way, when the outer lead 10b for ground (GND) is electrically connected to the reinforcing plate 7 (W / GND-1, W / GND-2), and when both are not electrically connected (NO −GND) and 200 MH
When the crosstalk noise in the frequency signal of z was compared, the result as shown in FIG. 5 was obtained. In addition,
In FIG. 5, “W / GND-1” indicates a case where the thickness of the dielectric (insulating adhesive layer 8) is 150 μm and “W / GND-1”.
"-2" indicates a case where the thickness of the dielectric (insulating adhesive layer 8) was 50 μm. The length of the lead serving as the signal transmission path was measured for three patterns of 10 mm, 5 mm, and 2 mm. As can be seen from FIG.
−GND ”, the“ W
/ GND-1 "provides an approximately 40% noise reduction effect, and" W / GND-2 "provides an approximately 70% noise reduction effect.
Is obtained. These results also demonstrate that the implementation of the macrostrip structure described above can significantly reduce crosstalk noise.

【００３５】さらに、外部接続電極１２との相対位置が
保証されている外形リング１３にてパッケージ外形を構
成するようにしたので、パッケージ実装用のプリント基
板等に対しては、外形リング１３を画像認識等により位
置合わせするだけで、パッケージ側の外部接続電極１２
とプリント基板側のランド部分とを高精度にアライメン
トできるようになる。Further, since the outer shape of the package is constituted by the outer shape ring 13 whose relative position with respect to the external connection electrode 12 is guaranteed, the outer shape ring 13 is formed on a printed circuit board for package mounting. Just by aligning by recognition or the like, the external connection electrode 12 on the package side
And the land portion on the printed circuit board side can be aligned with high accuracy.

【００３６】図６は本実施形態における半導体パッケー
ジの応用例を説明する図であり、図中（ａ）はその部分
平面図、（ｂ）はその側断面図を示している。図６に示
す半導体パッケージ１においては、その特徴部分とし
て、半導体チップ２の有効素子領域４上に積層された厚
膜保護層６に補強用のダミーパターン２７が埋設された
構成となっている。このダミーパターン２７は、リード
フレームの製造段階で複数のリード１０と同時に電解メ
ッキにて形成し、その上に絶縁膜１１の一部１１ａを被
せて、チップ組付け時に接着層５と貼り合わせることで
厚膜保護層６に埋め込むことができる。また、絶縁膜１
１と厚膜保護層６とを連結するために、厚膜絶縁層６の
４隅からは、絶縁膜１１と一体構造をなす吊り部分１１
ｂが延出し、その吊り部分１１ｂにも補強用の吊りリー
ド２８が架け渡されている。さらに、厚膜保護層６の各
辺からも、絶縁フィルム１１に向かって補強用の吊りリ
ード２９が架け渡されている。これらの吊りリード２
８，２９については、上記ダミーパターン２７と同様に
電解メッキにてリード１０と同時に形成することができ
る。FIGS. 6A and 6B are views for explaining an application example of the semiconductor package according to the present embodiment. FIG. 6A is a partial plan view and FIG. 6B is a side sectional view. The semiconductor package 1 shown in FIG. 6 is characterized in that a reinforcing dummy pattern 27 is embedded in the thick film protective layer 6 laminated on the effective element region 4 of the semiconductor chip 2 as a characteristic portion. This dummy pattern 27 is formed by electrolytic plating simultaneously with the plurality of leads 10 at the stage of manufacturing the lead frame, and a part 11a of the insulating film 11 is put thereon, and is bonded to the adhesive layer 5 at the time of assembling the chip. Can be embedded in the thick film protective layer 6. Also, the insulating film 1
In order to connect the thick film protective layer 6 to the thick film insulating layer 6, the hanging portions 11 forming an integral structure with the insulating film 11 are formed from the four corners of the thick film insulating layer 6.
b extends, and a suspension lead 28 for reinforcement is also bridged over the suspension portion 11b. Further, reinforcing suspending leads 29 are extended from each side of the thick film protective layer 6 toward the insulating film 11. These hanging leads 2
8 and 29 can be formed simultaneously with the leads 10 by electrolytic plating, similarly to the dummy pattern 27 described above.

【００３７】上記構成からなる半導体パッケージ１にお
いては、厚膜保護層６の内部にダミーパターン２７が埋
め込まれた状態となっているため、温度変化に対する厚
膜保護層６の伸縮が抑制される。これにより、パッケー
ジ実装時又は実装後におけるパッケージ内部での熱スト
レスを緩和できるため、半導体パッケージ１の信頼性を
高めることができる。さらに、ダミーパターン２７を設
けたことで、半導体チップ２を組付ける前の厚膜保護層
６の変形を防止することも可能となる。In the semiconductor package 1 having the above structure, the dummy pattern 27 is embedded in the thick film protection layer 6, so that the expansion and contraction of the thick film protection layer 6 due to a temperature change is suppressed. Thereby, the thermal stress inside the package at the time of mounting the package or after the mounting can be reduced, so that the reliability of the semiconductor package 1 can be improved. Further, the provision of the dummy pattern 27 makes it possible to prevent the deformation of the thick film protective layer 6 before the semiconductor chip 2 is assembled.

【００３８】[0038]

【発明の効果】以上説明したように本発明の半導体パッ
ケージの製造方法によれば、金属ベースの面上に複数の
リードを形成するに際して、少なくともいずれか一つ、
例えばグランド用のアウターリード部分を外形リングに
電気的に接続することで、ストリップ導体となる複数の
リードとグランドプレーンとなる補強プレートとの間
に、誘電体である絶縁接着層を介在させたマイクロスト
リップ構造が実現され、これによってリードのファイン
パターン化に伴うクロストークノイズを大幅に低減する
ことが可能となる。As described above, the semiconductor package of the present invention is used.
According to the method of manufacturing a cage , at least one of the plurality of leads is formed on the surface of the metal base,
For example, by electrically connecting the outer lead portion for the ground to the outer ring, a micro-electrode in which an insulating adhesive layer serving as a dielectric is interposed between a plurality of leads serving as strip conductors and a reinforcing plate serving as a ground plane. A strip structure is realized, which makes it possible to significantly reduce crosstalk noise accompanying fine patterning of leads.

【００３９】さらに、複数のリードを分離した後、、リ
ード先端にバンプを形成してから補強プレートを接合す
るようにしているため、プレート接合用の接着層から発
生するガスでバンプが汚染されることがない。したがっ
てインナーリードの先端に良質のバンプを形成すること
が可能となる。Further, after separating a plurality of leads,
After forming a bump at the tip of the board, join the reinforcing plate
With this configuration, the bumps are not contaminated with gas generated from the adhesive layer for plate bonding. Therefore, it is possible to form a good quality bump at the tip of the inner lead.

【００４０】加えて本発明の半導体パッケージの製造方
法によれば、後工程で選択エッチングにより除去される
金属ベースの面上に複数のリードを形成した後、そのリ
ード上の所定箇所に絶縁膜をマスクとして電解メッキに
よって半田材料を積層し、その直後に、リフロー法によ
って半田材料をボール状に成形するため、経時的な半田
材料の酸化が殆ど起こらない。これにより、リフローに
先立ってのブラッシングが不要となるため、それに起因
した種々の不具合を一挙に解消することができる。In addition, according to the semiconductor package manufacturing method of the present invention, the semiconductor package is removed by selective etching in a later step.
After forming a plurality of leads on the surface of the metal base, a solder material is laminated at a predetermined position on the leads by electrolytic plating using an insulating film as a mask , and immediately thereafter, the solder material is formed into a ball shape by a reflow method. Therefore, the oxidation of the temporal solder material does not occur almost. This eliminates the need for brushing prior to reflow, so that various problems caused by the brushing can be eliminated at once.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明に係る半導体パッケージの一実施形態を
示す側断面図である。FIG. 1 is a side sectional view showing one embodiment of a semiconductor package according to the present invention.

【図２】本発明に係るリードフレームの製造工程図（そ
の１）である。FIG. 2 is a manufacturing process diagram (part 1) of a lead frame according to the present invention.

【図３】本発明に係るリードフレームの製造工程図（そ
の２）である。FIG. 3 is a manufacturing process diagram (part 2) of the lead frame according to the present invention.

【図４】実施形態における半導体パッケージの製造工程
図である。FIG. 4 is a manufacturing process diagram of the semiconductor package in the embodiment.

【図５】クロストークノイズの比較図である。FIG. 5 is a comparison diagram of crosstalk noise.

【図６】実施形態における半導体パッケージの応用例を
説明する図である。FIG. 6 is a diagram illustrating an application example of the semiconductor package according to the embodiment.

【図７】ＢＧＡパッケージを示す側断面図である。FIG. 7 is a side sectional view showing a BGA package.

【図８】超多ピン構造の半導体パッケージの一例を示す
側断面図である。FIG. 8 is a side sectional view showing an example of a semiconductor package having a super multi-pin structure.

【図９】超多ピン構造のためのリードフレームの製造工
程図（その１）である。FIG. 9 is a manufacturing process diagram (part 1) of a lead frame for a super multi-pin structure.

【図１０】超多ピン構造のためのリードフレームの製造
工程図（その２）である。FIG. 10 is a manufacturing process diagram (part 2) of a lead frame for an ultra-multi-pin structure.

【図１１】超多ピン構造のための半導体パッケージの製
造工程図である。FIG. 11 is a manufacturing process diagram of a semiconductor package for a super multi-pin structure.

【符号の説明】[Explanation of symbols]

１ 半導体パッケージ ２ 半導体チップ ３ 電
極パッド ４ 有効素子領域 ６ 厚膜保護層 ７ 補強プレ
ート ８ 絶縁接着層 １０ リード １０ａ インナー
リード １０ｂ アウターリード １１ 絶縁膜 １２ 外
部接続電極 １３ 外形リング １５ 封止樹脂 １６ 導体ペ
ースト ２５ バンプ ２６ リードフレーム ２７ ダミ
ーパターンDESCRIPTION OF SYMBOLS 1 Semiconductor package 2 Semiconductor chip 3 Electrode pad 4 Effective element area 6 Thick film protective layer 7 Reinforcement plate 8 Insulating adhesive layer 10 Lead 10a Inner lead 10b Outer lead 11 Insulating film 12 External connection electrode 13 Outer ring 15 Sealing resin 16 Conductor paste 25 Bump 26 Lead frame 27 Dummy pattern

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−78473（ＪＰ，Ａ) 特開 平８−78484（ＪＰ，Ａ) 特開 平７−221256（ＪＰ，Ａ) 特開 平６−5773（ＪＰ，Ａ) 特開 平７−326853（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 H01L 23/50 ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-8-78473 (JP, A) JP-A-8-78484 (JP, A) JP-A-7-221256 (JP, A) JP-A-6-78256 5773 (JP, A) JP-A-7-326853 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 23/12 H01L 23/50

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 チップ表面の周縁部に複数の電極パッド
が形成された半導体チップと、アウターリードと該アウ
ターリードから一体に延出したインナーリードとからな
り、前記インナーリードの先端を前記半導体チップの電
極パッドに接続してなる複数のリードと、前記インナー
リードと前記電極パッドの接続部分を含む前記半導体チ
ップの周辺領域に充填された封止樹脂とを有する半導体
パッケージの製造方法において、 積層構造をなす金属ベースの面上に前記複数のリードを
形成し且つこれら複数のリードの少なくともいずれか一
つを外形リング部分まで延ばした状態で形成する工程
と、 前記複数のリードのうち、前記アウターリードとなる部
分に絶縁膜を積層する工程と、 前記外形リング部分を残すようにして前記金属ベースを
選択エッチングにより除去し、これによって前記複数の
リードを分離する工程と、 前記分離した各々のリードのうち、前記絶縁膜で保護さ
れた前記アウターリード面に、前記外形リングにより取
り囲まれる状態で絶縁接着層を介して導電性の補強プレ
ートを接合する工程と、 前記インナーリードの先端を半導体チップの電極パッド
に接続する工程と、 前記補強プレートと前記外形リングとの間に導電ペース
トを充填する工程とを有することを特徴とする半導体パ
ッケージの製造方法。1. A semiconductor chip having a plurality of electrode pads formed on a peripheral portion of a chip surface, an outer lead, and an inner lead integrally extending from the outer lead. A method of manufacturing a semiconductor package, comprising: a plurality of leads connected to an electrode pad of claim 1; Forming the plurality of leads on a surface of a metal base and forming at least one of the plurality of leads so as to extend to an outer ring portion; and, among the plurality of leads, the outer lead Laminating an insulating film on a portion to be formed , and selecting the metal base so as to leave the outer ring portion. Removing by etching, thereby separating the plurality of leads; and, among the separated leads, the outer lead surface protected by the insulating film, the insulating adhesive layer being surrounded by the outer ring. Joining a conductive reinforcing plate via a semiconductor chip, connecting the tip of the inner lead to an electrode pad of a semiconductor chip, and filling a conductive paste between the reinforcing plate and the outer ring. A method for manufacturing a semiconductor package, comprising: 【請求項２】 前記複数のリードを分離した後、該分離
した各々のリードの先端にバンプを形成してから前記補
強プレートを接合する ことを特徴とする請求項1記載の
半導体パッケージの製造方法。2. The method according to claim 1, wherein the plurality of leads are separated.
After forming a bump on the end of each lead
The method for manufacturing a semiconductor package according to claim 1 , wherein a strong plate is joined . 【請求項３】 チップ表面の周縁部に複数の電極パッド
が形成された半導体チップと、アウターリードと該アウ
ターリードから一体に延出したインナーリードとからな
り、前記インナーリードの先端を前記半導体チップの電
極パッドに接続してなる複数のリードと、前記インナー
リードと前記電極パッドの接続部分を含む前記半導体チ
ップの周辺領域に充填された封止樹脂とを有する半導体
パッケージの製造方法において、積層構造をなす金属ベースの面上に 複数のリードを形成
する工程と、 前記リードの所定領域を絶縁膜で被覆する工程と、 前記リード上の所定箇所に前記絶縁膜をマスクとして電
解メッキにより半田材料を積層し且つ該半田材料をリフ
ロー法によってボール状に成形する工程と、 前記金属ベースを選択エッチングにより除去し、これに
よって前記複数のリードを分離する工程と を有すること
を特徴とする半導体パッケージの製造方法。3. A semiconductor chip having a plurality of electrode pads formed on a peripheral portion of a chip surface, an outer lead, and an inner lead integrally extending from the outer lead. a plurality of leads formed by connecting the electrode pads, the method for manufacturing a semiconductor package and a sealing resin filled in the peripheral region of the semiconductor chip including a connection portion of the inner lead and the electrode pads, the laminated structure Forming a plurality of leads on a surface of a metal base, forming a plurality of leads on a surface of the leads, covering a predetermined area of the leads with an insulating film, and using a solder material by electrolytic plating at predetermined positions on the leads using the insulating film as a mask. dividing a step of forming a ball-shaped and laminated and solder material by a reflow method, the metal base by selective etching And, to this
A step of separating the plurality of leads .
JP21622796A 1996-08-16 1996-08-16 Semiconductor package manufacturing method Expired - Fee Related JP3057194B2 (en)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP21622796A JP3057194B2 (en) 1996-08-16 1996-08-16 Semiconductor package manufacturing method
SG1997002878A SG60099A1 (en) 1996-08-16 1997-08-08 Semiconductor package and manufacturing method of lead frame
TW086111510A TW344870B (en) 1996-08-16 1997-08-12 Semiconductor package and manufacturing method of lead frame
US08/910,711 US6194778B1 (en) 1996-08-16 1997-08-13 Semiconductor package with improved cross talk and grounding, and method of manufacturing same
KR1019970038812A KR100483642B1 (en) 1996-08-16 1997-08-14 Semiconductor package and manufacturing method of lead frame
US09/773,653 US6492199B2 (en) 1996-08-16 2001-01-31 Method of manufacturing a semiconductor package with improved cross talk and grounding

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP21622796A JP3057194B2 (en) 1996-08-16 1996-08-16 Semiconductor package manufacturing method

Publications (2)

Publication Number Publication Date
JPH1065045A JPH1065045A (en) 1998-03-06
JP3057194B2 true JP3057194B2 (en) 2000-06-26

Family

ID=16685280

Family Applications (1)

Application Number Title Priority Date Filing Date
JP21622796A Expired - Fee Related JP3057194B2 (en) 1996-08-16 1996-08-16 Semiconductor package manufacturing method

Country Status (1)

Country Link
JP (1) JP3057194B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007142314A (en) * 2005-11-22 2007-06-07 Mitsubishi Electric Corp Pretreatment device for solder joint, pretreatment method and electronic component mounting device using the pretreatment method, and electronic component

Also Published As

Publication number Publication date
JPH1065045A (en) 1998-03-06

Similar Documents

Publication Publication Date Title
JP2860646B2 (en) Semiconductor package and manufacturing method
JP3034180B2 (en) Semiconductor device, method of manufacturing the same, and substrate
US6194778B1 (en) Semiconductor package with improved cross talk and grounding, and method of manufacturing same
JP3578770B2 (en) Semiconductor device
JP3400877B2 (en) Semiconductor device and manufacturing method thereof
JP2592038B2 (en) Semiconductor chip mounting method and substrate structure
JP2962586B2 (en) Semiconductor device, method of manufacturing the same, and joined body used therefor
JP3356921B2 (en) Semiconductor device and method of manufacturing the same
WO2001026147A1 (en) Semiconductor device, method of manufacture thereof, circuit board, and electronic device
JP4070470B2 (en) Multilayer circuit board for semiconductor device, manufacturing method thereof, and semiconductor device
US6020626A (en) Semiconductor device
JP2770820B2 (en) Semiconductor device mounting structure
JPS61137335A (en) Semiconductor device
JP3912445B2 (en) Semiconductor device
JP3057194B2 (en) Semiconductor package manufacturing method
JP2803656B2 (en) Semiconductor device
JP2982703B2 (en) Semiconductor package and manufacturing method thereof
JP3672885B2 (en) Semiconductor device
JP3337911B2 (en) Semiconductor device and manufacturing method thereof
JP3841135B2 (en) Semiconductor device, circuit board and electronic equipment
JP4168494B2 (en) Manufacturing method of semiconductor device
JP3932771B2 (en) Manufacturing method of semiconductor chip mounting substrate and manufacturing method of semiconductor device
JP2970595B2 (en) BGA type semiconductor device
JP2917932B2 (en) Semiconductor package
JP3362007B2 (en) Semiconductor device, method of manufacturing the same, and tape carrier

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees