JP2881781B2 - Ｉｃ化されたダイヤラ回路 - Google Patents
Ｉｃ化されたダイヤラ回路Info
- Publication number
- JP2881781B2 JP2881781B2 JP63281824A JP28182488A JP2881781B2 JP 2881781 B2 JP2881781 B2 JP 2881781B2 JP 63281824 A JP63281824 A JP 63281824A JP 28182488 A JP28182488 A JP 28182488A JP 2881781 B2 JP2881781 B2 JP 2881781B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power supply
- memory
- supply voltage
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M1/00—Substation equipment, e.g. for use by subscribers
- H04M1/26—Devices for calling a subscriber
- H04M1/27—Devices whereby a plurality of signals may be stored simultaneously
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
- H02J9/00—Circuit arrangements for emergency or stand-by power supply, e.g. for emergency lighting
- H02J9/04—Circuit arrangements for emergency or stand-by power supply, e.g. for emergency lighting in which the distribution system is disconnected from the normal source and connected to a standby source
- H02J9/06—Circuit arrangements for emergency or stand-by power supply, e.g. for emergency lighting in which the distribution system is disconnected from the normal source and connected to a standby source with automatic change-over, e.g. UPS systems
- H02J9/061—Circuit arrangements for emergency or stand-by power supply, e.g. for emergency lighting in which the distribution system is disconnected from the normal source and connected to a standby source with automatic change-over, e.g. UPS systems for DC powered loads
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Business, Economics & Management (AREA)
- Emergency Management (AREA)
- Power Engineering (AREA)
- Devices For Supply Of Signal Current (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
この発明は、電話番号等の記憶するメモリと、キー入
力回路等の機能回路とを別電源で駆動するダイヤラ回路
に関する。
力回路等の機能回路とを別電源で駆動するダイヤラ回路
に関する。
従来、IC化された電話機では、キーボードからのキー
入力を受けて選択信号を発生するためのダイヤラの内部
にメモリを設置してプログラムや固定データを記憶させ
ているので、製造段階で電池を基板内に内蔵させてメモ
リをバックアップし、データの消失防止が図られてい
る。 第６図は、IC化された従来のダイヤラ回路の概要を示
す。ダイヤラ４には外部回路としてキーボード２が設置
され、トーン出力モードでは、キーボード２のキーの押
下によって加えられたキー入力信号Kiに基づいてDTMF信
号が出力され、また、パルス出力モードではパルス信号
が出力される。このような選択信号の送出を行うため、
ダイヤラ４にはダイヤルデータを記憶するメモリとして
リダイヤルメモリ401およびレパートリメモリ402ととも
に、メモリ以外の機能回路としてキー入力回路412、シ
ステムコントロール回路414、発振器（OSC）416、シス
テムクロック発生回路418、出力制御回路420、DTMF出力
回路422、パルス出力回路424などが同一の半導体チップ
上に設置されている。 そして、ダイヤラ４のリダイヤルメモリ401、レパー
トリメモリ402およびその他の機能回路に対し、電話回
線を通じて供給される電源電圧VDDが抵抗６、ダイオー
ド７およびキャパシタ８を通じて供給されている。ま
た、リダイヤルメモリ401およびレパートリメモリ402の
データ消失を防止するため、メモリバックアップ電源と
して電源10が設置されており、この電源10もリダイヤル
メモリ401、レパートリメモリ402およびその他の機能回
路に対し、抵抗12およびダイオード13を通じて接続され
ている。
入力を受けて選択信号を発生するためのダイヤラの内部
にメモリを設置してプログラムや固定データを記憶させ
ているので、製造段階で電池を基板内に内蔵させてメモ
リをバックアップし、データの消失防止が図られてい
る。 第６図は、IC化された従来のダイヤラ回路の概要を示
す。ダイヤラ４には外部回路としてキーボード２が設置
され、トーン出力モードでは、キーボード２のキーの押
下によって加えられたキー入力信号Kiに基づいてDTMF信
号が出力され、また、パルス出力モードではパルス信号
が出力される。このような選択信号の送出を行うため、
ダイヤラ４にはダイヤルデータを記憶するメモリとして
リダイヤルメモリ401およびレパートリメモリ402ととも
に、メモリ以外の機能回路としてキー入力回路412、シ
ステムコントロール回路414、発振器（OSC）416、シス
テムクロック発生回路418、出力制御回路420、DTMF出力
回路422、パルス出力回路424などが同一の半導体チップ
上に設置されている。 そして、ダイヤラ４のリダイヤルメモリ401、レパー
トリメモリ402およびその他の機能回路に対し、電話回
線を通じて供給される電源電圧VDDが抵抗６、ダイオー
ド７およびキャパシタ８を通じて供給されている。ま
た、リダイヤルメモリ401およびレパートリメモリ402の
データ消失を防止するため、メモリバックアップ電源と
して電源10が設置されており、この電源10もリダイヤル
メモリ401、レパートリメモリ402およびその他の機能回
路に対し、抵抗12およびダイオード13を通じて接続され
ている。
ところで、従来のダイヤラ回路では、第６図に示すよ
うに、回線電圧VLによって得られた電源電圧VDDの供給
ラインに電源10が接続されているため、回線電圧VLが低
下し、電源10の電圧VMより低く（VM＞VL）なると、ダイ
ヤラ回路に流れる動作電流が電源10から供給されること
になり、本来メモリバックアップのために設置されてい
る電源10が回線電圧VLの低下に対応する補償電源として
用いられ、電源10に用いられる電池が消耗し、その寿命
が短くなってしまう欠点があった。このため、回線電圧
VLが解除状態となり、電源10の消耗によって本来のメモ
リバックアップに用いることができないという不都合が
あった。 そこで、この発明は、電話番号等の記憶するメモリ
と、キー入力回路等の機能回路とを別電源で駆動すると
ともに、電源電圧の相違によるメモリと機能回路との間
のデータ授受の信頼性を高めたIC化されたダイヤラ回路
の提供を目的とする。
うに、回線電圧VLによって得られた電源電圧VDDの供給
ラインに電源10が接続されているため、回線電圧VLが低
下し、電源10の電圧VMより低く（VM＞VL）なると、ダイ
ヤラ回路に流れる動作電流が電源10から供給されること
になり、本来メモリバックアップのために設置されてい
る電源10が回線電圧VLの低下に対応する補償電源として
用いられ、電源10に用いられる電池が消耗し、その寿命
が短くなってしまう欠点があった。このため、回線電圧
VLが解除状態となり、電源10の消耗によって本来のメモ
リバックアップに用いることができないという不都合が
あった。 そこで、この発明は、電話番号等の記憶するメモリ
と、キー入力回路等の機能回路とを別電源で駆動すると
ともに、電源電圧の相違によるメモリと機能回路との間
のデータ授受の信頼性を高めたIC化されたダイヤラ回路
の提供を目的とする。
この発明のIC化されたダイヤラ回路は、第１図、第２
図及び第３図に例示するように、電話番号等を記憶する
メモリ（400;401、402）と、キー入力回路等の機能回路
（412、414、500;420、422、424）と、レベル変換回路
（40A;404、406、410:40B;408）とを有するIC化された
ダイヤラ回路（４）であって、メモリには、第１の電源
（10）である電池から第１の電源電圧（VM）が給電さ
れ、機能回路には第２の電源から第２の電源電圧
（VDD）が給電され、両者の電源は異なる電圧を有しか
つ互いに独立化されており、レベル変換回路は、メモリ
と機能回路との間の信号路に挿入されており、かつ第１
の電源電圧及び第２の電源電圧が給電され、メモリと機
能回路との間で信号レベルを変換するIC化されたもので
ある。
図及び第３図に例示するように、電話番号等を記憶する
メモリ（400;401、402）と、キー入力回路等の機能回路
（412、414、500;420、422、424）と、レベル変換回路
（40A;404、406、410:40B;408）とを有するIC化された
ダイヤラ回路（４）であって、メモリには、第１の電源
（10）である電池から第１の電源電圧（VM）が給電さ
れ、機能回路には第２の電源から第２の電源電圧
（VDD）が給電され、両者の電源は異なる電圧を有しか
つ互いに独立化されており、レベル変換回路は、メモリ
と機能回路との間の信号路に挿入されており、かつ第１
の電源電圧及び第２の電源電圧が給電され、メモリと機
能回路との間で信号レベルを変換するIC化されたもので
ある。
このようにメモリ（400;401、402）とキー入力回路等
の機能回路（412、414、500;420、422、424）との電源
系統を分離独立させたことにより、以下のような動作に
なる。 即ち、メモリには第１の電源（10）である電池から第
１の電源電圧（VM）が給電され、機能回路には第２の電
源から第２の電源電圧（VDD）が給電され、両者の電源
は異なる電圧を有しかつ互いに独立され、レベル変換回
路は、メモリと機能回路との間の信号路に挿入されてお
り、かつ第１の電源電圧及び第２の電源電圧が給電さ
れ、メモリと機能回路との間で信号レベルを変換する回
路がIC化されている。このように、メモリとメモリ以外
の機能回路との電源を別系統にしたことにより、たとえ
ば、メモリでは電池、キー入力回路等の機能回路では回
線電圧VLによる電圧が加えられる。 例えば、回線電圧は変動し、メモリに接続された電池
の電圧との整合性を取ることは不可能であって両者の電
圧は常に不一致となることが予想され、このような電圧
の不一致を放置した場合、メモリとキー入力回路等の機
能回路とのデータの授受が不完全になるおそれがある
が、このように電源電圧を別系統としたメモリと機能回
路との間でデータの授受を行うため、両者間における電
源電圧の相違による信号レベルの不揃いはレベル変換回
路で補償される。 したがって、メモリとキー入力回路等の機能回路との
間のデータの授受について、それぞれの電源電圧に対応
したレベルに変換されることにより、電源電圧の相違に
無関係に両者間のデータの授受が行われる。
の機能回路（412、414、500;420、422、424）との電源
系統を分離独立させたことにより、以下のような動作に
なる。 即ち、メモリには第１の電源（10）である電池から第
１の電源電圧（VM）が給電され、機能回路には第２の電
源から第２の電源電圧（VDD）が給電され、両者の電源
は異なる電圧を有しかつ互いに独立され、レベル変換回
路は、メモリと機能回路との間の信号路に挿入されてお
り、かつ第１の電源電圧及び第２の電源電圧が給電さ
れ、メモリと機能回路との間で信号レベルを変換する回
路がIC化されている。このように、メモリとメモリ以外
の機能回路との電源を別系統にしたことにより、たとえ
ば、メモリでは電池、キー入力回路等の機能回路では回
線電圧VLによる電圧が加えられる。 例えば、回線電圧は変動し、メモリに接続された電池
の電圧との整合性を取ることは不可能であって両者の電
圧は常に不一致となることが予想され、このような電圧
の不一致を放置した場合、メモリとキー入力回路等の機
能回路とのデータの授受が不完全になるおそれがある
が、このように電源電圧を別系統としたメモリと機能回
路との間でデータの授受を行うため、両者間における電
源電圧の相違による信号レベルの不揃いはレベル変換回
路で補償される。 したがって、メモリとキー入力回路等の機能回路との
間のデータの授受について、それぞれの電源電圧に対応
したレベルに変換されることにより、電源電圧の相違に
無関係に両者間のデータの授受が行われる。
第１図は、この発明のIC化されたダイヤラ回路の実施
例を示す。 キーボード２からのキー入力に基づいて選択信号とし
てDTMF信号またはパルス信号を発生するダイヤラ４が設
置されている。ダイヤラ４は、たとえば、１チップを以
てIC化されている。このダイヤラ４は、ダイヤルデータ
を記憶するリダイヤルメモリ401及びレパートリメモリ4
02のメモリと、キー入力回路412、システムコントロー
ル回路414、発振器416、システムクロック発生回路418
及び出力回路500を備え、出力回路500は、出力制御回路
420、DTMF出力回路422、パルス出力回路424などを備え
ている。 リダイヤルメモリ401およびレパートリメモリ402に
は、第１の電源10が接続され、この電源10には電池が用
いられる。この電源10には、ダイヤラ４の外部に設置さ
れたフィルタを成す抵抗12およびキャパシタ14が並設さ
れ、リダイヤルメモリ401およびレパートリメモリ402に
は電源10から適正な第１の電源電圧VMが加えられてい
る。 キー入力回路412などの機能回路には、第１の電源と
は別の第２の電源が接続されており、即ち、電話回線か
らの回線電圧VLがフィルタを成す抵抗６およびキャパシ
タ８を通して第２の電源電圧VDDが加えられている。 そして、このようにメモリと機能回路とを互いに独立
して異なる電源によって給電したことにより、メモリと
機能回路との間の信号路に対し、回線電圧VL、電源10に
よる電源電圧VMの相違によるデータの授受を補償するた
めに、第１のレベル変換器404、第２のレベル変換器40
6、第３のレベル変換器408、第４のレベル変換器410等
のレベル変換回路が設置されている。各レベル変換器40
4〜410には、第１の電源電圧VM、第２の電源電圧VDDが
加えられている。 そこで、送受器で電話機本体から外されるなど、オフ
フック状態になると、システムコントロール回路414に
対するオンフック信号（ONHOOK）が解除され、ダイヤル
入力モードとなる。この状態で、キーボード２のキーが
押下されると、選択されたキーを表すキー入力信号Kiが
ダイヤラ４のキー入力回路412に加えられ、そのキー入
力信号Kiはキー入力回路412で時系列的に整理され、レ
ベル変換器404を経てリダイヤルメモリ401に加えられ
る。すなわち、電源電圧VDDで駆動されているキー入力
回路412から得られたダイヤルデータを表す信号は、レ
ベル変換器404で電源電圧VMで駆動されるリダイヤルメ
モリ401に対応するレベルに変換されてリダイヤルメモ
リ401に加えられる。 また、キー入力信号Kiが加えられたキー入力回路412
では、キー入力信号Kiが到来したことを表すキーイン信
号Kjが得られ、このキーイン信号Kjにより、システムコ
ントロール回路414からキー制御信号KC1、KC2が得られ
る。回線電圧VLによる電源電圧VDDで駆動されているシ
ステムコントロール回路414から得られたキー制御信号K
C1は、レベル変換器406を通してリダイヤルメモリ401に
対応するレベルに変換されて、リダイヤルメモリ401に
加えられる。このキー制御信号KC1に基づいてデータ書
込み状態に制御されたリダイヤルメモリ401には、レベ
ル変換器404を通して加えられるダイヤルデータがダイ
ヤル入力の順序に従って記憶される。 そして、電源電圧VMで駆動されているリダイヤルメモ
リ401のダイヤルデータを表す信号は、レベル変換器408
を通して回線電圧VLが供給されている出力制御回路42
0、DTMF出力回路422およびパルス出力回路424側に対応
するレベルに変換されて出力制御回路420、DTMF出力回
路422およびパルス出力回路424に加えられる。 そこで、システムコントロール回路414に設定されて
いるモード入力MODEINが、DTMFモードであれば、システ
ムコントロール回路414からの制御出力による出力制御
回路420の出力制御によってDTMF出力回路422が動作状態
となり、また、モード入力MODEINがパルスモードであれ
ば、システムコントロール回路414からの制御出力によ
る出力制御回路420の出力制御によってパルス出力回路4
24が動作状態となるので、モード入力に応じたDTMF出力
信号（DTMFOUT）またはパルス出力信号（DP）が選択信
号として出力される。また、パルスモードでは、パルス
出力回路424にパルス選択信号20P/10Pが加えられ、相手
先の電話機に適合したパルス出力信号（DP）20PPS、10P
PSが選択されて相手先に向けて送出される。また、出力
制御回路420からDTMFモードかパルスモードかを表すモ
ード出力MODEOUTIとともに、選択信号送出時には、ミュ
ート信号MUTEが出力される。 また、レパートリメモリ402には、キーボード２から
のキー入力信号Kiを通じてリダイヤルメモリ401から短
縮ダイヤルデータなどが記憶される。この短縮ダイヤル
データを読み出すには、キーボード２のメモリキーＭと
「１」ないし「０」の各キーによって組み合わせられる
短縮ダイヤル番号を入力すると、その短縮ダイヤル番号
を表すキー入力信号Kiがキー入力回路412に加えられ
る。この場合、キー入力回路412に加えられたキー入力
信号Kiに基づいてシステムコントロール回路414から出
力されるキー制御信号KC2は、レベル変換器406によるキ
ー制御信号KC1のレベル変換と同様に、レベル変換器410
を経て、電源電圧VMによって駆動されるレパートリメモ
リ402に適合したレベルに変換されて、レパートリメモ
リ402に加えられ、レパートリメモリ402は読出しモード
に設定される。したがって、短縮ダイヤル番号に対応し
た正規のダイヤルデータがレパートリメモリ402から読
み出され、リダイヤルメモリ401に読み出される。リダ
イヤルメモリ401に記憶されたダイヤルデータは、レベ
ル変換器408によるレベル変換を経て、出力制御回路42
0、DTMF出力回路422およびパルス出力回路424に加えら
れ、前記のダイヤル出力と同様に、選択信号として出力
されるものである。 そして、リダイヤルメモリ401に記憶されたキーボー
ド２からのダイヤルデータや、レパートリメモリ402か
ら読み出されたダイヤルデータは、直前のものを記憶し
ており、キーボード２のリダイヤルキーＲの操作によっ
てそのダイヤルデータを送出することができる。 次に、第２図は、第１図に示したダイヤラ回路におけ
るレベル変換器404、406、408、410の具体的な構成例を
示す。 第２図において、メモリ400は、第１の電源電圧VMの
電源10で駆動されるリダイヤルメモリ401およびレパー
トリメモリ402を表し、また、機能回路411は、電話回線
などを通じて回線電圧VLにより設定される第２の電源電
圧VDDで駆動されるキー入力回路412や出力制御回路420
などを表す。 したがって、レベル変換器40Aは、前記実施例におけ
るレベル変換器404、406、410に対応しており、電源電
圧VDDで駆動される機能回路411から電源電圧VMで駆動さ
れるメモリ400に入力される信号のレベル変換を行う。 また、レベル変換器40Bは、前記実施例におけるレベ
ル変換器408に対応しており、電源電圧VMで駆動される
メモリ400から電源電圧VDDで駆動される機能回路411に
出力される信号のレベル変換を行う。 各レベル変換器40A、40Bは、メモリ400と機能回路411
との間で信号の授受方向が異なるのみで、内部回路は同
様に構成される。すなわち、レベル変換器40Aに示すよ
うに、信号入力部にオープンドレイン構成の２つのＮチ
ャネルエンハンスメント型のMOS電界効果トランジスタ
（以下FETという）43、44が設置されており、FET43のゲ
ートには機能回路411からメモリ400に加えるべきデータ
を表す信号Dn1が直接加えられ、また、FET44のゲートに
はその信号Dn1がインバータ45で反転された後、加えら
れている。FET43、44のドレイン間には、一方向性の閉
ループを成すインバータ46、47が接続されている。そし
て、信号出力部にはインバータ48が設置され、このイン
バータ48からレベル変換出力として信号Dn2が得られ
る。この信号Dn2は、機能回路411からメモリ400に伝送
すべきデータを表すとともに、メモリ400に対応する適
正なレベルに変換されている。 そして、レベル変換器40Bでは、メモリ400で読み出さ
れたデータを表す信号Dn2が機能回路411側の適正なレベ
ルを持つ信号Dn1に変換されて、機能回路411に加えられ
る。 このような双方の電源電圧VDD、VMの相違に対応した
レベル変換が行われることにより、必要なデータの授受
や駆動制御などを行うことができ、電源電圧VDD、VMの
相違による誤動作の防止が図られる。したがって、メモ
リ400を機能回路411側の電源20とは別個の電源10によっ
て駆動することによる不都合が防止される。 次に、第３図は、第２図に示したレベル変換器40Aの
具体的な回路構成例を示す。 FET44のゲート入力部に設置されたインバータ45は、
Ｐチャネルエンハンスメント型のFET451とＮチャネルエ
ンハンスメント型のFET452がCMOS構成になるように接続
されている。このインバータ45では、FET451のドレイン
に電源電圧VDDが加えられ、電源電圧VDDで駆動される機
能回路411側に対応して電源電圧VDDを基準にしたスイッ
チング動作が行われる。 閉ループを成すインバータ46、47は、Ｐチャネルエン
ハンスメント型のFET461とＮチャネルエンハンスメント
型のFET462、Ｐチャネルエンハンスメント型のFET471と
Ｎチャネルエンハンスメント型のFET472がCMOS構成にな
るように接続されている。また、信号出力部に設置され
たインバータ48は、Ｐチャネルエンハンスメント型のFE
T481とＮチャネルエンハンスメント型のFET482がCMOS構
成になるように接続されている。そして、インバータ4
6、47、48では、FET461、471、481のドレインに電源電
圧VMが加えられ、電源電圧VMで駆動されるメモリ400側
に対応して電源電圧VMを基準にしたスイッチング動作が
行われる。 このレベル変換器40Aにおいて、電源電圧VDD、VMがVM
＞VDDの関係にあるとすると、第４図のＡに示す信号Dn1
が加えられた場合、この信号Dn1によってFET43およびイ
ンバータ45がスイッチング動作をし、FET43のドレイン
側には第４図のＢに示す信号Q1が得られ、また、FET44
のドレイン側には第４図のＣに示す信号Q2が得られる。
信号Dn1では、機能回路411が電源電圧VDDで駆動されて
いるため、高（Ｈ）レベルが電源電圧VDDとなっている
のに対し、信号Q1、Q2では、FET43、44のドレインに電
源電圧VMが加えられているため、Ｈレベルがその電源電
圧VMとなり、レベル変換が行われたことになる。 そして、インバータ46、47の入出力側で得られる信号
Q1、Q2により、インバータ48の出力側には信号Dn2が得
られる。信号Dn2は、第４図のＥに示すように、そのＨ
レベルが電源電圧VMで駆動されているメモリ400に対応
する電源電圧VMに変換されて出力される。 このようなレベル変換動作において、第５図は、イン
バータ46、47のスイッチング動作を示したものであり、
第５図のＦに示すように、スイッチング入力により、FE
T43のドレインがＨレベル、FET44のドレインが低（Ｌ）
レベルに移行した場合、インバータ47の出力には第５図
のＧに示すように、ＨレベルからＬレベルに移行する信
号Q2が生じ、インバータ46の出力には第５図のＩに示す
ように、ＬレベルからＨレベルに移行する信号Q1が生じ
る。各信号Q1、Q2のレベル変化は、各FET461、471のド
レインに加えられた電源電圧VMに依存している。したが
って、所定のスイッチング入力によってレベル変換され
たスイッチング出力としての信号Dn2が得られることが
判る。
例を示す。 キーボード２からのキー入力に基づいて選択信号とし
てDTMF信号またはパルス信号を発生するダイヤラ４が設
置されている。ダイヤラ４は、たとえば、１チップを以
てIC化されている。このダイヤラ４は、ダイヤルデータ
を記憶するリダイヤルメモリ401及びレパートリメモリ4
02のメモリと、キー入力回路412、システムコントロー
ル回路414、発振器416、システムクロック発生回路418
及び出力回路500を備え、出力回路500は、出力制御回路
420、DTMF出力回路422、パルス出力回路424などを備え
ている。 リダイヤルメモリ401およびレパートリメモリ402に
は、第１の電源10が接続され、この電源10には電池が用
いられる。この電源10には、ダイヤラ４の外部に設置さ
れたフィルタを成す抵抗12およびキャパシタ14が並設さ
れ、リダイヤルメモリ401およびレパートリメモリ402に
は電源10から適正な第１の電源電圧VMが加えられてい
る。 キー入力回路412などの機能回路には、第１の電源と
は別の第２の電源が接続されており、即ち、電話回線か
らの回線電圧VLがフィルタを成す抵抗６およびキャパシ
タ８を通して第２の電源電圧VDDが加えられている。 そして、このようにメモリと機能回路とを互いに独立
して異なる電源によって給電したことにより、メモリと
機能回路との間の信号路に対し、回線電圧VL、電源10に
よる電源電圧VMの相違によるデータの授受を補償するた
めに、第１のレベル変換器404、第２のレベル変換器40
6、第３のレベル変換器408、第４のレベル変換器410等
のレベル変換回路が設置されている。各レベル変換器40
4〜410には、第１の電源電圧VM、第２の電源電圧VDDが
加えられている。 そこで、送受器で電話機本体から外されるなど、オフ
フック状態になると、システムコントロール回路414に
対するオンフック信号（ONHOOK）が解除され、ダイヤル
入力モードとなる。この状態で、キーボード２のキーが
押下されると、選択されたキーを表すキー入力信号Kiが
ダイヤラ４のキー入力回路412に加えられ、そのキー入
力信号Kiはキー入力回路412で時系列的に整理され、レ
ベル変換器404を経てリダイヤルメモリ401に加えられ
る。すなわち、電源電圧VDDで駆動されているキー入力
回路412から得られたダイヤルデータを表す信号は、レ
ベル変換器404で電源電圧VMで駆動されるリダイヤルメ
モリ401に対応するレベルに変換されてリダイヤルメモ
リ401に加えられる。 また、キー入力信号Kiが加えられたキー入力回路412
では、キー入力信号Kiが到来したことを表すキーイン信
号Kjが得られ、このキーイン信号Kjにより、システムコ
ントロール回路414からキー制御信号KC1、KC2が得られ
る。回線電圧VLによる電源電圧VDDで駆動されているシ
ステムコントロール回路414から得られたキー制御信号K
C1は、レベル変換器406を通してリダイヤルメモリ401に
対応するレベルに変換されて、リダイヤルメモリ401に
加えられる。このキー制御信号KC1に基づいてデータ書
込み状態に制御されたリダイヤルメモリ401には、レベ
ル変換器404を通して加えられるダイヤルデータがダイ
ヤル入力の順序に従って記憶される。 そして、電源電圧VMで駆動されているリダイヤルメモ
リ401のダイヤルデータを表す信号は、レベル変換器408
を通して回線電圧VLが供給されている出力制御回路42
0、DTMF出力回路422およびパルス出力回路424側に対応
するレベルに変換されて出力制御回路420、DTMF出力回
路422およびパルス出力回路424に加えられる。 そこで、システムコントロール回路414に設定されて
いるモード入力MODEINが、DTMFモードであれば、システ
ムコントロール回路414からの制御出力による出力制御
回路420の出力制御によってDTMF出力回路422が動作状態
となり、また、モード入力MODEINがパルスモードであれ
ば、システムコントロール回路414からの制御出力によ
る出力制御回路420の出力制御によってパルス出力回路4
24が動作状態となるので、モード入力に応じたDTMF出力
信号（DTMFOUT）またはパルス出力信号（DP）が選択信
号として出力される。また、パルスモードでは、パルス
出力回路424にパルス選択信号20P/10Pが加えられ、相手
先の電話機に適合したパルス出力信号（DP）20PPS、10P
PSが選択されて相手先に向けて送出される。また、出力
制御回路420からDTMFモードかパルスモードかを表すモ
ード出力MODEOUTIとともに、選択信号送出時には、ミュ
ート信号MUTEが出力される。 また、レパートリメモリ402には、キーボード２から
のキー入力信号Kiを通じてリダイヤルメモリ401から短
縮ダイヤルデータなどが記憶される。この短縮ダイヤル
データを読み出すには、キーボード２のメモリキーＭと
「１」ないし「０」の各キーによって組み合わせられる
短縮ダイヤル番号を入力すると、その短縮ダイヤル番号
を表すキー入力信号Kiがキー入力回路412に加えられ
る。この場合、キー入力回路412に加えられたキー入力
信号Kiに基づいてシステムコントロール回路414から出
力されるキー制御信号KC2は、レベル変換器406によるキ
ー制御信号KC1のレベル変換と同様に、レベル変換器410
を経て、電源電圧VMによって駆動されるレパートリメモ
リ402に適合したレベルに変換されて、レパートリメモ
リ402に加えられ、レパートリメモリ402は読出しモード
に設定される。したがって、短縮ダイヤル番号に対応し
た正規のダイヤルデータがレパートリメモリ402から読
み出され、リダイヤルメモリ401に読み出される。リダ
イヤルメモリ401に記憶されたダイヤルデータは、レベ
ル変換器408によるレベル変換を経て、出力制御回路42
0、DTMF出力回路422およびパルス出力回路424に加えら
れ、前記のダイヤル出力と同様に、選択信号として出力
されるものである。 そして、リダイヤルメモリ401に記憶されたキーボー
ド２からのダイヤルデータや、レパートリメモリ402か
ら読み出されたダイヤルデータは、直前のものを記憶し
ており、キーボード２のリダイヤルキーＲの操作によっ
てそのダイヤルデータを送出することができる。 次に、第２図は、第１図に示したダイヤラ回路におけ
るレベル変換器404、406、408、410の具体的な構成例を
示す。 第２図において、メモリ400は、第１の電源電圧VMの
電源10で駆動されるリダイヤルメモリ401およびレパー
トリメモリ402を表し、また、機能回路411は、電話回線
などを通じて回線電圧VLにより設定される第２の電源電
圧VDDで駆動されるキー入力回路412や出力制御回路420
などを表す。 したがって、レベル変換器40Aは、前記実施例におけ
るレベル変換器404、406、410に対応しており、電源電
圧VDDで駆動される機能回路411から電源電圧VMで駆動さ
れるメモリ400に入力される信号のレベル変換を行う。 また、レベル変換器40Bは、前記実施例におけるレベ
ル変換器408に対応しており、電源電圧VMで駆動される
メモリ400から電源電圧VDDで駆動される機能回路411に
出力される信号のレベル変換を行う。 各レベル変換器40A、40Bは、メモリ400と機能回路411
との間で信号の授受方向が異なるのみで、内部回路は同
様に構成される。すなわち、レベル変換器40Aに示すよ
うに、信号入力部にオープンドレイン構成の２つのＮチ
ャネルエンハンスメント型のMOS電界効果トランジスタ
（以下FETという）43、44が設置されており、FET43のゲ
ートには機能回路411からメモリ400に加えるべきデータ
を表す信号Dn1が直接加えられ、また、FET44のゲートに
はその信号Dn1がインバータ45で反転された後、加えら
れている。FET43、44のドレイン間には、一方向性の閉
ループを成すインバータ46、47が接続されている。そし
て、信号出力部にはインバータ48が設置され、このイン
バータ48からレベル変換出力として信号Dn2が得られ
る。この信号Dn2は、機能回路411からメモリ400に伝送
すべきデータを表すとともに、メモリ400に対応する適
正なレベルに変換されている。 そして、レベル変換器40Bでは、メモリ400で読み出さ
れたデータを表す信号Dn2が機能回路411側の適正なレベ
ルを持つ信号Dn1に変換されて、機能回路411に加えられ
る。 このような双方の電源電圧VDD、VMの相違に対応した
レベル変換が行われることにより、必要なデータの授受
や駆動制御などを行うことができ、電源電圧VDD、VMの
相違による誤動作の防止が図られる。したがって、メモ
リ400を機能回路411側の電源20とは別個の電源10によっ
て駆動することによる不都合が防止される。 次に、第３図は、第２図に示したレベル変換器40Aの
具体的な回路構成例を示す。 FET44のゲート入力部に設置されたインバータ45は、
Ｐチャネルエンハンスメント型のFET451とＮチャネルエ
ンハンスメント型のFET452がCMOS構成になるように接続
されている。このインバータ45では、FET451のドレイン
に電源電圧VDDが加えられ、電源電圧VDDで駆動される機
能回路411側に対応して電源電圧VDDを基準にしたスイッ
チング動作が行われる。 閉ループを成すインバータ46、47は、Ｐチャネルエン
ハンスメント型のFET461とＮチャネルエンハンスメント
型のFET462、Ｐチャネルエンハンスメント型のFET471と
Ｎチャネルエンハンスメント型のFET472がCMOS構成にな
るように接続されている。また、信号出力部に設置され
たインバータ48は、Ｐチャネルエンハンスメント型のFE
T481とＮチャネルエンハンスメント型のFET482がCMOS構
成になるように接続されている。そして、インバータ4
6、47、48では、FET461、471、481のドレインに電源電
圧VMが加えられ、電源電圧VMで駆動されるメモリ400側
に対応して電源電圧VMを基準にしたスイッチング動作が
行われる。 このレベル変換器40Aにおいて、電源電圧VDD、VMがVM
＞VDDの関係にあるとすると、第４図のＡに示す信号Dn1
が加えられた場合、この信号Dn1によってFET43およびイ
ンバータ45がスイッチング動作をし、FET43のドレイン
側には第４図のＢに示す信号Q1が得られ、また、FET44
のドレイン側には第４図のＣに示す信号Q2が得られる。
信号Dn1では、機能回路411が電源電圧VDDで駆動されて
いるため、高（Ｈ）レベルが電源電圧VDDとなっている
のに対し、信号Q1、Q2では、FET43、44のドレインに電
源電圧VMが加えられているため、Ｈレベルがその電源電
圧VMとなり、レベル変換が行われたことになる。 そして、インバータ46、47の入出力側で得られる信号
Q1、Q2により、インバータ48の出力側には信号Dn2が得
られる。信号Dn2は、第４図のＥに示すように、そのＨ
レベルが電源電圧VMで駆動されているメモリ400に対応
する電源電圧VMに変換されて出力される。 このようなレベル変換動作において、第５図は、イン
バータ46、47のスイッチング動作を示したものであり、
第５図のＦに示すように、スイッチング入力により、FE
T43のドレインがＨレベル、FET44のドレインが低（Ｌ）
レベルに移行した場合、インバータ47の出力には第５図
のＧに示すように、ＨレベルからＬレベルに移行する信
号Q2が生じ、インバータ46の出力には第５図のＩに示す
ように、ＬレベルからＨレベルに移行する信号Q1が生じ
る。各信号Q1、Q2のレベル変化は、各FET461、471のド
レインに加えられた電源電圧VMに依存している。したが
って、所定のスイッチング入力によってレベル変換され
たスイッチング出力としての信号Dn2が得られることが
判る。
以上説明したように、この発明によれば、電話番号等
を記憶するメモリと、キー入力回路等の機能回路と、レ
ベル変換回路とを有するIC化されたダイヤラ回路であっ
て、メモリには、第１の電源である電池から第１の電源
電圧が給電され、機能回路には第２の電源から第２の電
源電圧が給電され、両者の電源は異なる電圧を有しかつ
互いに独立されており、レベル変換回路は、メモリと機
能回路との間の信号路に挿入されており、かつ第１の電
源電圧及び第２の電源電圧が給電され、メモリと機能回
路との間で信号レベルを変換するようにしたので、メモ
リを駆動する第１の電源に用いる電池の消耗を防止して
電池寿命を延ばすことができ、また、メモリと機能回路
との間でデータを授受して異なる第１及び第２の電源電
圧に対応したレベルに変換するので、電源電圧の相違に
無関係に行うことができ、電源電圧の相違による誤動作
防止を図り、メモリと機能回路との間のデータ授受の信
頼性を高めることができる。
を記憶するメモリと、キー入力回路等の機能回路と、レ
ベル変換回路とを有するIC化されたダイヤラ回路であっ
て、メモリには、第１の電源である電池から第１の電源
電圧が給電され、機能回路には第２の電源から第２の電
源電圧が給電され、両者の電源は異なる電圧を有しかつ
互いに独立されており、レベル変換回路は、メモリと機
能回路との間の信号路に挿入されており、かつ第１の電
源電圧及び第２の電源電圧が給電され、メモリと機能回
路との間で信号レベルを変換するようにしたので、メモ
リを駆動する第１の電源に用いる電池の消耗を防止して
電池寿命を延ばすことができ、また、メモリと機能回路
との間でデータを授受して異なる第１及び第２の電源電
圧に対応したレベルに変換するので、電源電圧の相違に
無関係に行うことができ、電源電圧の相違による誤動作
防止を図り、メモリと機能回路との間のデータ授受の信
頼性を高めることができる。
第１図はこの発明のIC化されたダイヤラ回路の実施例を
示すブロック図、 第２図は第１図に示したダイヤラ回路におけるレベル変
換器の具体的な構成例を示す回路図、 第３図は第２図に示したレベル変換器の具体的な回路構
成例を示す回路図、 第４図および第５図は第３図に示したレベル変換器の動
作を示す図、 第６図は従来のダイヤラ回路を示すブロック図である。 ４……ダイヤラ 400……メモリ 401……リダイヤルメモリ 402……レパートリメモリ 40A、40B……レベル変換器（レベル変換回路） 404……第１のレベル変換器（レベル変換回路） 406……第２のレベル変換器（レベル変換回路） 408……第３のレベル変換器（レベル変換回路） 410……第４のレベル変換器（レベル変換回路） 411……機能回路 412……キー入力回路（機能回路） 414……システムコントロール回路（機能回路） 420……出力制御回路（機能回路） 422……DTMF出力回路（機能回路） 424……パルス出力回路（機能回路） 500……出力回路（機能回路） 10……第１の電源（電池） VL……回線電圧（第２の電源） VM……第１の電源電圧 VDD……第２の電源電圧
示すブロック図、 第２図は第１図に示したダイヤラ回路におけるレベル変
換器の具体的な構成例を示す回路図、 第３図は第２図に示したレベル変換器の具体的な回路構
成例を示す回路図、 第４図および第５図は第３図に示したレベル変換器の動
作を示す図、 第６図は従来のダイヤラ回路を示すブロック図である。 ４……ダイヤラ 400……メモリ 401……リダイヤルメモリ 402……レパートリメモリ 40A、40B……レベル変換器（レベル変換回路） 404……第１のレベル変換器（レベル変換回路） 406……第２のレベル変換器（レベル変換回路） 408……第３のレベル変換器（レベル変換回路） 410……第４のレベル変換器（レベル変換回路） 411……機能回路 412……キー入力回路（機能回路） 414……システムコントロール回路（機能回路） 420……出力制御回路（機能回路） 422……DTMF出力回路（機能回路） 424……パルス出力回路（機能回路） 500……出力回路（機能回路） 10……第１の電源（電池） VL……回線電圧（第２の電源） VM……第１の電源電圧 VDD……第２の電源電圧
Claims (1)
- 【請求項１】電話番号等を記憶するメモリ（400;401、4
02）と、キー入力回路等の機能回路（412、414、500;42
0、422、424）と、レベル変換回路（40A;404、406、41
0:40B;408）とを有するIC化されたダイヤラ回路（４）
であって、 メモリには、第１の電源（10）である電池から第１の電
源電圧（VM）が給電され、機能回路には第２の電源から
第２の電源電圧（VDD）が給電され、両者の電源は異な
る電圧を有しかつ互いに独立化されており、 レベル変換回路は、メモリと機能回路との間の信号路に
挿入されており、かつ第１の電源電圧及び第２の電源電
圧が給電され、メモリと機能回路との間で信号レベルを
変換する IC化されたダイヤラ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63281824A JP2881781B2 (ja) | 1988-11-08 | 1988-11-08 | Ｉｃ化されたダイヤラ回路 |
| US07/430,333 US5042066A (en) | 1988-11-08 | 1989-11-02 | Dialer circuit |
| GB8925086A GB2224619B (en) | 1988-11-08 | 1989-11-07 | Dialer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63281824A JP2881781B2 (ja) | 1988-11-08 | 1988-11-08 | Ｉｃ化されたダイヤラ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02127859A JPH02127859A (ja) | 1990-05-16 |
| JP2881781B2 true JP2881781B2 (ja) | 1999-04-12 |
Family
ID=17644509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63281824A Expired - Fee Related JP2881781B2 (ja) | 1988-11-08 | 1988-11-08 | Ｉｃ化されたダイヤラ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5042066A (ja) |
| JP (1) | JP2881781B2 (ja) |
| GB (1) | GB2224619B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2836759B2 (ja) * | 1990-06-01 | 1998-12-14 | ローム 株式会社 | 選択信号送出回路 |
| US5491745A (en) * | 1991-02-20 | 1996-02-13 | Uniden America Corporation | Method and apparatus for a dual mode keypad permitting one-touch telephone number dialing |
| KR0168529B1 (ko) * | 1996-02-12 | 1999-02-01 | 김광호 | 간이 교환장치의 정전시 메모리 보존 회로 |
| JP4735798B2 (ja) * | 2004-05-11 | 2011-07-27 | Ｎｏｋ株式会社 | 密封装置 |
| JP4589686B2 (ja) | 2004-09-28 | 2010-12-01 | 興国インテック株式会社 | 二重吸着ガスケット |
| DE102006047016B4 (de) | 2005-10-04 | 2020-06-04 | Ntn Corp. | Radlagervorrichtung |
| JP2007100844A (ja) * | 2005-10-04 | 2007-04-19 | Ntn Corp | 車輪用軸受装置 |
| JP4867454B2 (ja) * | 2006-04-21 | 2012-02-01 | 日本精工株式会社 | 多極磁石エンコーダ付き密封装置該密封装置を備えた転がり軸受及び車輪支持用軸受ユニット |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028637U (ja) * | 1973-07-11 | 1975-04-02 | ||
| US4476350A (en) * | 1981-02-17 | 1984-10-09 | Bell Telephone Laboratories, Incorporated | Battery feed circuit |
| US4475013A (en) * | 1982-05-12 | 1984-10-02 | International Quartz Ltd. | Repertory automatic telephone dialing apparatus wherein a name and telephone number are searched by depressing one or more letter code keys |
| US4419542A (en) * | 1982-05-17 | 1983-12-06 | Bell Telephone Laboratories, Incorporated | Battery feed circuit |
| DE3333791A1 (de) * | 1983-09-19 | 1985-04-11 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung fuer eine bedarfsweise netz- oder ferngespeiste fernsprechstation |
| US4581487A (en) * | 1984-07-11 | 1986-04-08 | Itt Corporation | Universal DC feed for telephone line and trunk circuits |
| US4612417A (en) * | 1984-07-27 | 1986-09-16 | At&T Bell Laboratories | Electronic battery feed circuit for telephone systems |
| US4665547A (en) * | 1984-11-02 | 1987-05-12 | At&T Company | Limiting amplifier for common mode feedback in telephone line feed circuits |
| US4653088A (en) * | 1985-03-25 | 1987-03-24 | Wang Laboratories, Inc. | Telephone circuitry with power backup |
| US4727574A (en) * | 1985-09-24 | 1988-02-23 | Northern Telecom Limited | Subscriber line interface circuit with improved d.c. balance |
| JPS62136153A (ja) * | 1985-12-09 | 1987-06-19 | Jeco Co Ltd | ダイヤラ−装置 |
| JPS62188855U (ja) * | 1986-05-20 | 1987-12-01 | ||
| NL8601548A (nl) * | 1986-06-16 | 1988-01-18 | Philips Nv | Telefoontoestel voorzien van een lijnspanningsstabilisator met een dc-voedingspunt. |
| US4961220A (en) * | 1988-12-21 | 1990-10-02 | Spectrum Concepts, Inc. | Power management in a microprocessor-controlled battery-powered telephone device |
-
1988
- 1988-11-08 JP JP63281824A patent/JP2881781B2/ja not_active Expired - Fee Related
-
1989
- 1989-11-02 US US07/430,333 patent/US5042066A/en not_active Expired - Lifetime
- 1989-11-07 GB GB8925086A patent/GB2224619B/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB2224619B (en) | 1993-05-19 |
| GB8925086D0 (en) | 1989-12-28 |
| JPH02127859A (ja) | 1990-05-16 |
| US5042066A (en) | 1991-08-20 |
| GB2224619A (en) | 1990-05-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5497114A (en) | Flip-flop circuit | |
| US5479369A (en) | Semiconductor integrated circuit device and semiconductor memory device | |
| JP2881781B2 (ja) | Ｉｃ化されたダイヤラ回路 | |
| US6181179B1 (en) | Scan flip-flop circuit | |
| US5748018A (en) | Data transfer system for an integrated circuit, capable of shortening a data transfer cycle | |
| US5808490A (en) | Method and circuit for controlling a bus in system and semiconductor integrated circuit device using the same, wherein the controlling circuit comprises a latch for holding a voltage level on the bus | |
| JP3928938B2 (ja) | 電圧変換回路および半導体装置 | |
| US4291221A (en) | Digital semiconductor circuit | |
| US6671220B2 (en) | Semiconductor device having simplified internal data transfer | |
| JP2563570B2 (ja) | セット・リセット式フリップフロップ回路 | |
| JP2693762B2 (ja) | キーボード回路 | |
| US20040051575A1 (en) | Flip flop, shift register, and operating method thereof | |
| JPH10276069A (ja) | データラッチ回路 | |
| US4316104A (en) | Monolithically integrated digital semiconductor circuit | |
| KR100525909B1 (ko) | 데이터 입력 버퍼 | |
| KR20050064325A (ko) | 반도체 장치용 입력 래치 | |
| JP2828787B2 (ja) | キー入力回路及びキー入力回路を有する電話機用集積回路 | |
| JPS58137351A (ja) | バツクアツプ電源検出回路 | |
| KR930001821B1 (ko) | 온훅 다이얼링 집적회로를 내장한 전화기 | |
| JPH0450787B2 (ja) | ||
| JPS63263913A (ja) | キ−ボ−ド回路 | |
| JPH0124457B2 (ja) | ||
| KR100192595B1 (ko) | 반도체 메모리 장치의 데이타 입력버퍼 | |
| JPS6149688B2 (ja) | ||
| JP3036476B2 (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |