JP2876747B2 - フレーム同期回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はフレーム同期回路に関し、特にディジタル通
信のフレーム同期をとるフレーム同期回路に関する。

〔従来の技術〕

ディジタル通信においては、フレームの位置を識別す
るためのフレーム同期の技術が必要である。

ディジタル通信の一例として、ISDN一次群インタフェ
ースにおけるフレーム構成を第３図に示す。

ISDN一次群インタフェースでは、１フレームは193ビ
ットで構成されている。先頭ビットはＦビットと呼ばれ
ており、その役割については後で示す。第２ビットから
第193ビットまではデータであり、各々８ビットの24個
のタイムスロットより構成される。

１フレームは125μｓの周期で送受信される。24個の
フレームを１つのまとまりとしてマルチフレームが構成
される。マルチフレームの24個のＦビットの内、第４、
第８、第12、第16、第20、第24フレームの各Ｆビットが
“001011"のフレーム同期ビットとなっている。また、
第２、第６、第10、第14、第18、第22フレームの各Ｆビ
ットは、インタフェース上でのエラー監視及び疑似同期
防止用のCRCコード（Cyclic Redundancy Checkコード）
であり、奇数番目のフレームのＦビットはｍビットと呼
ばれており、保守運用情報用のビットである。

従って、ISDN一次群インタフェースでは、4632ビット
中に“001011"の同期ビットが772ビット毎に１ビットず
つ挿入されており、この同期ビットを検出してフレーム
同期を図らねばならない。

フレーム同期方式としては、１ビットシフト方式、多
点監視方式などが良く知られているが、復帰特性が良好
であるところから多点監視方式が一般によく用いられて
いる。

以下に、多点監視方式を用いたISDN一次群インタフェ
ース用フレーム同期回路に関する従来の技術を説明す
る。

第４図は、従来のフレーム同期回路の一例を示すブロ
ック図である。

第４図において、従来のフレーム同期回路は、アンド
回路１と、カウンタ２と、同期パターン発生回路３と、
シフトレジスタ４と、一致不一致判定回路５とから構成
されていた。

アンド回路１は、カウンタ２に入力するクロックCKの
オンオフ制御を行なうゲートである。

カウンタ２は、クロックCKを1/772に分周するカウン
タである。

同期パターン発生回路３は、カウンタ２の出力に同期
して同期パターンを発生するものである。

同期パターン発生回路３は、たとえば、第６図のよう
に構成することができる。

第６図において、SR31は６ビットのシフトレジスタで
あり、各ビットの出力端子T1〜T6および、プリセット端
子TP1〜TP6を備えている。

初期状態として、たとえば、プリセット端子TP1〜TP6
より“110010"の同期パターンをプリセットしたとする
と、以下シフトレジスタの状態は、クロックに同期し
て、“100101"、“110010"、“011001"…と変化するの
で、出力端子T1〜T6からは同期パターンを得ることがで
きる。

シフトレジスタ４は、受信データ入力端子TDからの受
信データＤを入力とし、受信クロック端子TCKからの受
信クロックCKをクロックとする3860ビットのシフトレジ
スタである。

第５図に、シフトレジスタ４の詳細を示す。

第５図において、SR1〜SR5は、それぞれ、772ビット
のシフトレジスタである。

一致不一致判定回路５は、シフトレジスタ４と同期パ
ターン発生回路３の出力の一致不一致を判定する回路で
ある。

次に、従来のフレーム同期回路の動作について説明す
る。

第４図において、太矢線はパラレルデータを示し、矢
部の数字はデータのビット長を示す。

最初は受信データに対して同期外れの状態にあるもの
と考える。

一致不一致判定回路５は、端子TULの同期外れ信号UL
をオンするとともに、アンド回路１に対してカウンタ２
へ供給する受信クロックCKをオフする信号を出す。

このため、カウンタ２は停止し、同期パターン発生回
路３は同一の周期パターンを出し続ける。

一方、シフトレジスタ４は受信信号を１ビットずつシ
フトしながら、772ビット毎の中間タップから取り出さ
れる６ビットの並列信号を順次、一致不一致判定回路５
へ送出する。

シフトレジスタ４の出力と同期パターン発生回路３の
出力が一致すると、一致不一致判定回路５は、端子TLの
同期信号Ｌをオン、同期外れ信号ULをオフするととも
に、アンド回路１をオンしてカウンタ２を動作させる。

カウンタ２は、受信クロックCKを772カウントした後
に同期パターン発生回路３へクロックを出力し、次の同
期パターンを発生させる。一方、シフトレジスタ４は、
受信信号シフトを続けるので、一致不一致判定回路５
は、シフトレジスタ４と同期パターン発生回路３の出力
が一致した後は、次の771クロックの間一致不一致の判
定を停止する。

そして、772クロック目、すなわち同期パターン発生
回路３の出力が次の同期パターンに変化するタイミング
で、再び一致不一致の判定を行う。

以下、フレーム同期が外れている間は同様の動作を繰
り返す。

また、同期状態における一致不一致の判定タイミング
で不一致と判定された場合には、一致不一致判定回路５
は、３の同期信号をオフ、４の同化外れ信号をオンする
とともに、再び、アンド回路１に対してカウンタ２へ供
給する受信クロックCKをオフする信号を出して同期パタ
ーンの変化を停止し、一致不一致の判定を１ビット毎に
行う。

〔発明が解決しようとする課題〕

この従来の多点監視方式を用いたフレーム同期回路で
は、受信データ列内に周期的に配置されるビット列を取
り出す為に必須となる記憶回路にシフトレジスタを用い
ている。

しかしながら、シフトレジスタはそれを構成するトラ
ンジスタ数が比較的多いために、LSI化する際にチップ
面積が増大しやすいという欠点があった。

特に、ISDN一次群インタフェースの場合では、3860ビ
ットものシフトレジスタを必要とするため、多大なチッ
プ面積を要するという欠点があった。

また、シフトレジスタの誤動作を避ける為には、各ビ
ットに供給されるクロックのクロック間スキューを最小
にする注意が必要であるが、長ビットのシフトレジスタ
では、このクロック間スキューを最小とするための回路
設計、レイアウト設計が困難となってくるという欠点が
あった。

〔課題を解決するための手段〕

本発明のフレーム同期回路は、複数のビットからなる
所定数のフレームで１つのマルチフレームを構成する受
信データ中に周期的に挿入されたフレーム同期ビットか
らなる同期パターンを検出することにより、前記受信デ
ータの前記フレームのタイミングおよび前記マルチフレ
ームのタイミングを生成するフレーム同期回路におい
て、 １マルチフレーム分の前記受信データを記憶するラン
ダムアクセスメモリと、 前記ランダムアクセスメモリに記憶した前記受信デー
タを前記同期パターンと同一周期で読出しパラレルデー
タの同期パターン候補データとして出力する受信データ
読出回路と、 前記受信データの処理のタイミングの基準となる受信
クロックを供給する受信クロック源と、 前記受信クロックの入力の制御を行う受信クロックゲ
ート信号の活性化に応答して前記受信クロックの計数を
行い前記同期パターンの１周期分の前記フレームビット
数分の１に分周する受信クロックカウンタ回路と、 前記受信クロックカウンタ回路の出力に同期して前記
同期パターンと同一周期の受信同期パターンを生成する
同期パターン発生回路と、 前記受信データ読出回路から出力された前記同期パタ
ーン候補データと、前記受信同期パターンとの一致を判
定し一致に応答して同期信号を出力するとともに前記受
信クロックゲート信号を活性化し不一致に応答して同期
外れ信号を出力するとともに前記受信クロックゲート信
号を不活性化する一致判定回路とを有するものである。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は、本発明の一実施例を示すブロック図であ
る。

第１図において、本発明のフレーム同期回路は、従来
例と同様のアンド回路１と、カウンタ２と、同期パター
ン発生回路３と、一致不一致判定回路５とに加えて、ラ
ンダムアクセスメモリ６と、Ｘアドレスデコーダ７と、
Ｙアドレスデコーダ８と、シリアルパラレル変換器９
と、アドレスレジスタ10と、減算回路11と、セレクタ12
とカウンタ13とから構成されている。

ランダムアクセスメモリ６は、4632ビット、すなわ
ち、１マルチフレーム分の受信データを記憶するメモリ
である。

Ｘアドレスデコーダ７は、アドレスの内下位７ビット
のアドレスを生成するアドレスデコーダである。

Ｙアドレスデコーダ８は、アドレスの内上位６ビット
のアドレスを生成するアドレスデコーダである。

シリアルパラレル変換器９は、ランダムアクセスメモ
リ６からシリアルに出力されるデータを６ビットのパラ
レルデータに変換するものである。

アドレスレジスタ10は、ランダムアクセスメモリ６の
アドレスを格納するレジスタである。

減算回路11は、ランダムアクセスメモリ６のアドレス
から772を減算する機能を持つ。

セレクタ12は、減算回路11とカウンタ13の出力のいず
れかを選択するものである。

カウンタ13は、端子TCKから入力される受信クロックC
Kを1/4632に分周するカウンタである。

次に、本実施例の動作について説明する。

第１図において、太矢線はパラレルデータを示し、矢
部の数字はデータのビット長を示す。

最初は受信データに対して同期外れの状態にあるもの
と考える。

一致不一致判定回路５は、端子TULの同期外れ信号UL
をオン、端子TLの同期信号Ｌをオフするとともに、アン
ド回路１に対してカウンタ２へ供給する受信クロックCK
をオフする信号を出す。

このため、カウンタ２は停止し、同期パターン発生回
路３は同一の同期パターンを出し続ける。

一方、ランダムアクセスメモリ６には4632ビット、す
なわち１マルチフレーム分に相当する過去の受信データ
が記憶されている。

端子TCKに受信クロックCKが到来すると、カウンタ13
のカウント値が１つ増加し、その値がセレクタ12を通し
てアドレスレジスタ10にロードされる。つづいて、ラン
ダムアクセスメモリ６のアドレスが切り替わり、新しい
アドレスに端子TDの受信データ７が書き込まれる。

次にそのデータが読み出され、シリアルパラレル変換
器９に書き込まれる。

次に、アドレスレジスタ10の値から772を減じた値が
減算回路11により出力され、セレクタ12を通して再びア
ドレスレジスタ10にロードされる。

このアドレスのデータがランダムアクセスメモリ６か
ら読み出され、シリアルパラレル変換器９に書き込まれ
る。

同様の動作があと４回繰り返されると、シリアルパラ
レル変換器９には、現在の受信データを基準として、そ
れより古いデータが772ビット毎に６ビット蓄えられる
ことになる。

このデータは、次の受信データが到来する前に、一致
不一致判定回路５へ送出され、判定が行われる。

次の受信データ及びクロックの到来により、カウンタ
13がカウントアップし、次のアドレスのデータに対して
同様の操作が繰り返される。

シリアルパラレル変換器９と同期パターン発生回路３
の値が一致すると、一致不一致判定回路５は端子TLの同
期信号Ｌをオンし、端子TULの同期外れ信号ULをオフす
るとともに、アンド回路１をオンし、カウンタ２を動作
させる。

一方、シリアルパラレル変換器９は、最新の受信デー
タによるパターンを出し続けるので、一致不一致判定回
路５は、シリアルパラレル変換器９と同期パターン発生
回路３の出力が一致した後は、次の771クロックの間一
不一致の判定を停止する。

そして772クロック目、すなわち、同期パターン発生
回路３の出力が、次の同期パターンに変化するタイミン
グで再び一致不一致の判定を行う。

以下、フレーム同期が取れている間は同様の動作を繰
り返す。

また、同期状態での一致不一致の判定タイミングで不
一致と判定された場合には、一致不一致判定回路５は、
同期信号Ｌをオフ、同期外れ信号ULをオンすると共に、
再び、アンド回路１に対してカウンタ２へ供給する受信
クロックCKをオフする信号を出して同期パターンの変化
を停止し、一致不一致の判定を１ビット毎に行う。

本発明によるフレーム同期回路では、受信データ列内
に周期的に配置されるビット列を取り出すために必須と
なる記憶回路にランダムアクセスメモリを用いている。

ランダムアクセスメモリは、スタティックメモリを用
いたとしても、１ビットの記憶素子を最大でもわずか６
つのトランジスタで構成できる。

一方、シフトレジスタを構成するには、最小でも２個
のインバータと２個のスイッチ、すなわち８個のトラン
ジスタが必要である。

このため、ランダムアクセスメモリを用いる場合は、
シフトレジスタを用いる場合と比較して少ない素子数で
フレーム同期回路を構成できる。

さらに、ランダムアクセスメモリはその構造が規則的
であるところから単位面積当たりの集積度を向上するこ
とができる。

その結果、シフトレジスタを用いる場合と比較しては
るかに小さなチップ面積でフレーム同期回路を構成でき
る。

また、ランダムアクセスメモリの場合はシフトレジス
タの場合と異なり、アドレスを変化させることにより実
効的にデータをシフトさせているので、クロック間スキ
ューの問題についてシフトレジスタの場合程注意を払う
必要は無い。

次に、本発明の第二の実施例について説明する。

第２図は、本発明の第二の実施例を示すブロック図で
ある。

前述の第一の実施例との相違点は、アドレスレジスタ
10の代りに、アドレスレジスタ14が、減算回路11の代り
に減算回路15が、、カウンタ13の代りにカウンタ16がそ
れぞれ用いられていることである。

アドレスレジスタ14は、上位５ビットを格納するアド
レスレジスタ（Ｕ）と、下位８ビットを格納するアドレ
スレジスタ（Ｌ）とに分かれている。

減算回路15は、上位５ビットのアドレスデータに対し
て、−４の減算を行なうものである。

カウンタ16は、第一の実施例と同様、端子TCKから入
力される受信クロックCKを1/4632に分周するカウンタで
あるが、1/193に分周するカウンタと、1/24に分周する
カウンタに分けて構成されている。

その他の部分は、第一の実施例と同様である。

本実施例の動作は、基本的には、前述の第一の実施例
と同一であるが、以下の点が異なる。

すなわち、ランダムアクセスメモリ６のアドレスを生
成するカウンタを、上位５ビット、下位８ビットのカウ
ンタに分けて構成しているので、第一の実施例では−77
2の減算回路を用いたが、本実施例では、上位５ビット
のレジスタに対する−４の減算を行なうだけでよい。し
たがって、回路構成が単純化されるという長所がある。

〔発明の効果〕

以上説明したように本発明は、受信データ列を記憶す
る記憶回路に、ランダムアクセスメモリを用いることに
より、より小さなチップ面積でフレーム同期回路を構成
できるという効果がある。

さらに、シフトレジスタと違い、クロック間スキュー
の影響を考える必要がないという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
本発明の第二の実施例を示すブロック図、第３図はISDN
一次群インタフェースにおけるフレーム構成を示す図、
第４図は従来のフレーム同期回路の一例を示すブロック
図、第５図はシフトレジスタの詳細を示すブロック図、
第６図は同期パターン発生回路の一例を示すブロック図
である。 １……アンド回路、２……カウンタ、３……同期パター
ン発生回路、４……シフトレジスタ、５……一致不一致
判定回路、６……ランダムアクセスメモリ、７……Ｘア
ドレスデコーダ、８……Ｙアドレスデコーダ、９……シ
リアルパラレル変換器、10……アドレスレジスタ、11…
…減算回路、12……セレクタ、13……カウンタ、14……
アドレスレジスタ、15……減算回路、16……カウンタ。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】複数のビットからなる所定数のフレームで
   １つのマルチフレームを構成する受信データ中に周期的
   に挿入されたフレーム同期ビットからなる同期パターン
   を検出することにより、前記受信データの前記フレーム
   のタイミングおよび前記マルチフレームのタイミングを
   生成するフレーム同期回路において、 １マルチフレーム分の前記受信データを記憶するランダ
   ムアクセスメモリと、 前記ランダムアクセスメモリに記憶した前記受信データ
   を前記同期パターンと同一周期で読出しパラレルデータ
   の同期パターン候補データとして出力する受信データ読
   出回路と、 前記受信データの処理のタイミングの基準となる受信ク
   ロックを供給する受信クロック源と、 前記受信クロックの入力の制御を行う受信クロックゲー
   ト信号の活性化に応答して前記受信クロックの計数を行
   い前記同期パターンの１周期分の前記フレームビット数
   分の１に分周する受信クロックカウンタ回路と、 前記受信クロックカウンタ回路の出力に同期して前記同
   期パターンと同一周期の受信同期パターンを生成する同
   期パターン発生回路と、 前記受信データ読出回路から出力された前記同期パター
   ン候補データと、前記受信同期パターンとの一致を判定
   し一致に応答して同期信号を出力するとともに前記受信
   クロックゲート信号を活性化し不一致に応答して同期外
   れ信号を出力するとともに前記受信クロックゲート信号
   を不活性化する一致判定回路とを有することを特徴とす
   るフレーム同期回路。
2. 【請求項２】前記受信データ読出回路が、前記受信クロ
   ックを１マルチフレームのビット数分の１に分周し前記
   ランダムアクセスメモリのアドレス値を出力するカウン
   タ回路と、 前記アドレス値を格納するアドレスレジスタと、 前記アドレス値のうちの予め定めた第１のビット数の下
   位アドレスをデコードし前記ランダムアクセスメモリの
   Ｘアドレスを生成するＸアドレスデコーダと、 前記アドレス値のうちの予め定めた第２のビット数の上
   位アドレスをデコードし前記ランダムアクセスメモリの
   Ｙアドレスを生成するＹアドレスデコーダと、 前記アドレス値から前記同期パターンを構成する前記フ
   レームビットの周期毎に前記同期パターンの１周期分の
   前記フレームビット数を減算をする減算回路と、 読み出したシリアルデータの前記受信データを直並列変
   換して前記同期パターン候補データを出力する直並列変
   換回路とを有することを特徴とする請求項１記載のフレ
   ーム同期回路。
3. 【請求項３】前記受信データ読出回路が、前記受信クロ
   ックを第１の分周数で分周し前記ランダムアクセスメモ
   リの第１のアドレス値を出力する第１のカウンタと、 １マルチフレームのビット数を前記第１の分周数で除算
   した第２の分周数で分周し前記ランダムアクセスメモリ
   の第２のアドレス値を出力する第２のカウンタと、 前記第１のアドレス値を格納する第１のアドレスレジス
   タと、 前記第２のアドレス値を格納する第２のアドレスレジス
   タと、 前記第１のアドレス値である下位アドレスをデコードし
   前記ランダムアクセスメモリのＸアドレスを生成するＸ
   アドレスデコーダと、 前記第２のアドレス値である上位アドレスをデコードし
   前記ランダムアクセスメモリのＹアドレスを生成するＹ
   アドレスデコーダと、 前記第１のアドレス値から前記同期パターンを構成する
   前記フレームビットの周期毎に前記同期パターンの１周
   期分の前記フレームビット数を前記第１の分周数で除算
   した値を減算をする減算回路と、 読み出したシリアルデータの前記受信データを直並列変
   換して前記同期パターン候補データを出力する直並列変
   換回路とを有することを特徴とする請求項１記載のフレ
   ーム同期回路。